KR20090015941A - 두꺼운 스트레인드-ｓｏｉ 기판에서의 엔지니어링 스트레인 - Google Patents

두꺼운 스트레인드-ｓｏｉ 기판에서의 엔지니어링 스트레인 Download PDF

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분예우 씬
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 제조 공정은 바람직하게는 SOI(semiconductor on insulator) 웨이퍼(100)로 사용된다. 웨이퍼의 활성층(106)은 양축성으로 제한되고, 제1(110-1) 및 제2 영역(110-2)을 갖는다. 제2 영역(110-2)은 아몰파이즈되어 그 스트레인 컴포넌트(들)(strain component)을 변경한다. 웨이퍼는 어닐되어 무결정형 반도체를 재결정화한다. 제1 및 제2 형의 트랜지스터(150-1, 150-2)는 제1 및 제2 영역 각각에서 제조된다. 활성층의 제3(110-3) 및 가능하게는 제4 영역(110-4)은 처리되어서 그 스트레인 특성을 변경할 수 있다. 희생적인 스트레인 구조(130)는 제3 영역 위에 놓여서 형성될 수 있다. 스트레인 구조는 압축형일 수 있다. 웨이퍼를 적절한 곳에 스트레인 구조로 어닐링하는 경우, 그 스트레인 특성들은 제3 활성층 영역(110-3) 상에 반영될 수 있다. 제4 활성층 영역(110-4)은 트랜지스터 스트레인으이 폭 방향에 평행한 줄무늬로 아몰파이즈되어 폭 방향으로 단일축 방향으로 제공될 수 있다.
웨이퍼, 트랜지스터, 비결정질 반도체, 활성층 영역

Description

두꺼운 스트레인드-ＳＯＩ 기판에서의 엔지니어링 스트레인{ENGINEERING STRAIN IN THICK STRAINED-SOI SUBSTRATES}
본 발명은 반도체 제조 및 집적 회로의 분야에 관한 것이며, 좀더 구체적으로 스트레인드 실리콘(strained silicon)을 채용한 집적 회로 및 제조 공정에 관한 것이다.
집적 회로 분야에서, 스트레인드 실리콘은 일반적으로 캐리어 이동성을 개선하거나 다른 성능 특성을 변경하도록 NMOS 및/또는 PMOS 트랜지스터들의 채널에 의도적으로 스트레스를 가하는 것을 나타낸다. 절연체 상의 스트레인드-실리콘(Strained-Silicon on Insulator)("strained SOI" 또는 "SSOI") 기판을 포함하지만, 이에 한정되지 않는 2축성-스트레인드 기판은, 이들 기판상에서 제조된 디바이스의 채널 내에 직접 높은 레벨의 스트레인을 제공한다. 이것은, 스트레인드 채널을 유도하기 위해서 채널에 인접하거나 매우 근접한 스트레스 받은 물질의 부가를 통해 원격으로 스트레인을 도입하는 전형적인 프로세스-유도화(process-induced) 스트레서들과 대조된다. 그러나, PMOS 캐리어 이동성 및 NMOS 캐리어 이동성은 상이한 형태의 스트레인 하에서 최적화되어 있기 때문에, 일정하게 스트레인된(uniformly-strained) 기판으로 디바이스의 모든 형태에 대해서 동시에 캐리어 이동성을 개선하는 것은 어렵다. 2축성-스트레인드 SOI 기판에서 스트레인을 수정하여 상이한 트랜지스터 형태에 대해서 최적화된 다양한 기판 스트레인 조건을 얻기 위한 제조 공정을 구현하는 것이 바람직하다.
본 발명은 예시로서 도시되고 첨부된 도면에 의해서 제한되지 않으며, 유사한 참조번호는 유사한 구성요소를 나타낸다.
도 1은 매립 산화층 위에 놓이는 4개의 활성 영역을 도시하는 반도체 웨이퍼의 부분 단면도이다.
도 2는 고체 마스크가 제1 활성 영역 위에 놓여서 형성되고 패터닝 또는 스트라이프된 마스크가 제4 황성 영역 위에 놓여서 형성되는, 도 1에 후속하는 처리를 도시한다.
도 3은 아몰팡징 주입(amorphizing implant)이 제2 및 제3 활성 영역에서 비결정질 실리콘을 형성하고, 제4 영역 내의 비결정질 반도체의 스트라이프 영역을 형성하도록 실행되는, 도 2에 후속하는 처리를 도시한다.
도 4는 4개의 활성 영역의 스트레인 컴포넌트들을 강조하는, 도 3에 도시된 웨이퍼의 평면도이다.
도 5는 신장형 스트레서 층이 웨이퍼 위에 놓여 형성되는, 도 3에 후속하는 처리를 도시한다.
도 6은 신장형 스트레서 층이 웨이퍼의 제3 활성 영역 위에 놓이는 압축 스트레인의 일부를 남기도록 패터닝되는, 도 5에 후속하는 처리를 도시한다.
도 7은 어닐이 비결정질 반도체를 재결정화하도록 실행되는, 도 6에 후속하는 처리를 도시한다.
도 8은 압축 스트레서 구조의 나머지 부분이 제거되는, 도 7에 후속하는 처리를 도시한다.
도 9는 분리 구조(isolation structures)가 다양한 활성 영역을 분리하도록 형성되는, 도 8에 후속하는 처리를 도시한다.
도 10은 트랜지스터 디바이스들이 각 활성 영역에 형성되는, 도 9에 후속하는 처리를 도시한다.
당업자라면, 도면의 구성요소들이 간단하고 명료하게 도시되며 반드시 비율에 맞을 필요는 없다는 것을 이해한다. 예를 들어, 본 발명의 실시예의 이해를 돕기 위해서 도면의 일부 구성요소들의 치수는 다른 구성요소에 비해서 과장될 수 있다.
일 관점에서, 본 명세서에 기술된 바와 같은 반도체 제조 공정은 SOI(semiconductor on insulator) 웨이퍼를 사용하는데 적합하다. 웨이퍼의 활성층은 매립 산화층(BOX 층) 위에 놓이는 제1 및 제2 영역을 갖는 2축성 스트레인드(biaxially strained) 활성층이다. 제2 영역의 일부는 아몰파이즈되어 제2 영역 내의 비결정질 반도체를 형성하여 제2 영역 내의 적어도 하나의 스트레인 컴포넌트를 변경한다. 웨이퍼는 이후 비결정질 반도체를 재결정화하도록 어닐링될 수 있다. 이후 제1 형태의 트랜지스터는 제1 영역(예컨대, NMOS) 에, 그리고 제2 영역 내에 제2 형태의 트랜지스터(예컨대, PMOS)가 제조된다. 일부 구현에서, 활성층의 제3 및 가능하다면 제4 영역들은 그들의 스트레인 특성을 변경하도록 처리되어서, 4개의 모든 활성층 영역의 스트레인 특성들이 서로 상이하게 된다. 희생 스트레인 구조는 제3 활성층 영역 위에 놓여서 형성될 수 있다. 희생 스트레인 구조는 신장형 또는 압축 스트레인 구조일 수 있다. 웨이퍼가 희생 스트레인 구조로 적절하게 어닐링되는 경우, 그 스트레인 특성은 제3 활성층 영역으로 전달되거나 반영된다(mirrored). 제4 활성층 영역은 트랜지스터 스트레인의 폭 방향과 평행하여 폭 방향으로 단축의(uniaxial) 스트레스를 생성하는 스트라이프(stripes) 내에서 아몰파이즈(amorphized)될 수 있다. 분리 구조는 바람직하게는 이후 인접한 활성층 영역 내에 형성될 수 있다.
이제 도면으로 넘어가서, 도 1은 집적 회로 제조의 초기 단계에서 반도체 웨이퍼(101)의 부분 단면도이다. 도 1에 도시된 바와 같이 웨이퍼(101)는 반도체 활성층(106)이 BOX(buried oxide) 층(104) 위에 놓이는 SOI(semiconductor on insulator) 웨이퍼이다. BOX 층(104)은 벌크 기판(102) 위에 놓인다. 활성층(106)은 바람직하게는 결정질 실리콘이다. 그러나, 다른 실시예에서, 활성층(106)은 실리콘 게르마늄, 실리콘 카본과 같은 실리콘 화합물, 또는 갈륨 비소(galliulm arsenide)와 같은 화합물 반도체를 포함할 수 있다.
일부 실시예에서, 웨이퍼(101)는 활성층(106)이 2축성 스트레인을 나타내는 SSOI(strained SOI) 웨이퍼이다. 웨이퍼(101)는 또한 2축성으로 스트레인된 활성층(106)이 약 10 내지 100㎚ 범위의 두께를 갖는 실리콘 층인 두꺼운 SSOI 웨이퍼 일 수 있다.
본 명세서에서 가장 상세하게 논의되는 실시예에서, 활성층(106)으로 나타난 2축성 스트레인은, 도 1에 나타난 처리 단계에서 활성층(106)이 제1 방향, 즉 본 명세서에서 종종 채널 방향을 가리키는 단면의 평면에 평행한 방향의 신장형 스트레인을 나타내는 것을 의미하는 2축성 신장형이다. 더욱이, 도 1에 도시된 바와 같이 활성층(106)은, 단면의 평면에 수직이고 본 명세서에서 종종 폭 방향으로 지칭되는 제2 방향의 신장형 스트레인을 나타낸다. 다른 실시예들은 신장형 스트레인인 한 방향 및 압축 스트레인인 제2 방향으로 2축성 압축 또는 2축성 스트레인되는 것으로 시작할 수 있다.
도면에 도시된 실시예는, 각 활성층 영역(110)이 상이한 스트레인 특성을 나타내는 4개 형태의 스트레인드 SOI 활성층 영역(110-1 내지 110-1)(일반적으로 또는 집합적으로 활성층 영역(들)(110)로서 본 명세서에서 지칭되는)을 형성하는데 적합한 공정을 강조한다. 그러나, 반도체 제조 분야의 당업자라면 4개의 상이한 형태의 스트레인 조건의 어떤 조합이 어떤 특정 구현에서 요구될 수 있다는 것을 이해할 것이다.
이제 도 2로 넘어가서, 주입 마스크(112)는 활성층(106) 위에 놓여서 형성된다. 도시된 구현에서, 주입 마스크(112)는, 제1 활성층 영역(110-1) 위에 놓이는 솔리드(solid) 또는 연속적인 마스크 부(114)와 제4 활성층 영역(110-4) 위에 놓이는 스트라이프된 마스크 부(116)를 포함한다. 도 2에 도시된 바와 같이 마스크(112)는 제2 및 제3 활성층 영역(110-2 및 110-3)을 노출한다. 마스크(112)는 바람직하게는 종래의 포토레지스트(photoresist) 및 포토리소그래피(photolithography) 처리를 이용하여 형성된다. 그러나, 다른 실시예에서, 마스크(112)는 하드 마스크(예컨대, 산화 및 질화 마스크)일 수 있다. 도 2는 단면의 평면 내의 벡터들 및 단면의 평면에 수직인 스트레인 벡터를 나타내는 "점(dot)"으로 각 활성층 영역(110-1 내지 110-4)과 연관된 스트레인 컴포넌트를 도시한다.
도 3으로 넘어가서, 아몰파이징 주입(120)은 마스크(112)에 의해 보호되지 않고 활성층(106)의 일부를 아몰파이즈하도록 실행된다. 특히 도 3에 도시된 바와 같이 마스크(112)에 대해서, 아몰피제이션 주입(120)은 주입(120) 동안 노출된 활성층(106)의 일부 내에서 비결정질 반도체 물질(125)을 만든다. 아몰파이징 주입(120)은 바람직하게는, 약 3 내지 45keV 범위의 주입 에너지를 이용하여 적합한 "헤비(heavy)" 주입 종(예를 들면, Ge, Ga, 또는 Xe)을 이용하여 실행되며, 활성층 두께(더 얇은 활성층에 대해서는 더 낮은 에너지)에 비례하고, 주입량은 약 1x1015 - 5x1015㎝-2 범위이다. 도 3에 도시된 바와 같이, 비결정질 반도체 영역(125)은 BOX 층(104) 위에 수직으로 대체된(displaced) 위치에서 끝난다(terminate). 즉, 비결정질 주입 영역(125)의 깊이는 활성층(106)의 두께보다 작다. 바람직하게는, 주입(120)은 비결정질 영역(125) 아래에 놓이는 결정질 물질층(127)을 남기도록 설계된다.
스트레인 벡터 컴포넌트에 의해 제안된 바와 같이, 아몰파이징 주입(125)은 웨이퍼(101)의 스트레인 특성을 변경한다. 바람직하게는, 아몰파이징 주입(125)은 활성층 영역(110-2 및 110-3)의 스트레인 컴포넌트 및 활성층 영역(110-4) 내의 채널 방향 스트레인 컴포넌트 모두를 제거한다. 도 4를 참조하면, 활성층 영역(110-2) 및 활성층 영역(110-3)이 실질적으로 아몰파이징 주입에 뒤따르는 스트레인이 없는 동안, 웨이퍼(101)의 평면도는 제1 활성층 영역(110-1) 내의 2축성 신장형 스트레인 및 제4 활성층 영역(110-4) 내의 폭 방향 스트레인 컴포넌트의 존재를 도시한다. 도 4의 평면도는 결정질 활성층의 연속적인 스트라이프들이 폭 방향으로 영역을 가로질러 확장하도록 제4 활성층 영역(110-4) 내의 스트라이프된 아몰파이제이션(striped amorphization)을 도시한다. 다른 구현들은 스트라이프된 마스크(116)의 배향에 수직하도록 배향된(예를 들면, 채널 방향에 평행하게 배향된) 스트라이프된 마스크를 이용할 수 있다.
도 5에서, 신장형 스트레서(tensile stressor)(130)는 웨이퍼(101) 위에 놓여서 형성된다. 도시된 실시예에서, 패드 산화물(pad oxide)(129)은 유전체층(130)을 형성하기 전에 웨이퍼(101) 위에 놓여서 형성된다. 일 실시예에서, 신장형 스트레서(130)는 강한 신장형 실리콘 니트라이드이고, 패드 산화막(129)은 CVD 실리콘 산화물이다. 신장형 스트레서 층(130)을 피착하는 방식은 구현의 세부사항이다. 질소, 수소의 농도 및 다른 형성 파라미터(formation parameters)는 신장형 스트레서 층(130)과 연관된 장력(tension)의 량을 제어하도록 변경될 수 있다.
도 6에서, 신장형 스트레서 층(130)은 종래의 포토리소그래피 및 에칭 처리를 이용하여 패터닝되어 활성층 영역(110-3) 위에 놓이는 신장형 스트레서 구 조(133)를 형성한다. 신장형 스트레서 구조(133)의 신장형 스트레인 특성들은, 서로로부터 멀어지는 방향을 가리키는 벡터 화살표로, 구조에서 묘사된 스트레인 벡터에 의해 나타난다. 신장형 스트레서 구조(133)는, 서로를 가리키는 벡터 화살표에 의해 묘사되는 아래에 놓이는 활성층 영역(110-3)에 압축형 스트레인을 유도하는데 사용될 것이다.
이제 도 7로 넘어가서, 어닐(135)은 비결정질 반도체(125)를 재결정화하도록 실행된다. 어닐의 시간 및 온도는 바람직하게는 비결정질 반도체(125)의 실질적으로 완전한 재결정화를 달성하는데 충분하다. 일 실시예에서, 어닐(135)은 약 15 내지 30분의 범위에서 유지되기 위해서 약 900 내지 1150 ℃ 범위 내의 온도에서 유지되는 중성(neutral) 또는 불활성 환경(inert ambient)(예컨대, N2 또는 아르곤) 내의 가열 웨이퍼(heating wafer)(101)를 포함한다. 이전의 비결정질 반도체 영역(125)을 재결정하는데 덧붙여서, 비결정질 반도체(125) 위에 위치한 신장형 스트레서 구조(133)로 실행되는 경우, 어닐(135)은, 압축형 스트레인 벡터(137)에 의해 표시되는 바와 같이 구조(133) 내의 신장형 스트레인이 재결정된 활성층 영역(110-3) 내에서 압축(compression)을 제공하는 스트레인 전달 효과를 가져온다.
도 8을 참조하면, 신장형 스트레서 구조(133)가 제거되었다. 따라서, 도 8에 묘사된 바와 같이 웨이퍼(101)는 각 4개의 활성층 영역(110-1 내지 110-4) 내의 4개의 상이한 스트레인 특성을 포함한다. 일 실시예에서, 각 4개 활성층 영역(110)은 이하에서 보다 상세하게 나타내는 바와 같이 상이한 형태의 디바이스 형 태에 사용된다. 특히, 제1 활성층 영역(110-1)은 2축성 신장형 스트레인 하에서 유지되고 NMOS 트랜지스터에 대한 활성층 영역에 적합하여, 2축성 신장형 스트레인된 영역 내의 개선된 캐리어 이동성을 나타낸다. 도 8에 도시된 바와 같은 제2 활성층 영역(110-2)은 상당한 신장형 또는 압축형 스트레인을 나타내지는 않는다. 압축형 구조(133)가 충분히 신장성을 갖는 일 실시예에서, 도 8에 도시된 바와 같이 활성층 영역(110-3)은 2축성의 압축형 상태에 있다. 한편, 활성층 영역(110-4)은 거의 또는 어떠한 채널 방향 스트레인도 나타내지 않는 단축성 신장형 상태에 있다. 도 8에 도시된 바와 같이, 패드 산화물(129)은 신장형 스트레서 구조(133)의 제거 이후에도 여전히 유지된다. 일부 실시예에서, 패드 산화물(129)은 다른 부가적인 처리로 진행하기 전에 스트라이프 아니면 제거된다. 일부 실시예에서, 패드 산화물(129)은 또 다른 처리에 앞서 열 산화물 또는 다른 유전층으로 대체된다.
도 9의 (일반적으로 또는 집합적으로 본 명세서의 분리 구조(들)(145)로 지칭되는)분리 구조(145-1 내지 145-3)에서, 분리 구조(145)는 바람직하게는 실리콘 산화물의 STI(shallow trench isolation) 구조이거나 다른 적합한 유전체 또는 웨이퍼(101)의 상부면으로부터 아래에 놓이는 BOX 층(104)까지 수직으로 확장되는 유전체의 조합이다. 그들의 명칭으로 제안된 바와 같이, 분리 구조(145)는 인접한 활성층 영역들(140) 사이에 실질적으로 완전한 물리적 및 전기적인 분리를 제공한다.
이제 도 10으로 넘어가면, 집적 회로(100)의 일부가 도시된다. 도시된 실시 예에서, 집적 회로(100)는 트랜지스터 또는 스위치(150-1 내지 150-4)를 포함한다. 일 실시예에서, 제1 트랜지스터(150-1)는 2축성 신장형 스트레인드 활성층 영역(140-1) 상에 형성된 NMOS 트랜지스터이고, 실질적인 신장형 또는 압축형 스트레인을 나타내지 않는, 제2 트랜지스터(150-2)는 활성층 영역(150-2) 위에 형성된 PMOS 디바이스이며, 제3 트랜지스터(150-3)는 2축성 및 압축형으로 스트레인된 활성층 영역(140-3) 위에 놓여서 형성되는 다른 PMOS 디바이스이고, 제4 트랜지스터(150-4)는 단축성 신장형 스트레인의 방향이 단면의 평면에 수직인 단축성 신장형 스트레인드 활성층 영역(140-4) 위에 놓여서 형성된 PMOS 트랜지스터이다.
따라서 상술한 처리는 상이한 성능 특성을 갖는 다양한 형태의 PMOS 트랜지스터를 제조하는 스트레스 조작을 이용한다. 상이한 형태의 PMOS 트랜지스터들은 레이-아웃 및/또는 PMOS 임계 전압 조정 주입을 변경하지 않고 얻어져서, NMOS:PMOS 비율 최적화를 가능하게 한다. 예를 들면, PMOS 트랜지스터 영역에 있는 상술한 3개의 활성층 영역(110-2 내지 110-4)의 각각은 상이한 게이트 길이(gate lengths; Lg)를 갖는 PMOS 트랜지스터에 사용될 수 있다. 최단 Lg를 필요로하는, 고속 논리 회로에 사용되는 PMOS 트랜지스터들은 2축성 스트레인드 활성층 영역(110-3)에서 제조될 수 있다. NMOS 트랜지스터들이 비교적 약한 PMOS 트랜지스터보다 강한 디바이스인 6 트랜지스터(6T)에서 사용되는 PMOS 트랜지스터들은 스트레인되지 않은 제2 활성 영역(110-2)에서 구현될 수 있는 한편, 긴 채널 PMOS 트랜지스터들(예컨대, 100㎚를 넘는 Lg를 갖는 트랜지스터들)은 제4 활성층 영역(110-4) 내에서 적절하게 제조된다.
전술한 명세서에서, 본 발명은 특정 실시예를 참조하여 기술되었다. 그러나, 당업자라면 이하의 특허청구범위에서 기술된 바와 같이 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변형이 가능함을 이해한다. 예를 들면, 묘사된 실시예들이 단일 게이트를 갖는 트랜지스터의 관점에서 기술되지만, 본 명세서에서 기술되는 바와 같은 스트레인 엔지니어링은 부동 게이트 디바이스 및 다른 비휘발성 셀 트랜지스터와 같은 다수의 게이트 디바이스로 확장될 수 있다. 다른 예에서, 도시된 예가 신장형 스트레인 내에 있는 개시 물질(starting material)을 채용하지만, 다른 실시예는 2축성 압축형 스트레인, 단축성 스트레인 등의 아래에 있는 개시 물질과 관련하여 사용될 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 오히려 설명적인 의미로 간주되며, 그러한 모든 수정은 본 발명의 범위 내에 포함되도록 의도된다.
특정 실시예에 대해서 이점, 다른 장점, 및 문제의 해결책들이 위에서 기술되었다. 그러나, 이점, 장점, 문제의 해결책, 및 어떤 이점, 장점, 또는 해결책이 떠오르거나 보다 알려지도록 할 수 있는 임의의 구성요소(들)은 결정적, 필수적이거나, 또는 일부 또는 모든 특허청구범위의 본질적인 특징이나 구성요소로서 해석되지는 않는다. 본 명세서에 사용된 바와 같이, 용어 "포함하다(comprises)", "포함하는(comprising)" 또는 다른 변형들은, 비한정적인 포함을 커버하도록 의도되어서, 구성요소들의 리스트를 포함하는 공정, 방법, 제품, 또는 장치가 그러한 구성요소들만을 포함하는 것이 아니라, 그러한 공정, 방법, 제품, 또는 장치에 명백하게 열거되거나 그 고유의 다른 구성요소들을 포함할 수 있다.

Claims (20)

  1. 매립 산화물(BOX 층) 위에 놓이는(overlying) 제1 및 제2 영역을 갖는 2축성 스트레인드(biaxially strained) 활성층을 포함하는 SOI(semiconductor on insulator) 웨이퍼에서 사용하는 반도체 제조 공정으로서,
    상기 제2 영역 내에 비결정성 반도체를 형성하기 위해 상기 제2 영역의 일부를 아몰파이즈(amorphize)하는 단계와,
    상기 웨이퍼를 어닐링(annealing)하여 상기 비결정성 반도체를 재결정화하는 단계와,
    상기 제1 영역 내에서 제1 형태의 트랜지스터를, 상기 제2 영역 내에서 제2 형태의 트랜지스터를 제조하는 단계 - 상기 제1 및 제2 트랜지스터는 도전형이 상이함 -
    를 포함하는 반도체 제조 공정.
  2. 제1항에 있어서,
    상기 활성층의 제3 영역을 아몰파이즈하고, 상기 아몰파이즈에 이어 상기 어닐링에 앞서, 상기 제3 영역 위에 놓이는 희생 스트레인 구조(sacrificial strain structure)를 형성하는 단계와,
    상기 제3 영역 내에 제3 형태의 트랜지스터를 형성하는 단계
    를 더 포함하는 반도체 제조 공정.
  3. 제2항에 있어서,
    상기 희생 스트레인 구조를 형성하는 단계는 상기 제3 영역 위에 놓이는 신장형 스트레서(tensile stressor) 구조를 형성하는 단계를 포함하는 반도체 제조 공정.
  4. 제3항에 있어서,
    상기 제1 및 제2 형태의 트랜지스터를 제조하기 전에 상기 희생 스트레인 구조를 제거하는 단계를 더 포함하는 반도체 제조 공정.
  5. 제4항에 있어서,
    제4 영역의 패터닝된 부분을 아몰파이즈하고 제4 형태의 트랜지스터를 형성하는 단계를 더 포함하는 반도체 제조 공정.
  6. 제1항에 있어서,
    상기 아몰파이징 패터닝된 부분은 상기 제4 형태 트랜지스터의 폭 방향으로 배향된 아몰파이징된 스트라이프를 포함하는 반도체 제조 공정.
  7. 제1항에 있어서,
    상기 아몰파이즈된 부분의 깊이는 상기 활성층의 두께보다 작은 반도체 제조 공정.
  8. 반도체 웨이퍼의 활성층을 선택적으로 아몰파이즈하여 상기 활성층의 선택된 영역의 스트레스 특성을 변경하는 단계와,
    상기 활성층을 어닐링하여 상기 선택된 영역을 재결정화하는 단계와,
    상기 제1 및 제2 영역 사이에 분리 유전체(isolation dielectric)를 형성하는 단계와,
    상기 제1 및 제2 영역 위에 놓이는 게이트 유전체를 형성하는 단계
    를 포함하는 반도체 제조 공정.
  9. 제8항에 있어서,
    상기 활성층은 약 10 내지 100 ㎚의 범위 내의 두께를 갖는 실리콘 층인 반도체 제조 방법.
  10. 제8항에 있어서,
    상기 활성층을 아몰파이즈하는 단계는 비활성 종(inert species)을 상기 활성층의 선택된 영역으로 이온 주입하는 단계를 포함하는 반도체 제조 방법.
  11. 제8항에 있어서,
    상기 아몰파이즈에 이어 상기 어닐링에 앞서, 상기 활성층의 선택된 영역 위 에 놓이는 스트레서를 형성하는 단계를 더 포함하는 반도체 제조 방법.
  12. 제11항에 있어서,
    상기 스트레서를 형성하는 단계는 실리콘 니트라이드의 신장형 스트레서를 형성하는 단계를 포함하는 반도체 제조 방법.
  13. 제12항에 있어서,
    상기 신장형 실리콘 니트라이드 스트레서를 형성하는 단계는, 상기 선택된 영역의 적어도 일부 위에 선택적으로 놓이는 상기 스트레서를 형성하는 단계를 포함하는 반도체 제조 방법.
  14. 제8항에 있어서,
    상기 활성층을 선택적으로 아몰파이즈하는 단계는 상기 활성층의 영역 위에 놓이는 마스크를 패터닝하는 단계를 포함하며, 상기 마스크는 결정질 활성층의 연속적인 스트라이프가 폭 방향으로 상기 활성층을 가로질러 확장하는 것을 허용하도록 배향된 스트라이프된 마스크를 포함하는 반도체 제조 방법.
  15. 제8항에 있어서,
    상기 활성층은 제1 영역과 제2 영역을 포함하는 2축성 스트레인드 활성층이고, 상기 활성층을 선택적으로 아몰파이즈하는 단계는 상기 제1 영역 내에서 2축성 스트레인을 유지하는 동안 상기 제2 영역을 아몰파이즈하는 단계를 포함하는 반도체 제조 방법.
  16. 제15항에 있어서,
    상기 제1 영역 내의 NMOS 트랜지스터 및 상기 제2 영역 내에 PMOS 트랜지스터를 연속해서 형성하는 단계를 포함하는 반도체 제조 방법.
  17. 매립 산화층 위에 놓이는 2축성 스트레인드 활성층을 포함하는 웨이퍼를 제공하는 단계와,
    제1 영역 내의 2축성 스트레인을 유지하는 동안 상기 웨이퍼의 제2 영역을 아몰파이즈하여 상기 제2 영역 내의 적어도 하나의 스트레인의 컴포넌트를 실질적으로 제거하는 단계와,
    상기 제1 영역 내에 제1 도전형의 제1 트랜지스터 및 상기 제2 영역 내에 제2 도전형의 제2 트랜지스터를 형성하는 단계
    를 포함하는 반도체 제조 공정.
  18. 제17항에 있어서,
    상기 아몰파이즈 이후, 상기 제2 영역 위에 놓이는 스트레서 구조를 형성한 후, 상기 웨이퍼를 어닐링하여 상기 활성층을 재결정화하는 단계를 더 포함하는 반도체 제조 방법.
  19. 제17항에 있어서,
    상기 제2 영역을 아몰파이즈하는 단계는, 상기 제2 영역 위에 놓이는 스트라이프된 마스크를 형성하는 단계를 포함하며, 상기 스트라이프된 마스크는 상기 제2 트랜지스터의 폭 방향으로 배향된 반도체 제조 방법.
  20. 제17항에 있어서,
    상기 2축성 스트레인드 활성층은 신장형 2축성 스트레인드 층이고, 상기 제1 트랜지스터는 NMOS 트랜지스터이고 상기 제2 트랜지스터는 PMOS 트랜지스터인 반도체 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053703A (ko) * 2013-11-08 2015-05-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 반도체 디바이스층을 갖는 반도체 구조체를 위한 시스템 및 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8016941B2 (en) 2007-02-05 2011-09-13 Infineon Technologies Ag Method and apparatus for manufacturing a semiconductor
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
US8288218B2 (en) * 2010-01-19 2012-10-16 International Business Machines Corporation Device structure, layout and fabrication method for uniaxially strained transistors
FR3023411B1 (fr) * 2014-07-07 2017-12-22 Commissariat Energie Atomique Generation localisee de contrainte dans un substrat soi
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9165945B1 (en) * 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
KR101873876B1 (ko) * 2014-11-13 2018-07-03 퀄컴 인코포레이티드 후방측 변형 토폴로지를 갖는 반도체-온-절연체
CN106098609B (zh) * 2016-06-20 2019-03-26 西安电子科技大学 基于非晶化与尺度效应的AlN埋绝缘层上晶圆级单轴应变Si的制作方法
CN106067441B (zh) * 2016-06-20 2019-01-29 西安电子科技大学 基于非晶化与尺度效应的晶圆级单轴应变sgoi的制作方法
CN106098611B (zh) * 2016-06-20 2019-01-08 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变sgoi的制作方法
CN106098608B (zh) * 2016-06-20 2018-11-16 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的SiN埋绝缘层上晶圆级单轴应变SiGe的制作方法
CN106098613B (zh) * 2016-06-20 2019-03-26 西安电子科技大学 基于非晶化与尺度效应的AlN埋绝缘层上晶圆级单轴应变SiGe的制作方法
CN106098612B (zh) * 2016-06-20 2020-01-31 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的SiN埋绝缘层上晶圆级单轴应变Ge的制作方法
CN106098610B (zh) * 2016-06-20 2019-01-08 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的AlN埋绝缘层上晶圆级单轴应变Ge的制作方法
CN105938814B (zh) * 2016-06-20 2018-09-11 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的AlN埋绝缘层上晶圆级单轴应变Si的制作方法
US20210407996A1 (en) * 2020-06-26 2021-12-30 Ashish Agrawal Gate-all-around integrated circuit structures having strained dual nanoribbon channel structures

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6391695B1 (en) * 2000-08-07 2002-05-21 Advanced Micro Devices, Inc. Double-gate transistor formed in a thermal process
US6649480B2 (en) * 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6831292B2 (en) * 2001-09-21 2004-12-14 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US6689671B1 (en) * 2002-05-22 2004-02-10 Advanced Micro Devices, Inc. Low temperature solid-phase epitaxy fabrication process for MOS devices built on strained semiconductor substrate
US6743687B1 (en) * 2002-09-26 2004-06-01 Advanced Micro Devices, Inc. Abrupt source/drain extensions for CMOS transistors
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
DE10261307B4 (de) * 2002-12-27 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Spannungsoberflächenschicht in einem Halbleiterelement
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
TWI279852B (en) * 2004-03-16 2007-04-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
US7125785B2 (en) 2004-06-14 2006-10-24 International Business Machines Corporation Mixed orientation and mixed material semiconductor-on-insulator wafer
DE102005041225B3 (de) * 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053703A (ko) * 2013-11-08 2015-05-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 반도체 디바이스층을 갖는 반도체 구조체를 위한 시스템 및 방법
US10128269B2 (en) 2013-11-08 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US10734411B2 (en) 2013-11-08 2020-08-04 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US12087777B2 (en) 2013-11-08 2024-09-10 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers

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