JP6315948B2 - デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法 - Google Patents

デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法 Download PDF

Info

Publication number
JP6315948B2
JP6315948B2 JP2013236617A JP2013236617A JP6315948B2 JP 6315948 B2 JP6315948 B2 JP 6315948B2 JP 2013236617 A JP2013236617 A JP 2013236617A JP 2013236617 A JP2013236617 A JP 2013236617A JP 6315948 B2 JP6315948 B2 JP 6315948B2
Authority
JP
Japan
Prior art keywords
strain
upper layer
fin structure
srb2
mobility
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013236617A
Other languages
English (en)
Other versions
JP2014140017A (ja
Inventor
ヘールト・エネマン
バンジャマン・ヴァンサン
ブーン・イェウ・テアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2014140017A publication Critical patent/JP2014140017A/ja
Application granted granted Critical
Publication of JP6315948B2 publication Critical patent/JP6315948B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Description

本発明は、トランジスタデバイスに関し、特に、デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法に関する。
歪工学（strain engineering）は、デバイス性能を高めるために、半導体の製造に用いられる一般的な戦略である。トランジスタチャネル中で歪を調整することにより性能の利益が達成され、これは、電子移動度（または正孔移動度）を高め、これによりチャネルの伝導性を高める。ＣＭＯＳ技術に歪工学を用いるために特に考慮すべきは、ＰＭＯＳおよびＮＭＯＳが、異なるタイプの歪に異なって応答することである。特に、ＰＭＯＳ性能は、チャネルに圧縮歪を与えることにより最も発揮され、一方、ＮＭＯＳは、引っ張り歪から利益を得る。歪工学への異なるアプローチが、部分的に歪を誘起し、ｎチャネルとｐチャネルの歪を独立して変調する。
ＮＦＥＴおよびＰＦＥＴはこのように、移動度を大きくするために、逆の歪が必要となる。それゆえに、１つのトランジスタのための移動度の増大は、他のトランジスタの性能の低下につながる。トランジスタの型の１つについて性能の低下を避けること、または同時に双方の移動度の増大を得ることは容易ではない。
１つの公知のアプローチは、歪誘起キャップ層の使用を含む。ＣＶＤシリコン窒化物は、歪キャップ層のための一般的な選択であり、歪の大きさとタイプ（例えば、引っ張りと圧縮）が堆積条件、特に温度を変えることで調整できる。標準のリソグラフィパターニング技術は、歪誘起キャッピング層を選択的に堆積するために、例えばＰＭＯＳの上のみに圧縮膜を堆積するために使用できる。
これに取り組む他の方法は、異なったタイプの歪緩和バッファとチャネルの、複数のエピタキシャル成長工程を行うことである。しかしながら、エピタキシャル成長工程は、ｎＦＥＴ上またはｐＦＥＴ上のいずれかで成長が行われるようにマスクすることが必要となる。それらのマスク工程は、技術的に困難で、費用もかかる。
本発明の第１の形態では、アズグロウン（as-grown）状態において移動度増強歪を受けた少なくとも１つのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスを製造するための方法が記載され、この方法は、
分離領域（１０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれのフィン構造はソース領域とドレイン領域に物理的に接触する基板を提供する工程であって、
少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、ｎ型またはｐ型のチャネルを形成するのに適した上部層（１１０）と、その下にあって上部層（１１０）と接触し、かつ基板（１００）の上にあってこれと接触する歪緩和バッファ（ＳＲＢ）（１０２）とを含み、
上部層（１１０）とＳＲＢ（１０２）の組成は、第１フィン構造の上部層（１１０）が、アズグロウン状態で第１移動度増強歪を受けるように選択され、第１移動度増強歪はソース領域からドレイン領域に向かう長手方向に与えられる工程と、
第２フィン構造（ＩＩ）の上部層（１１０）の少なくとも一部にイオン注入を行い、これによりアモルファス層（１１１）を形成する工程と、次に、
アモルファス層（１１１）をレーザーアニールして再結晶化し、第２フィン構造の歪緩和された上部層（１１２）を形成する工程と、を含む。
好適な具体例では、第１移動度増強歪は、圧縮歪である。ＳＲＢは、Ｓｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１である。さらに好適には、０．５≦ｘ≦０．７５で、ｙ＝１である。代わりに、ＳＲＢは、Ｓｉ１−ｗＣｗを含み、上部層はＳｉ１−ｙＧｅｙを含んでも良い。ここで、０＜ｗ≦０．１、０≦ｙ≦０．２５である。
好適な具体例では、第１移動度増強歪は引っ張り歪である。ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である。さらに好適には、０．２５≦ｘ≦０．５で、ｙ＝０である。代わりに、ＳＲＢは、Ｇｅ１−ｔＳｎｔを含み、上部層はＳｉ１−ｙＧｅｙを含んでも良い。ここで、０＜ｔ≦０．１、０．７５≦ｙ≦１である。
本発明の第２の形態では、移動度増強歪を受けたそれぞれのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスを製造するための方法が記載され、この方法は、
分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれはソース領域とドレイン領域に物理的に接触するフィン構造（Ｉ、ＩＩ）である基板を提供する工程であって、少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、
ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触する歪緩和バッファ（ＳＲＢ）と、
ＳＲＢ２（２０３、３０３）の上にあってこれと接触する第１上部層（２１０）であって、第１上部層はｎ型またはｐ型のチャネルを形成するのに適し、第１上部層（２１０）とＳＲＢ２（２０３、３０３）の組成は、第１フィン構造の第１上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪はソース領域からドレイン領域に向かう長手方向に与えられる第１上部層（２１０）と、を含む工程と、
第２フィン構造の第１上部層（２１０）とＳＲＢ２（２０３、３０３）の少なくとも上部部分にイオン注入を行い、アモルファスバッファ層（２１１、３１１）を形成する工程と、次に、
アモルファスバッファ層（２１１、３１１）をレーザーアニールで再結晶化して、これにより第２フィン構造の歪緩和バッファ層（２１２（図示せず）、３１２）を形成する工程と、
歪緩和バッファ層の一部を除去して第２フィン構造にリセスを形成し、これにより残った歪緩和バッファ層（２１２’（図示せず）、３１２”）を露出させる工程と、次に、
残った歪緩和バッファ層（２１２’、３１２”）の上に上部層（２１３、３１３”）をエピタキシャル成長させて、第２フィン構造のリセスを充填する工程であって、上部層（２１３、３１３”）の組成は、アズグロウン状態で、第２上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる工程と、を含む。
好適な具体例では、第１上部層（３１０（図示せず））およびＳＲＢ２（３０３）は同じ組成を有する。
好適な具体例では、この方法はさらに、
第２フィン構造中にリセスを形成する工程と同時に、第１フィン構造中にリセスを形成し、これにより、第１フィン構造の第１上部層および／またはＳＲＢ２の一部を消費し、残ったＳＲＢ２（３０３’）を露出させる工程と、
第２フィン構造中のリセスを充填する工程と同時に、残ったＳＲＢ２（３０３’）の上の上部層（３１３”、３１３’）のエピタキシャル成長により、第１フィン構造中のリセスを充填する工程であって、アズグロウン状態で、上部層が、第２フィン構造中の第２移動度増強歪を受け、第１フィン構造中の第１移動度増強歪を受けるように、上部層の組成が選択され、第１および第２の移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる工程と、を含む。
好適な具体例では、第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である。好適な具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｙ＜ｚ＜ｘ、０＜ｘ≦１、０＜ｙ＜１、０＜ｚ＜１である。さらに好適には、ｘ＝１、ｙ＝０．４、およびｚ＝０．７である。
好適な具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｗＣｗを含み、上部層と第１上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１、０＜ｗ≦０．１である。
代わりの好適な具体例では、ＳＲＢ１はＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、上部層と第１上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１、０＜ｔ≦０．１である。
好適な具体例では、第２移動度増強歪は引っ張り歪であり、第１移動度増強歪は圧縮歪である。ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝０、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。
好適は具体例では、この方法はさらに、
分離領域を部分的に掘って、第１フィン構造および第２フィン構造の上部層または第１上部層を基板から突出させる工程を含む。
本発明の第３の形態では、移動度増強歪を受けた少なくとも１つのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスが記載され、このデバイスは、
分離領域（１０１）で分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含む基板（１００）であって、少なくとも２つのフィン構造のそれぞれは、ソース領域およびドレイン領域に物理的に接触し、少なくとも２つのフィン構造のそれぞれは、基板の上にあってこれと接触する歪緩和バッファ層（ＳＲＢ）（１０２）と、ＳＲＢの上にあってこれと接触する上部層（１１０）とを含み、上部層は、基板から突出したｎ型またはｐ型のチャネルを形成するのに適した基板を含み、
上部層（１１０）とＳＲＢの組成は、第１フィン構造の上部層がアズグロウン状態で第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられ、
第２フィン構造の上部層の少なくとも上部部分（１１２）は、歪が緩和される。
好適な具体例では、第１移動度増強歪は圧縮歪である。
好適な具体例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１である。より好適には、０．５≦ｘ≦０．７５、ｙ＝１である。
代わりの好適な具体例では、ＳＲＢはＳｉ１−ｗＣｗを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０＜ｗ≦０．１、０≦ｙ＜０．２５である。
好適な具体例では、第１移動度増強歪は引っ張り歪である。
好適な具体例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である。より好適には、０．２５≦ｘ≦０．５、ｙ＝０である。
代わりの好適な具体例では、ＳＲＢはＧｅ１−ｔＳｎｔを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０＜ｔ≦０．１、０．７５≦ｙ≦１である。
本発明の第４の形態では、それぞれのチャネルが移動度増強歪を受けるデュアルチャネルＦｉｎＦＥＴデバイスが記載され、このデバイスは、
分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含む基板（２００、３００）であって、少なくとも２つのフィン構造のそれぞれはソース領域とドレイン領域に物理的に接触し、
少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、基板の上にあってこれと接触する歪緩和バッファ層（ＳＲＢ）を含み、ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触し、
第１フィン構造はさらにＳＲＢ２（２０３）の上にあってこれと接触する第１上部層（２１０）を含み、第１上部層は基板から突出して、ｐ型またはｎ型のチャネルを形成するのに適し、第１上部層（２１０）とＳＲＢ２の組成は、第１フィン構造の上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられ、
第２フィン構造のＳＲＢ（２１２”、３１２”）の上部部分は歪緩和されて、第２フィン構造はさらにＳＲＢ２（２１２”、３１２”）の歪緩和された上部部分の上にあってこれと接触した上部層（２１３、３１３”）を含み、上部層（２１３、３１３”）は基板から突出し、ｎ型またはｐ型のチャネルを形成するのに適し、
上部層（２１３、３１３”）の組成は、アズグロウン状態で、上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる。
好適な具体例では、第１フィン構造の第１上部層（３１３’）は、第２フィン構造の上部層（３１３”）と同じ組成を有する。
好適な具体例では、第２移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である。
好適な具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、第１上部層と上部層はＳｉ１−ｚＧｅｚを含む。ここで、ｙ＜ｚ＜ｘ、０＜ｘ≦１、０＜ｙ＜１、０＜ｚ＜１である。より好適には、ｘ＝１、ｙ＝０．４、ｚ＝０．７である。
代わりの好適な具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｗＣｗを含み、第１上部層と上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１、０＜ｗ≦０．１である。
さらに代わりの好適な具体例では、ＳＲＢ１はＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、第１上部層と上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１、０＜ｔ≦０．１である。
好適な具体例では、第２移動度増強歪は引っ張り歪であり、第１移動度増強歪は圧縮歪である。
好適な具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、第１上部層と上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝０、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。
上記具体例では、イオン注入プロセスは、注入が行われる材料のドーピングや材料中での電気的活性化を起こさない重い原子に基づくのが好ましい。好適には、ゲルマニウム原子を注入種として用いても良い。他の注入種は、例えばシリコン原子または好ましい分子である。好適には、注入エネルギは例えば１ｋｅＶから２００ｋｅＶである。注入量（ドーズ）は、好適には１ｅ１４から１ｅ１７ｃｍ−２である。好適なアモルファス化注入プロセスには、ゲルマニウム原子が用いられ、３５ｋｅＶの注入エネルギと１５ｃｍ−２の注入量が用いられる。
好適な具体例では、注入プロセスでは、それぞれの層の上部部分が、５０％以上、または６０％以上、または７０％以上アモルファス化される。これにより、好適には、原子または分子の注入が行われた層の下部部分は、好適には注入では影響されない。この下部部分は、上部部分を補完し、２ｎｍから２０ｎｍの膜厚を有することが好ましい。
本発明の好適な具体例では、イオン注入で形成されたアモルファス層は、レーザーアニール工程を行うことで選択的にアニールされる。好適には、エネルギがアモルファス領域で吸収され、結晶領域では吸収されないように、レーザーアニールの波長が適用される。アモルファスシリコンは、結晶シリコンより低い融点を有する。適切なパラメータや設定を有するレーザーパルスが与えられた場合、例えば、同じダイにおいて、アモルファスシリコンを融かすことが可能である一方、結晶シリコンは完全なまま残る。
レーザーアニールに使用される波長のレーザーは、例えば、１０６０ｎｍのオーダーの赤外から、３５１ｎｍから１５７ｎｍの紫外波長までの範囲でも良い。使用されるレーザーは、好適にはパルスレーザーである。１０〜５０ｎｍの間隔のレーザーパルスが好ましい。パルスエネルギは、好適には０．０１〜１０Ｊ／ｃｍ２の範囲内である。好ましい値は、約０．２Ｊ／ｃｍ２である。パルスの繰り返し速度は、１０ｍｓ〜１０秒の範囲内である。好ましい値は、約０．５秒である。Ｑスイッチングのあるものでも、ないものでも、いかなるパルスレーザーシステムでも使用できる。
上述のように、適切なパラメータや設定を有するレーザーパルスは、例えば、Ｎｄ：ＹＡＧレーザーシステムまたはエキシマレーザーシステムのような、パルスレーザーシステムを用いて得ることができる。半導体産業の最先端の装置は１つのシングルパルスでダイ全体を覆う照射フィールドを有する。
典型的な緑色光（波長５３２ｎｍ）のＹＡＧのためのパルス長は、２５ｎｍ（Ｑスイッチング）、またはその倍数（５０ｎｓ、７５ｎｓ等）である。適用や表面の放射率に応じて、約１Ｊ／ｃｍ２までのパルスエネルギが使用される。
例では、ブランクのシリコンウエハは、波長５３２ｎｍでパルス長２５ｎｓのＹＡＧレーザーで、２４０ｍＪ／ｃｍ２で溶け始める。エネルギを調整することで、溶融深さが、約１ｎｍの正確さで、正確に調整できる。可能なパルス繰り返しは、０．５秒の速度で適用される。
ＵＶでのエキシマレーザー照射に対して、パルス長は一般には１５０ｎｓであり、電気パルス放電により形成される。適用や表面の放射率に応じて、３Ｊ／ｃｍ２までのパルスエネルギが使用される。例では、ブランクのシリコンウエハは、波長３０８ｎｍでパルス長１５０ｎｓのＸｅ＊Ｃｌエキシマレーザーで、１．７５Ｊ／ｃｍ２で溶け始める。エネルギを調整することで、溶融深さが、約１ｎｍの正確さで、正確に調整できる。可能なパルス繰り返しは、０．１秒の速度で適用される。
全ての図面は、本発明のいくつかの形態および具体例を描くことを意図する。記載された図面は単に模式的であり、限定的では無い。
本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第１の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第２の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の第３の具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。 本発明の異なる具体例にかかるデバイスの製造のためのプロセスフローの例を模式的に示す。
本発明は、少なくとも１つのチャネルが移動度増強歪を受けた、デュアルチャネルＦｉｎＦＥＴデバイス、およびその製造方法に関する。
さらに、本発明は、チャネルのそれぞれが移動度増強歪を受けた、デュアルチャネルＦｉｎＦＥＴデバイス、およびその製造方法に関する。
本発明は、特定の具体例を参照し、および所定の図面を参照しながら記載されるが、本発明はこれに限定されるものではない。図面は単に模式的に記載され、限定的ではない。図面において、図示目的で、いくつかの要素の大きさは拡大され、縮尺通りではない。寸法と相対寸法とは、本発明の実施に対して実際の縮尺には対応しない。
さらに、記載中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、時間的、一時的、空間的順序、他の順列を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。また、記載中の、上、下等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
また、「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。
さらに、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
また、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる他の特徴以外のいくつかの特徴を含むが、異なった具体例の長所の組み合わせは、当業者に理解されるように、本発明の範囲に入ることを意味し、異なった具体例を形成する。ここに与えられた記載から、多くの特定の詳細が説明される。しかしながら、本発明の具体例は、それらの特定の詳細なしには実施できないだろう。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
一般に、第１層は第２層を覆いこれと接触した場合、第１層の格子は、第２層の、より大きな格子定数をまねて引っ張られて、引っ張り歪が第１層に誘起される。逆に、第２層がより小さな格子定数を有する場合、圧縮歪が誘起される。
記載を通じて、デュアルチャネルＦｉｎＦＥＴは、ｐ型チャネルを有する１つのＦｉｎＦＥＴ（ＮＦＥＴ）と、ｎ型チャネルを有する他のＦｉｎＦＥＴ（ＰＦＥＴ）の、２つのＦｉｎＦＥＴを含むデバイスである。
本発明の形態は、少なくとも１つのチャネルが、アズグロウン状態で、移動度増強歪に晒される、デュアルチャネルＦｉｎＦＥＴデバイスの製造方法に関する。さらに、第１の具体例は、それぞれのチャネル（双方のチャネル）が、アズグロウン状態で、移動度増強歪に晒されるデュアルチャネルＦｉｎＦＥＴの製造方法に関する。
第１の形態の第１の具体例は、少なくとも１つのチャネルが、アズグロウン状態で、移動度増強歪を受けるデュアルチャネルＦｉｎＦＥＴの製造方法に関し、この方法は、
分離領域（１０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれのフィン構造はソース領域とドレイン領域に物理的に接触するフィン構造（Ｉ、ＩＩ）である基板を提供する工程であって、少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、ｎ型またはｐ型のチャネルを形成するのに適した上部層（１１０）と、その下にあり基板（１００）と接触する歪緩和バッファ（ＳＲＢ）（１０２）とを含み、上部層（１１０）とＳＲＢ（１０２）の組成は、第１フィン構造の上部層（１１０）が、アズグロウン状態で第１移動度増強歪を受けるように選択され、第１移動度増強歪はソース領域からドレイン領域に向かう長手方向に与えられる工程と、
第２フィン構造（ＩＩ）の上部層（１１０）の少なくとも一部にイオン注入を行い、これによりアモルファス層（１１１）を形成する工程と、次に、
アモルファス層（１１１）をレーザーアニールして再結晶し、第２フィン構造の歪緩和上部層（１１２）を形成する工程と、を含む。
本発明の異なる具他例では、基板は、半導体製造と互換性のある材料を含む。基板は、ＳｉまたはＧｅのような半導体材料を含む。基板は、例えばシリコン、シリコン・オン・インシュレーター、ゲルマニウム・オン・インシュレーターでも良い。
第１の具体例の例にかかるプロセス製造フローの模式図を、図１Ａ〜１Ｆに示す。ＳＲＢと上部層が、先に形成されたトレンチ中にエピタキシャル成長により形成される（図１Ａ、１Ｂ）。それらのトレンチは、底部で基板材料（１００）を露出させ、絶縁体（誘電体）材料（１０１）からなるかべを有する。シャロートレンチ分離（ＳＴＩ）パターンは基板上に最初に形成され、２つの活性領域に間に分離領域を形成する。次に、活性領域が、分離領域の膜厚とおおよそ等しい深さまで掘られ、ＳＲＢと続く層を成長させるトレンチを形成する。この方法は、高アスペクト比のトレンチ中に、ＳＲＢと上部層を成長するのに有利であり、エピタキシャル成長中に転位欠陥をトラップし、成長材料の結晶品質を改良するのに有利である。
代わりに、本発明の異なる具体例では、トレンチ中にＳＲＢを成長する代わりに、図４に模式的に示すように、ＳＲＢ（１０２）をブランケット基板（１１０）の上に最初に成長し、続いてＳＴＩパターンがＳＲＢ中に形成される。２つの分離領域の間に残されたＳＲＢ材料は、続いて部分的に掘られて、低減された深さを有するトレンチを形成する。それらの低減された深さのトレンチ中に、第２緩和バッファ層および／またはＦｉｎＦＥＴのチャネルを形成する上部層（１１０）が、続いて、エピタキシャル成長により形成される。
本発明の異なる具体例では、第２のフィン構造の上部層をイオン注入に露出することにより、結晶層をアモルファス層に変える。第２フィン構造の露出が行われる一方、図１Ｄに示すように、第１フィン構造は、例えばフォトマスクを用いてマスクする。アモルファス化の深さ、または形成されたアモルファス層（１１１）の膜厚は、注入種の質量、エネルギ、および量（ドーズ）のような、イオン注入プロセスパラメータを適用することで制御できる。例では、アモルファス化注入が、１００ｋｅＶ１ｅ１５ｃｍ−２のドーズを用いて行われた。
イオン注入で形成されたアモルファス層（１１１、図１Ｄ）は、この後にレーザーアニールで選択的にアニールされる。好適には、レーザーアニールの波長は、エネルギがアモルファス領域のみに吸収されるように適用される。レーザーアニールに使用される波長は、例えば、１０６０ｎｍオーダーの赤外から、３５１ｎｍから１５７ｎｍの紫外波長までの範囲でも良い。使用されるレーザーは、１０〜５０ｎｍの間隔を有するレーザーパルスでも良い。
次に、アモルファス領域のみアニールされ、一方結晶領域は実質的に影響されないまま残る。アニールにより、アモルファス層は再結晶して歪緩和層になり、ここでは、さらに歪緩和上部層（１１２、図１Ｅ）と呼ばれる。歪緩和上部層は、ＳＲＢの上を覆う。選択アニールを行うことにより、ＮＦＥＴおよびＰＦＥＴの双方に対して（移動度増強のための）正しい歪が得られるとともに、一方でエピタキシャル成長工程の数が制限される、プロセスインテグレーションスキームが可能となる。
本発明の具体例では、ＳＲＢの上に形成された上部層と同様に、ＳＲＢまたはその下層は、ドーパントを含んでも良い。例えば、Ｐ、Ａｓ、またはＢのようなドーパント元素が、ショートチャネル制御およびソース／ドレイン形成のために使用される。後者は、５ｅ２１ｃｍ−３までの、最も高いドーピングレベルを要求する。
第１移動度増強歪が圧縮歪である第１の具体例の例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ＜１である。第１移動度増強歪むが圧縮歪である第１の形態の特定の具体例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０．５≦ｘ≦０．７５で、ｙ＝１である。このように、特定の具体例では、ＳＲＢは、０．５≦ｘ≦０．７５のＧｅリッチＳｉ１−ｘＧｅｘから形成され、上部層はＧｅから形成される。
第１移動度増強歪が圧縮歪である、第１の具体例の代わりの例では、ＳＲＢは、Ｓｉ１−ｗＣｗを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０＜ｗ≦０．１、０≦ｙ≦０．２５である。特定の具体例では、ＳＲＢは、０＜ｗ≦０．１の低いＣ量のＳｉ１−ｗＣｗから形成され、上部層は、０≦ｙ≦０．２５のＳｉリッチＳｉ１−ｙＧｅｙから形成される。
第１移動度増強歪が引っ張り歪である第１の具体例の例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である。第１移動度増強歪が引っ張り歪である第１の形態の特定の具体例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０．２５≦ｘ≦０．５で、ｙ＝０である。このように、特定の具体例では、ＳＲＢは、０．２５≦ｘ≦０．５のＳｉリッチＳｉ１−ｘＧｅｘからなり、上部層はＳｉからなる。
第１移動度増強歪が引っ張り歪である、第１の具体例の代わりの例では、ＳＲＢはＧｅ１−ｔＳｎｔを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０＜ｔ≦０．１、０．７５≦ｙ≦１である。特定の具体例では、ＳＲＢは、０＜ｔ≦０．１の低いＳｎ量のＧｅ１−ｔＳｎｔから形成され、上部層は、０．７５≦ｙ≦１のＧｅリッチＳｉ１−ｙＧｅｙから形成される。
本発明の第１の形態の第２の例では、それぞれのチャネルが移動度増強歪を受けた、デュアルチャネルＦｉｎＦＥＴデバイスを製造するための方法が記載され、この方法は、分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれのフィン構造はソース領域とドレイン領域に物理的に接触するフィン構造（Ｉ、ＩＩ）である基板を提供する工程であって、少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、歪緩和バッファ（ＳＲＢ）を含む。ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触する。
さらに、少なくとも２つのフィン構造（Ｉ、ＩＩ）のぞれぞれは、ＳＲＢ２（２０３、３０３）の上にあってこれと接触する第１上部層（２１０）を含み、第１上部層はｎ型またはｐ型のチャネルを形成するのに適している。第１上部層（２１０）とＳＲＢ２（２０３、３０３）の組成は、第１フィン構造の第１上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる。
この方法はさらに、第２フィン構造の第１上部層（２１０）とＳＲＢ２（２０３、３０３）の上部にイオン注入を行い、アモルファスバッファ層（２１１、３１１）を形成する。
この工程に続いて、アモルファスバッファ層（２１１、３１１）をレーザーアニールで再結晶化して、これにより第２フィン構造の歪緩和バッファ層（２１２（図示せず）、３１２）を形成する。
この工程に続いて、歪緩和バッファ層の一部を除去して、残った歪緩和バッファ層（２１２’（図示せず）、３１２”）を露出させる。
この工程に続いて、残った歪緩和バッファ層（２１２’（図示せず）、３１２”）の上に上部層（２１３、３１３”）をエピタキシャル成長させて、第２フィン構造のリセスを充填し、上部層（２１３、３１３）の組成は、アズグロウン状態で、第２上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる。
第２の具体例の例にかかるプロセス製造フローの模式図が、図２Ａ〜２Ｆに示される。
本発明の第１の形態の例示の第３の具体例は、第２の具体例に記載された方法を用いたものと同じデュアルチャネルＦｉｎＦＥＴの性層に関し、第１上部層（３１０（図示せず））およびＳＲＢ２（３０３）は、図３Ｃに示すように同じ組成を有する。加えて、第３の具体例の方法はさらに、
第２フィン構造中にリセスを形成する工程と同時に、第１フィン構造中にリセスを形成し、これにより、第１フィン構造の第１上部層および／またはＳＲＢ２の一部を消費し、残ったＳＲＢ２（３０３’）を露出させる工程と、
第２フィン構造中のリセスを充填する工程と同時に、残ったＳＲＢ２（３０３’）の上の上部層（３１３”、３１３’）のエピタキシャル成長により、第１フィン構造中のリセスを充填する工程であって、アズグロウン状態で、上部層が、第２フィン構造中の第２移動度増強歪を受け、第１フィン構造中の第１移動度増強歪を受けるように、上部層の組成が選択され、第１および第２の移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる工程と、を含む。
第３の具体例の例にかかるプロセス製造フローの模式図が、図３Ａ〜３Ｈに示される。
第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である、本発明の第２および第３の具体例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｙ＜ｚ＜ｘ、０＜ｘ≦１、０＜ｙ＜１、０＜ｚ＜１である。
第３の具体例では、第１の上部層は、ＳＲＢ２と同じ化学組成を有する。第３の具体例では、第１の上部層が第１フィン構造から除去され、その場所に第２フィン構造の上部層の成長と同時に上部層を成長させる。
第２移動度増強歪が圧縮歪で、第１移動度増強歪が引っ張り歪である本発明の第２および第３の具体例の特別な例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝１、ｙ＝０．４、ｚ＝０．７である。さらに特別な例では、ＳＲＢ１はＧｅから形成され、ＳＲＢ２はｙ＝０．４のＳｉリッチＳｉ１−ｙＧｅｙから形成され、一方、上部層と第１上部層はｚ＝０．７のＧｅリッチＳｉ１−ｚＧｅｚから形成される。
第２移動度増強歪が圧縮歪で、第１移動度増強歪が引っ張り歪である本発明の第２および第３の具体例の代わりの例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｗＣｗを含み、一方、上部層と第１上部層はＳｉ１−ｙＧｅｙを含み、ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１、０＜ｗ≦０．１である。特別な例では、ＳＢＲ１はＳｉ１−ｘＧｅｘからなり、ＳＲＢ２は低いＣ量（０＜ｗ≦０．１）のＳｉ１−ｗＣｗを含み、一方で上部層と第１上部層は、ＳＲＢ１より低いＧｅ濃度（ｙ＜ｘ）のＳｉ１−ｙＧｅｙから形成され、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である。
第２移動度増強歪が圧縮歪で、第１移動度増強歪が引っ張り歪である本発明の第２および第３の具体例の代わりの例では、ＳＲＢ１はＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、上部層と第１上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１、０＜ｔ≦０．１である。特別な例では、ＳＲＢ１は０＜ｔ≦０．１の低いＳｎ量のＧｅ１−ｔＳｎｔからなり、ＳＲＢ２はＳｉ１−ｘＧｅｘからなり、上部層と第１上部層のそれぞれは、ＳＲＢ２より高いＧｅ量のＳｉ１−ｙＧｅｙからなる。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１である。
第２移動度増強歪が引っ張り歪で、第１移動度増強歪が圧縮歪である本発明の第２および第３の具体例の例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝０、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。第２移動度増強歪が引っ張り歪で、第１移動度増強歪が圧縮歪である本発明の第２および第３の具体例のさらに特別な例では、ＳＲＢ１はＳｉからなり、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれは、ＳＲＢ２より少ないＧｅ量のＳｉ１−ｚＧｅｚである。ここで、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。
さらに本発明の第１の形態の第２および第３の具体例は、さらに、
第１フィン構造の上部層（または具体例によっては第１上部層）と、第２フィン構造の緩和された上部層（または具体例によっては上部層）が基板から突出するように、分離領域を部分的に掘る工程、を含む。更なる処理工程では、ゲート酸化物とゲート電極が、突出した構造の周囲に形成される。
さらなる形態では、本発明は、移動度増強歪を受ける少なくとも１つのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスに関する。更なる第２の形態では、本発明は、それぞれのチャネルが移動度増強歪を受けるデュアルチャネルＦｉｎＦＥＴデバイスに関する。
第２の形態の例示の第１の具体例では、本発明は、移動度増強歪に晒された少なくとも１つのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスに関し、このデバイスは、
分離領域（１０１）で分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含む基板（１１０）であって、少なくとも２つのフィン構造のそれぞれは、ソース領域およびドレイン領域に物理的に接触する。少なくとも２つのフィン構造のそれぞれは、基板の上にあってこれと接触する歪緩和バッファ層（ＳＲＢ）（１０２）とＳＲＢの上にあってこれと接触する上部層（１１０）を含み、上部層は、基板から突出したｎ型またはｐ型のチャネルを形成するのに適する。上部層（１１０）とＳＲＢの組成は、第１フィン構造の上部層がアズグロウン状態で第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられ、第２フィン構造の上部層の少なくとも上部部分（１１２）は、歪が緩和される。
歪は、チャネル中に存在し、即ちアズデポ層（またはアズグロウン状態とも言う）中に存在し、チャネルを形成するのに適しており、これは、歪が、チャネル上に更なる層を堆積することにより誘起されるのでも、ポスト処理の結果として形成されるのでも無いことを意味する。
第１移動度増強歪が圧縮歪である第２の形態の第１の具体例の例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１である。第１移動度増強歪が圧縮歪である第３の形態の特別の具体例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０．５≦ｘ≦０．７５、ｙ＝１である。このように、特別な具体例では、ＳＲＢは０．５≦ｘ≦０．７５のＧｅリッチＳｉ１−ｘＧｅｘからなり、上部層はＧｅからなる。
第１移動度増強歪が圧縮歪である第２の形態の第１の具体例の代わりの例では、ＳＲＢはＳｉ１−ｗＧｅｗを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで０＜ｗ＜０．１、０≦ｙ＜ｗ≦０．２５である。特別な具体例では、ＳＲＢは０＜ｗ≦０．１の低いＣ量のＳｉ１−ｗＧｅｗからなり、上部層は０≦ｙ≦０．２５のＳｉリッチのＳｉ１−ｙＧｅｙからなる。
第１移動度増強歪が引っ張り歪である第２の形態の第３の具体例の例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である。第１移動度増強歪が引っ張り歪である第３の形態の特別な例では、ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０．２５≦ｘ≦０．５、ｙ＝０である。これにより、特別な具体例では、ＳＲＢは０．２５≦ｘ≦０．５のＳｉリッチのＳｉ１−ｘＧｅｘからなり、上部層はＳｉからなる。
第１移動度増強歪が引っ張り歪である第２の形態の第１の具体例の代わりの例では、ＳＲＢはＧｅ１−ｔＳｎｔを含み、上部層はＳｉ１−ｙＧｅｙを含む。ここで、０＜ｔ≦０．１、０．７５≦ｙ≦１である。
特別の例では、ＳＲＢは０＜ｔ≦０．１の少量のＳｎを有するＧｅ１−ｔＳｎｔからなり、上部層は、０．７５≦ｙ≦１のＧｅリッチＳｉ１−ｙＧｅｙからなる。
第２の形態の第２および第３の例の具体例では、それぞれのチャネルが移動度増強歪を受けるデュアルチャネルＦｉｎＦＥＴデバイスであって、このデバイスは、
分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含む基板（２００、３００）であって、少なくとも２つのフィン構造のそれぞれはソース領域とドレイン領域に物理的に接触する。少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、基板の上にあってこれと接触する歪緩和バッファ層（ＳＲＢ）を含み、ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触する。
さらに、第１フィン構造はさらにＳＲＢ２（２０３）の上にあってこれと接触する第１上部層（２１０）を含み、上部層は基板から突出して、ｐ型またはｎ型のチャネルを形成するのに適し、第１上部層（２１０）とＳＲＢ２の組成は、第１フィン構造の上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる。
さらに、第２フィン構造のＳＲＢ（２１２”、３１２”）の上部部分は歪緩和されて、第２フィン構造はさらに歪緩和されたＳＲＢ２（２１２”、３１２”）の上部部分の上にあってこれと接触し、上部層（２１３、３１３”）は基板から突出し、ｎ型またはｐ型のチャネルを形成するのに適する。
上部層（２１３、３１３”）の組成は、アズグロウン状態で、上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる。
第３の具体例では、第１フィン構造の第１上部層（３０３’）は、第２フィン構造の上部層（３１３”）と同じ組成を有する。
第１上部層（３１０（図示せず））および／またはＳＲＢ２の一部を除去し、残ったＳＲＢ（３０３’）を露出させることにより第１フィン構造中に形成されたリセス中に、第２フィン構造の上部層（３１３”）を成長するのと同時に、第１フィン構造の上部層（３１３’）がエピタキシャル成長される。第１フィン構造中のリセスは、第２フィン構造中のリセスと同時に形成されても良い。
第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である第２の形態の第２および第３の具体例の特別では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、第１上部層と上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｙ＜ｚ＜ｘ、０＜ｘ≦１、０＜ｙ＜１、０＜ｚ＜１である。
第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である第２の形態の第２および第３の具体例の特別な例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、第１上部層と上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝１、ｙ＝０．４、およびｚ＝０．７である。さらに特別な例では、ＳＲＢ１はＧｅからなり、ＳＲＢ２はｙ＝０．４のＳｉリッチのＳｉ１−ｙＧｅｙからなり、上部層（または、具体例によっては第１上部層）は、ｚ＝０．７のＧｅリッチのＳｉ１−ｚＧｅｚからなる。
第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である第２および第３の具体例の代わりの例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｗＣｗを含み、第１上部層と上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１、０＜ｗ＜０．１である。特別な例では、ＳＲＢ１はＳｉ１−ｘＧｅｘから形成され、ＳＲＢ２は低いＣ量（０＜ｗ≦０．１）のＳｉ１−ｗＣｗから形成され、一方、第１上部層と上部層は、ＳＲＢ１（ｙ＜ｘ）および０＜ｘ＜１、０≦ｙ＜１より低いＧｅ濃度のＳｉ１−ｙＧｅｙからなる。
第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である本発明の第２および第３の具体例の代わりの例では、ＳＲＢ１はＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、第１上部層と上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１、０＜ｔ≦０．１である。特別な例では、ＳＲＢ１は低いｃ量（０＜ｔ≦０．１）のＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、第１上部層と上部層のそれぞれはＳＲＢ２（ｙ＞ｘ）および０＜ｘ＜１、０＜ｙ≦１よりＧｅの量が高いＳｉ１−ｙＧｅｙからなる。
第２の移動度増強歪は引っ張り歪であり、第１移動度増強歪は圧縮歪である本発明の第２および第３の具体例の例では、ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、第１上部層と上部層のそれぞれはＳｉ１−ｚＧｅｚを含む。ここで、ｘ＝０、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。さらに第２の移動度増強歪は引っ張り歪であり、第１移動度増強歪は圧縮歪である本発明の第２および第３の具体例の特別な例では、ＳＲＢ１はＳｉからなり、ＳＲＢ２はＳｉ１−ｙＧｅｙからなり、上部層（具体例のよっては第１上部層）のそれぞれはＳＲＢ２より低いＧｅ量のＳｉ１−ｚＧｅｚからなる。ここで、０＜ｙ＜１、０＜ｚ＜１、ｚ＜ｙである。
例１
一の例では、出発基板は、シャロートレンチ分離（ＳＴＩ）が既に形成されたＳｉウエハである（図１Ａ）。
図１Ｂは、リセスエッチが行われた出発ウエハを示し、これにより２つの分離領域の間にトレンチが形成されるように半導体材料（Ｓｉ）が除去され、分離領域分は例えばＳｉＯ２からなる。第１トレンチ（左）には第１フィン構造（Ｉ）が成長され、一方第２トレンチ（右）には第２フィン構造が成長される。
図１Ｃは、双方のトレンチに、歪緩和バッファ（ＳＲＢ、１０２）と上部層（１１０）をエピタキシャル成長させた基板を示す。例では、ＳＲＢと上部層は、エピリアクタ中の１つの工程で成長させても良い。ＳＲＢは、５０〜７０％ＧｅのＳｉＧｅを含み／からなり、上部層は歪Ｇｅを含む／からなる。歪Ｇｅには圧縮歪がかかる。圧縮歪はＰＦＥＴのための移動度増強効果を有する。
図１Ｄは、ＰＦＥＴトランジスタ（第１フィン構造Ｉ）上の注入マスク（１２０）を模式的に示す。第１フィン構造を覆うマスクを用いて、第２フィン構造（ＩＩ、ＮＦＥＴ）はイオン注入工程が行われ、アズグロウン状態で結晶である上部層（１１０）の少なくとも一部が、アモルファス層（１１１）に変えられる。
図１Ｅは、基板に選択的に適用された、アモルファス層のみに影響を及ぼす、レーザーアニールを模式的に示す。レーザーアニールにより、アモルファス層は再結晶化し、歪緩和層（１１２）を形成する。
図１Ｆは、分離領域を掘って、それらのそれぞれがチャネルを形成するのに適した上部層を含む２つの突出したフィン構造を残した後の、本発明のデバイスの例を示す。Ｇｅから形成された上部層（１１０）は圧縮的に歪まされ、増強された移動度を有するＰＦＥＴチャネルを形成するのに適しており、歪緩和されたＧｅから形成された歪緩和層（１１２）は、増強された移動度を有するＮＦＥＴチャネルを形成するのに適している。
例２
この例では、製造フローの最初の２つの工程を示す図２Ａおよび図２Ｂは、例１の図１Ａおよび図１Ｂに示された工程と同じである。
図２Ｃは、第１歪緩和バッファ（ＳＲＢ１、２０２）、第２歪緩和バッファ（ＳＲＢ２、２０３）、および第１上部層（２１０）を双方のトレンチ中にエピタキシャル成長させた基板を示す。ＳＲＢ１は、４０％Ｇｅを有する歪みのかかったＳｉＧｅを含み／からなり、一方、第１上部層は、７０％Ｇｅを有する引っ張り歪みのかかったＳｉＧｅを含み／からなる。第１上部層がＳＲＢ１と格子整合し、ＳＲＢ２と格子整合しないため、引っ張り歪が発生する。第１上部層の圧縮歪のかかったＳｉＧｅは、ＮＦＥＴのための移動度増強効果を有する。
図２Ｄは、ＮＦＥＴトランジスタ（第１フィン構造、Ｉ）の上の注入マスク（２２０）を模式的に示す。第１フィン構造を覆うマスクを用いて、第２フィン構造（ＩＩ、ＰＦＥＴ）はイオン注入工程が行われ、少なくともアズグロウン状態で結晶である第１上部層（２１０）とＳＲＢ２の（１１０）の一部が、アモルファス層（２１１）に変えられる。次に、基板は、アモルファス層のみに影響を及ぼすレーザーアニールが行われる。レーザーアニールにより、アモルファス層は再結晶化し、歪緩和層（２１２（図示せず））を形成する。
歪緩和層（２１２（図示せず））の一部が除去され（エッチ／リセス）、これにより残った歪緩和層（２１２”）を露出させる。図２Ｅに示すように、残った歪緩和層（２１２”）の上に、上部層（２１３）がエピタキシャル成長される。この例では、歪緩和層は４０％Ｇｅを有するＳｉＧｅを含み／からなり、上部層は７０％Ｇｅを有する圧縮歪のＳｉＧｅを含む／からなる。後者の上部層は、ＰＦＥＴチャネルの形成に適している。
図２Ｆは、分離領域を掘って、それらのそれぞれがチャネルを形成するのに適した上部層を含む２つの突出したフィン構造を残した後の、本発明のデバイスの例を示す。圧縮的に歪まされたＳｉＧｅ７０％から形成された上部層（２１０）は、増強された移動度を有するＮＦＥＴチャネルを形成するのに適しており、ＳｉＧｅ７０％から形成された圧縮的に歪まされた上部層（２１３）は、増強された移動度を有するＰＦＥＴチャネルを形成するのに適している。
例３
この例では、製造フローの最初の２つの工程を示す図３Ａおよび図３Ｂは、例１の図１Ａおよび図１Ｂに示された工程と本質的に同じである。
図３Ｃは、第１歪緩和バッファ（ＳＲＢ１、３０２）と第２歪緩和バッファ（ＳＲＢ２、３０３）をエピタキシャル成長させた基板を示す。驚くべきことに、トレンチが充填されるが、上部層は存在しない。このように、上部層は、ＳＲＢ２と同じ（組成を有する）材料から形成すると考えることができる。ＳＲＢ１は、緩和されたＧｅを含み／からなり、ＳＲＢ２は４０％Ｇｅを有する歪ＳｉＧｅを含む／からなる。
図３Ｄは、ＮＦＥＴトランジスタ（第１フィン構造、Ｉ）の上の注入マスク（３２０）を模式的に示す。第１フィン構造を覆うマスクを用いて、第２フィン構造（ＩＩ、ＰＦＥＴ）はイオン注入工程が行われ、アズグロウン状態で結晶であるＳＲＢ２の一部が、アモルファス層（３１１）に変えられる。
次に、基板は、アモルファス層のみに影響を及ぼすレーザーアニールが行われる。レーザーアニールにより、アモルファス層は再結晶化され、図３Ｅに示すように歪緩和層（３１２）を形成する。
歪緩和層（３１２）の一部が除去され（エッチ／リセス）、これにより残った歪緩和層（３１２”）を露出させる。同時に（同じプロセス工程で／同時に）、第１フィン構造からＳＲＢ２の一部が掘られ（リセス）、これにより、図３Ｆに示すように、残ったＳＲＢ２（３０３”）を露出させる。
この後に、残った歪緩和層（３１２”）の上と、残ったＳＲＢ２（３０３’）の上に、図３Ｇに示すように、上部層（３１３’、３１３”）がエピタキシャル成長される。第１フィン構造の上部層および第２フィン構造の上部層は同じ組成を有する（同じプロセス工程で成長される）が、それぞれの場合の歪は異なっている。例では、双方（３１３’、３０３”）は７０％Ｇｅを有するＳｉＧｅからなるが、一方（３１３’）は歪んだＳｉＧｅ４０％ＳＲＢ２（３０３’）の上で圧縮歪を受け、他方（３１３”）は歪緩和ＳｉＧｅ４０％（３１２”）の上で圧縮歪を受ける。
図３Ｈは、分離領域を掘った後の、突出したフィン構造を有する本発明のデバイスの例を示す。フォン構造のそれぞれは、チャネルを形成するのに適した上部層を含む。引っ張り歪を受けたＳｉＧｅ７０％からなる上部層（３１３’）は増大された移動度を有するＮＦＥＴチャネルの形成に適し、ＳｉＧｅ７０％からなる圧縮歪を受けた上部層（３０３”）は増大された移動度を有するＰＦＥＴチャネルの形成に適している。

Claims (14)

  1. 移動度増強歪を受けた少なくとも１つのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスを製造するための方法であって、
    分離領域（１０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれのフィン構造はソース領域とドレイン領域に物理的に接触する基板（１００）を提供する工程であって、
    少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、ｎ型またはｐ型のチャネルを形成するのに適した上部層（１１０）と、その下にあって上部層（１１０）と接触し、かつ基板（１００）の上にあってこれと接触する歪緩和バッファ（ＳＲＢ）（１０２）とを含み、
    上部層（１１０）とＳＲＢ（１０２）の組成は、第１フィン構造の上部層（１１０）が、アズグロウン状態で第１移動度増強歪を受けるように選択され、第１移動度増強歪はソース領域からドレイン領域に向かう長手方向に与えられる工程と、
    第２フィン構造（ＩＩ）の上部層（１１０）の少なくとも一部にイオン注入を行い、これによりアモルファス層（１１１）を形成する工程と、次に、
    アモルファス層（１１１）をレーザーアニールして再結晶化し、第２フィン構造の歪緩和された上部層（１１２）を形成する工程と、を含む方法。
  2. 第１移動度増強歪は圧縮歪である請求項１に記載の方法。
  3. ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含み、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ＜１である請求項２に記載の方法。
  4. ＳＲＢはＳｉ１−ｗＣｗを含み、上部層はＳｉ１−ｙＧｅｙを含み、０＜ｗ≦０．１、０≦ｙ≦０．２５である請求項２に記載の方法。
  5. 第１移動度増強歪は引っ張り歪である請求項１に記載の方法。
  6. ＳＲＢはＳｉ１−ｘＧｅｘを含み、上部層はＳｉ１−ｙＧｅｙを含み、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１である請求項５に記載の方法。
  7. ＳＲＢは、Ｇｅ１−ｔＳｎｔを含み、上部層はＳｉ１−ｙＧｅｙを含み、０＜ｔ≦０．１、０．７５≦ｙ≦１である請求項５に記載の方法。
  8. 移動度増強歪を受けたそれぞれのチャネルを有するデュアルチャネルＦｉｎＦＥＴデバイスを製造するための方法であって、
    分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含み、それぞれはソース領域とドレイン領域に物理的に接触するフィン構造（Ｉ、ＩＩ）である基板を提供する工程であって、少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、
    ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触する歪緩和バッファ（ＳＲＢ）と、
    ＳＲＢ２（２０３、３０３）の上にあってこれと接触する第１上部層（２１０）であって、第１上部層はｎ型またはｐ型のチャネルを形成するのに適し、第１上部層（２１０）とＳＲＢ２（２０３、３０３）の組成は、第１フィン構造の第１上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪はソース領域からドレイン領域に向かう長手方向に与えられる第１上部層（２１０）と、を含む工程と、
    第２フィン構造の第１上部層（２１０）とＳＲＢ２（２０３、３０３）の少なくとも上部部分にイオン注入を行い、アモルファスバッファ層（２１１、３１１）を形成する工程と、次に、
    アモルファスバッファ層（２１１、３１１）をレーザーアニールで再結晶化して、これにより第２フィン構造の歪緩和バッファ層（２１２、３１２）を形成する工程と、
    歪緩和バッファ層の一部を除去して第２フィン構造にリセスを形成し、これにより残った歪緩和バッファ層（２１２’、３１２”）を露出させる工程と、次に、
    残った歪緩和バッファ層（２１２’、３１２”）の上に上部層（２１３、３１３”）をエピタキシャル成長させて、第２フィン構造のリセスを充填する工程であって、上部層（２１３、３１３”）の組成は、アズグロウン状態で、第２上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる工程と、を含む方法。
  9. 第１上部層（３１０）およびＳＲＢ２（３０３）は同じ組成を有し、さらに、
    第２フィン構造中にリセスを形成する工程と同時に、第１フィン構造中にリセスを形成し、これにより、第１フィン構造の第１上部層および／またはＳＲＢ２の一部を消費し、残ったＳＲＢ２（３０３’）を露出させる工程と、
    第２フィン構造中のリセスを充填する工程と同時に、残ったＳＲＢ２（３０３’）の上の上部層（３１３”、３１３’）のエピタキシャル成長により、第１フィン構造中のリセスを充填する工程であって、アズグロウン状態で、上部層が、第２フィン構造中の第２移動度増強歪を受け、第１フィン構造中の第１移動度増強歪を受けるように、上部層の組成が選択され、第１および第２の移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられる工程と、を含む請求項８に記載の方法。
  10. 第２の移動度増強歪は圧縮歪であり、第１移動度増強歪は引っ張り歪である請求項８または９のいずれかに記載の方法。
  11. ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｙＧｅｙを含み、上部層と第１上部層のそれぞれはＳｉ１−ｚＧｅｚを含み、ｙ＜ｚ＜ｘ、０＜ｘ≦１、０＜ｙ＜１、０＜ｚ＜１である請求項１０に記載の方法。
  12. ＳＲＢ１はＳｉ１−ｘＧｅｘを含み、ＳＲＢ２はＳｉ１−ｗＣｗを含み、上部層と第１上部層のそれぞれはＳｉ１−ｙＧｅｙを含み、ｙ＜ｘ、０＜ｘ＜１、０≦ｙ＜１、０＜ｗ≦０である請求項１０にかかる方法。
  13. ＳＲＢ１はＧｅ１−ｔＳｎｔを含み、ＳＲＢ２はＳｉ１−ｘＧｅｘを含み、上部層と第１上部層のそれぞれはＳｉ１−ｙＧｅｙを含む。ここで、ｙ＞ｘ、０＜ｘ＜１、０＜ｙ≦１、０＜ｔ≦０．１である請求項１０に記載の方法。
  14. それぞれのチャネルが移動度増強歪を受けるデュアルチャネルＦｉｎＦＥＴデバイスであって、
    分離領域（２０１、３０１）により分離された少なくとも２つのフィン構造（Ｉ、ＩＩ）を含む基板（２００、３００）であって、少なくとも２つのフィン構造のそれぞれはソース領域とドレイン領域に物理的に接触し、
    少なくとも２つのフィン構造（Ｉ、ＩＩ）のそれぞれは、基板の上にあってこれと接触する歪緩和バッファ層（ＳＲＢ）を含み、ＳＲＢは少なくとも２つの層を含み、ＳＲＢ１（２０２、３０２）は基板の上にあってこれと接触し、ＳＲＢ２（２０３、３０３）はＳＲＢ１の上にあってこれと接触し、
    第１フィン構造はさらにＳＲＢ２（２０３）の上にあってこれと接触する第１上部層（２１０）を含み、第１上部層は基板から突出して、ｐ型またはｎ型のチャネルを形成するのに適し、第１上部層（２１０）とＳＲＢ２の組成は、第１フィン構造の上部層が、アズグロウン状態で、第１移動度増強歪を受けるように選択され、第１移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられ、
    第２フィン構造のＳＲＢ（２１２”、３１２”）の上部部分は歪緩和されて、第２フィン構造はさらにＳＲＢ２（２１２”、３１２”）の歪緩和された上部部分の上にあってこれと接触した上部層（２１３、３１３”）を含み、上部層（２１３、３１３”）は基板から突出し、ｎ型またはｐ型のチャネルを形成するのに適し、
    上部層（２１３、３１３”）の組成は、アズグロウン状態で、上部層が第２移動度増強歪を受けるように選択され、第２移動度増強歪は、ソース領域からドレイン領域に向かう長手方向に与えられるデバイス。
JP2013236617A 2012-12-05 2013-11-15 デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法 Active JP6315948B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261733641P 2012-12-05 2012-12-05
US61/733,641 2012-12-05

Publications (2)

Publication Number Publication Date
JP2014140017A JP2014140017A (ja) 2014-07-31
JP6315948B2 true JP6315948B2 (ja) 2018-04-25

Family

ID=49510067

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013236617A Active JP6315948B2 (ja) 2012-12-05 2013-11-15 デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法

Country Status (3)

Country Link
US (2) US9171904B2 (ja)
EP (1) EP2741320B1 (ja)
JP (1) JP6315948B2 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US9054212B2 (en) * 2012-10-30 2015-06-09 Globalfoundries Inc. Fin etch and Fin replacement for FinFET integration
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9306069B2 (en) * 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
EP2819154B1 (en) * 2013-06-24 2021-04-21 IMEC vzw Method for forming a strained semiconductor structure
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
WO2015171873A1 (en) * 2014-05-07 2015-11-12 Cambridge Electronics, Inc. Transistor structure having buried island regions
KR102263045B1 (ko) * 2014-07-25 2021-06-10 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법
EP2978016B1 (en) * 2014-07-25 2018-06-13 IMEC vzw A method for providing an nMOS device and a pMOS device on a silicon substrate and silicon substrate comprising an nMOS device and a pMOS device
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US9431539B2 (en) * 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
US9524987B2 (en) * 2014-10-21 2016-12-20 United Microelectronics Corp. Fin-shaped structure and method thereof
EP3018715A1 (en) * 2014-11-05 2016-05-11 IMEC vzw Method for manufacturing a transistor device comprising a germanium channel material on a silicon based substrate, and associated transistor device
US9929154B2 (en) * 2014-11-13 2018-03-27 United Microelectronics Corp. Fin shape structure
US9391078B1 (en) * 2015-01-16 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for finFET devices
US9761699B2 (en) 2015-01-28 2017-09-12 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US9553172B2 (en) * 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices
KR102327143B1 (ko) 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102270916B1 (ko) 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9793403B2 (en) 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same
KR102251061B1 (ko) 2015-05-04 2021-05-14 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
CN106298921B (zh) * 2015-06-01 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体器件、鳍式场效应晶体管及其形成方法
US9391174B1 (en) * 2015-06-04 2016-07-12 Globalfoundries Inc. Method of uniform fin recessing using isotropic etch
US9589811B2 (en) * 2015-06-24 2017-03-07 Varian Semiconductor Equipment Associates, Inc. FinFET spacer etch with no fin recess and no gate-spacer pull-down
US9548216B1 (en) 2015-07-26 2017-01-17 United Microelectronics Corp. Method of adjusting channel widths of semiconductive devices
US9524969B1 (en) * 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US9972683B2 (en) * 2015-10-27 2018-05-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9947774B2 (en) 2015-10-28 2018-04-17 International Business Machines Corporation Fin field effect transistor complementary metal oxide semiconductor with dual strained channels with solid phase doping
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9570443B1 (en) 2015-11-23 2017-02-14 International Business Machines Corporation Field effect transistor including strained germanium fins
US9570298B1 (en) * 2015-12-09 2017-02-14 International Business Machines Corporation Localized elastic strain relaxed buffer
US9502420B1 (en) * 2015-12-19 2016-11-22 International Business Machines Corporation Structure and method for highly strained germanium channel fins for high mobility pFINFETs
CN106960846B (zh) * 2016-01-12 2020-07-28 联华电子股份有限公司 半导体元件及其制作方法
US9601385B1 (en) 2016-01-27 2017-03-21 International Business Machines Corporation Method of making a dual strained channel semiconductor device
US9576857B1 (en) * 2016-03-02 2017-02-21 Globalfoundries Inc. Method and structure for SRB elastic relaxation
TWI717338B (zh) 2016-03-08 2021-02-01 聯華電子股份有限公司 半導體元件及其製作方法
TWI699885B (zh) 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
US9842929B1 (en) * 2016-06-09 2017-12-12 International Business Machines Corporation Strained silicon complementary metal oxide semiconductor including a silicon containing tensile N-type fin field effect transistor and silicon containing compressive P-type fin field effect transistor formed using a dual relaxed substrate
TWI622171B (zh) 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
US9853056B1 (en) 2016-09-02 2017-12-26 International Business Machines Corporation Strained CMOS on strain relaxation buffer substrate
US9875939B1 (en) * 2016-12-08 2018-01-23 Globalfoundries Inc. Methods of forming uniform and pitch independent fin recess
US9941355B1 (en) 2017-01-11 2018-04-10 International Business Machines Corporation Co-integration of elastic and plastic relaxation on the same wafer
US10229856B2 (en) * 2017-05-16 2019-03-12 International Business Machines Corporation Dual channel CMOS having common gate stacks
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
CN109599338B (zh) * 2017-09-30 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10461080B2 (en) * 2017-11-30 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device
CN109872972A (zh) * 2017-12-04 2019-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10593672B2 (en) * 2018-01-08 2020-03-17 International Business Machines Corporation Method and structure of forming strained channels for CMOS device fabrication
EP3514821B1 (en) * 2018-01-18 2020-05-27 Laser Systems & Solutions of Europe Method of laser irradiation of a patterned semiconductor device
CN110246803A (zh) * 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
US11164876B2 (en) * 2019-02-07 2021-11-02 Micron Technology, Inc. Atom implantation for passivation of pillar material
US11735590B2 (en) * 2020-11-13 2023-08-22 International Business Machines Corporation Fin stack including tensile-strained and compressively strained fin portions
CN114121673A (zh) * 2021-11-23 2022-03-01 上海华力集成电路制造有限公司 鳍结构表面氧化层均匀化的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP3933405B2 (ja) * 2001-03-06 2007-06-20 シャープ株式会社 半導体基板、半導体装置及びそれらの製造方法
JP3875040B2 (ja) * 2001-05-17 2007-01-31 シャープ株式会社 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
EP1782463A1 (en) * 2004-06-30 2007-05-09 Advanced Micro Devices, Inc. Technique for forming a substrate having crystalline semiconductor regions of different characteristics
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7341902B2 (en) 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
JP5160080B2 (ja) * 2006-06-23 2013-03-13 アイメック 歪マルチゲートトランジスタの製造方法およびそこから得られるデバイス
US8946811B2 (en) * 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US7435987B1 (en) * 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor
US7902005B2 (en) 2007-11-02 2011-03-08 Infineon Technologies Ag Method for fabricating a fin-shaped semiconductor structure and a fin-shaped semiconductor structure
US7915112B2 (en) 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US8039349B2 (en) * 2009-07-30 2011-10-18 Globalfoundries Inc. Methods for fabricating non-planar semiconductor devices having stress memory
EP2315239A1 (en) * 2009-10-23 2011-04-27 Imec A method of forming monocrystalline germanium or silicon germanium
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8338259B2 (en) * 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
EP2682983B1 (en) * 2012-07-03 2016-08-31 Imec CMOS device comprising silicon and germanium and method for manufacturing thereof
JP5426732B2 (ja) * 2012-07-10 2014-02-26 株式会社東芝 電界効果トランジスタ
US8766364B2 (en) * 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization

Also Published As

Publication number Publication date
US20140151766A1 (en) 2014-06-05
JP2014140017A (ja) 2014-07-31
US9368498B2 (en) 2016-06-14
US9171904B2 (en) 2015-10-27
US20160027777A1 (en) 2016-01-28
EP2741320A1 (en) 2014-06-11
EP2741320B1 (en) 2020-06-17

Similar Documents

Publication Publication Date Title
JP6315948B2 (ja) デュアル歪チャネルを有するＦｉｎＦＥＴおよびその製造方法
TWI459557B (zh) 包含雙應激物的ｎ通道ｍｏｓｆｅｔｓ及其形成方法
CN103985636B (zh) 调整多阈值电压的FinFET/三栅极沟道掺杂
US8039341B2 (en) Selective uniaxial stress modification for use with strained silicon on insulator integrated circuit
JP5795260B2 (ja) 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ
US7468313B2 (en) Engineering strain in thick strained-SOI substrates
US9076867B2 (en) Semiconductor device structures including strained transistor channels
US8836036B2 (en) Method for fabricating semiconductor devices using stress engineering
US9263551B2 (en) Simultaneous formation of source/drain openings with different profiles
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US8153537B1 (en) Method for fabricating semiconductor devices using stress engineering
US9023706B2 (en) Transistor and method for forming the same
US8399328B2 (en) Transistor and method for forming the same
US10170621B2 (en) Method of making a transistor having a source and a drain obtained by recrystallization of semiconductor
US7091097B1 (en) End-of-range defect minimization in semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180306

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180327

R150 Certificate of patent or registration of utility model

Ref document number: 6315948

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250