KR20090011570A - Stack package - Google Patents

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Abstract

A stack package is provided to prevent the degradation of the signal transmission efficiency between the semiconductor chip and the substrate due to the increment of a bonding wire by stacking semiconductor chips using a frame only. At least two or more semiconductor chips(204,206,208,210) are stacked on a substrate(202). The semiconductor chip placed in the upper part is greater than the semiconductor chip arranged in the lower part. A frame is interposed between the semiconductor chip and the substrate and electrically connects the substrate and the semiconductor chip. The lowermost semiconductor chip is flip-chip-bonded on the substrate.

Description

스택 패키지{STACK PACKAGE}Stack Package {STACK PACKAGE}

본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 사진 틀 형상의 프레임을 사용하여 반도체 칩 간을 스택시켜 전체 패키지의 용량을 향상시킨 스택 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stack package, and more particularly, to a stack package in which stacks of semiconductor chips are stacked using photo frame-shaped frames to improve the overall package capacity.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technology for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor module have been researched and developed.

고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. As a method for providing a high capacity semiconductor module, there is a high integration of a memory chip, which can be realized by integrating a larger number of cells in a limited space of a semiconductor chip.

그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor module.

상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.Such a stacking technique includes a method of embedding two stacked chips in one package and stacking two packaged packages. However, the method of stacking two single packages as described above has a limit of height of the semiconductor package with the trend of miniaturization of electrical and electronic products.

따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다. Therefore, research on a stack package and a multi chip package in which two or three semiconductor chips of one package are mounted has been actively conducted in recent years.

여기서, 상기 멀티 칩 패키지는, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다. In this case, the multi-chip package generally includes a method of simply arranging and packaging a plurality of semiconductor chips on a substrate and a method of stacking two or more semiconductor chips in a stacked structure.

이하에서는, 도면을 참조하여 종래 기술에 따른 스택 패키지를 간략하게 설명하도록 한다.Hereinafter, a stack package according to the related art will be briefly described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 각각 서로 다른 크기를 가지면서 가장자리에 본딩패드(도시안됨)가 형성된 에지 패드 형의 반도체 칩들(101, 102)이 접착제(107)를 매개로 하여 페이스 업(Face-Up) 타입으로 스택되며, 본딩 와이어(104)를 통해 각 반도체 칩(101, 102)의 본딩패드와 기판(103)의 전극단자(103a) 간이 전기적으로 연결된다. 1 is a cross-sectional view illustrating a stack package according to the prior art, and as shown, edge pad-type semiconductor chips 101 and 102 each having a different size and a bonding pad (not shown) are formed at an edge thereof are adhesive. Stacked in the face-up type via the medium 107, the bonding pads of the semiconductor chips 101 and 102 and the electrode terminals 103a of the substrate 103 are electrically connected through the bonding wires 104. Is connected.

또한, 상기 반도체 칩들(101, 102) 및 본딩 와이어(104)를 포함한 기판(103) 의 상면이 봉지제(105)로 밀봉되며, 기판(103)의 하면에는 솔더 볼(106)과 같은 외부 접속 단자가 부착된다.In addition, an upper surface of the substrate 103 including the semiconductor chips 101 and 102 and the bonding wire 104 is sealed with an encapsulant 105, and an external connection such as a solder ball 106 is connected to the lower surface of the substrate 103. The terminal is attached.

그러나, 전술한 바와 같은 종래의 칩 스택 패키지는 기판과 반도체 칩 간의 전기적 연결이 본딩 와이어를 통해 이루어지게 되므로, 스택되는 반도체 칩의 갯수가 증가할수록 그에 따른 본딩 와이어의 길이가 증가하게 되어, 반도체 칩과 기판 간의 신호 전송 효율이 저하되게 된다.However, in the conventional chip stack package as described above, since the electrical connection between the substrate and the semiconductor chip is made through the bonding wire, as the number of stacked semiconductor chips increases, the length of the bonding wire increases accordingly. The signal transmission efficiency between the substrate and the substrate is lowered.

또한, 상기와 같이 스택되는 반도체 칩의 갯수가 증가할수록 그에 따른 본딩 와이어의 길이가 증가하게 되므로, 길이가 증가된 본딩 와이어의 루프(loop)로 인해 전체 패키지가 높이가 증가하게 된다.In addition, since the length of the bonding wire increases as the number of semiconductor chips stacked as described above increases, the entire package increases in height due to the loop of the bonding wire having the increased length.

본 발명은 신호 전송 효율의 저하를 방지한 스택 패키지를 제공한다.The present invention provides a stack package that prevents a decrease in signal transmission efficiency.

또한, 본 발명은 전체 패키지의 높이를 감소시킨 스택 패키지를 제공한다.The present invention also provides a stack package with reduced height of the entire package.

본 발명에 따른 스택 패키지는, 기판; 상기 기판 상에 스택되며, 상부에 배치된 반도체 칩이 하부에 배치된 반도체 칩 보다 큰 크기를 갖는 적어도 둘 이상의 반도체 칩; 및 상기 상부에 배치된 반도체 칩과 기판 사이에 개재되어 상기 상부에 배치된 반도체 칩과 기판 간을 전기적으로 연결시키는 사진 틀 형상의 프레임;을 포함한다.Stack package according to the present invention, the substrate; At least two semiconductor chips stacked on the substrate and having a larger size than a semiconductor chip disposed below the semiconductor chip disposed above; And a photo frame-shaped frame interposed between the semiconductor chip disposed on the upper portion and the substrate to electrically connect the semiconductor chip disposed on the upper portion and the substrate.

상기 최하부 반도체 칩은 기판 상에 플립 칩 본딩된 것을 특징으로 한다.The lowermost semiconductor chip is flip chip bonded on a substrate.

상기 프레임은 반도체 칩과 기판 간을 전기적으로 연결시키는 다수의 비아 패턴을 구비한다.The frame has a plurality of via patterns that electrically connect the semiconductor chip and the substrate.

상기 적어도 둘 이상의 반도체 칩 및 상기 프레임을 포함하는 기판의 상면을 밀봉하는 봉지제를 더 포함한다.The semiconductor device further includes an encapsulant for sealing an upper surface of the substrate including the at least two semiconductor chips and the frame.

상기 기판 하면에 부착된 외부 접속 단자를 더 포함한다.It further comprises an external connection terminal attached to the lower surface of the substrate.

또한, 본 발명에 따른 스택 패키지는, 기판; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩; 상기 제1반도체 칩의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제1프레임; 상기 제1프레임 상에 배치되며, 상기 제1반도체 칩 보다 큰 크기를 갖는 제2반도체 칩; 상기 제2반도체 칩과 상기 제1프레임의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제2프레임; 상기 제2프레임 상에 배치되며, 상기 제2반도체 칩 보다 큰 크기를 갖는 제3반도체 칩; 상기 제3반도체 칩과 상기 제2프레임의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제3프레임; 및 상기 제3프레임 상에 배치되며, 상기 제3반도체 칩 보다 큰 크기를 갖는 제4반도체 칩;을 포함한다.In addition, the stack package according to the present invention, a substrate; A first semiconductor chip flip-bonded on the substrate; A first frame disposed on the substrate to surround the edge of the first semiconductor chip and having a picture frame shape; A second semiconductor chip disposed on the first frame and having a size larger than that of the first semiconductor chip; A second frame disposed on the substrate to surround edges of the second semiconductor chip and the first frame and having a picture frame shape; A third semiconductor chip disposed on the second frame and having a size larger than that of the second semiconductor chip; A third frame disposed on the substrate to surround edges of the third semiconductor chip and the second frame and having a picture frame shape; And a fourth semiconductor chip disposed on the third frame and having a size larger than that of the third semiconductor chip.

상기 제1, 제2 및 제3프레임은 상기 제1, 제2, 제3 및 제4반도체 칩과 기판 간을 전기적으로 연결시키는 다수의 비아 패턴을 구비한다.The first, second, and third frames include a plurality of via patterns electrically connecting the first, second, third, and fourth semiconductor chips to the substrate.

상기 제1, 제2, 제3 및 제4반도체 칩 및 상기 제1, 제2 및 제3프레임을 포함하는 기판의 상면을 밀봉하는 봉지제를 더 포함한다.An encapsulant for sealing the upper surface of the substrate including the first, second, third and fourth semiconductor chips and the first, second and third frames.

상기 기판 하면에 부착된 외부 접속 단자를 더 포함한다.It further comprises an external connection terminal attached to the lower surface of the substrate.

먼저, 본 발명의 기술적인 원리를 간략하게 설명하면, 본 발명은 기판 상에 각각 크기가 다른 반도체 칩들을 스택함에 있어서, 각 반도체 칩들을 기판에 부착시, 사진 틀 형상의 프레임들을 사용한다.First, the technical principle of the present invention will be briefly described. In the present invention, when stacking semiconductor chips having different sizes on a substrate, the photo frame-shaped frames are used when the semiconductor chips are attached to the substrate.

이때, 상기 반도체 칩들을 기판 상에 부착시키는 상기 프레임들은 상기 각 반도체 칩의 크기에 대응되도록 서로 다른 크기로 형성된다.In this case, the frames attaching the semiconductor chips to the substrate are formed in different sizes to correspond to the size of each semiconductor chip.

이렇게 하면, 와이어를 사용하여 반도체 칩과 기판 간의 전기적인 연결을 이루는 종래의 스택 패키지와 달리, 상기와 같이 반도체 칩을 기판 상에 부착시 와이어를 사용하지 않고 사진 틀 형상의 프레임들만을 사용하여 반도체 칩들을 기판 상에 부착함으로써, 기판 상에 부착되는 반도체 칩의 갯수가 증가할수록 본딩 와이어의 길이가 증가하는 문제를 방지할 수 있어, 반도체 칩과 기판 간의 신호 전송 효율의 저하를 방지할 수 있다.In this way, unlike a conventional stack package in which an electrical connection between a semiconductor chip and a substrate is made using wires, the semiconductor chip is used by using only photo frame-shaped frames instead of wires when attaching the semiconductor chip onto the substrate as described above. By attaching the chips on the substrate, the problem that the length of the bonding wire increases as the number of semiconductor chips attached on the substrate increases, can be prevented, and the degradation of signal transmission efficiency between the semiconductor chip and the substrate can be prevented.

또한, 상기와 같이 반도체 칩을 기판 상에 부착시 와이어를 사용하지 않고 사진 틀 형상의 프레임들 만을 사용하여 반도체 칩들을 기판 상에 부착함으로써, 반도체 칩들의 증가로 발생되는 와이어의 루프(loop)로 인한 전체 패키지의 높이 증가를 최소화시킬 수 있다.In addition, when attaching the semiconductor chip on the substrate as described above, by attaching the semiconductor chip on the substrate using only the frame of the photo frame shape without using the wire, a loop of the wire generated by the increase of the semiconductor chips This can minimize the increase in height of the overall package.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도 및 사시도로서, 이를 설명하면 다음과 같다.2 is a cross-sectional view and a perspective view of a stack package according to an embodiment of the present invention.

도 2를 참조하면, 도시된 바와 같이 본 발명의 실시예에 따른 스택 패키 지(200)는, 다수의 전극단자(도시안됨)을 구비한 기판(202) 상에 각각의 다른 크기로 이루어진 4개의 반도체 칩들(204, 206, 208, 210)이 스택되어 배치된 구조를 갖는다.Referring to FIG. 2, a stack package 200 according to an embodiment of the present invention, as shown in FIG. 2, has four different sizes on a substrate 202 having a plurality of electrode terminals (not shown). The semiconductor chips 204, 206, 208, and 210 are stacked and arranged.

상기 각각의 다른 크기를 갖는 4개의 반도체 칩들(204, 206, 208, 210) 중 가장 작은 크기로 이루어진 제1반도체 칩(204)은 상기 기판(202) 상에 범프(218)를 매개로 하여 페이스-다운(Face-Down) 타입으로 부착된다.The first semiconductor chip 204, which is the smallest of the four semiconductor chips 204, 206, 208, and 210 having different sizes, may face the bump 218 on the substrate 202 via a bump 218. It is attached as a face-down type.

상기 제1반도체 칩(204)이 부착된 기판(202) 상에는 상기 제1반도체 칩(204)의 가장자리를 둘러싸도록 형성된 사진 틀 형상의 제1프레임(212)이 부착되며, 이때, 상기 제1프레임(212)은 상기 제1반도체 칩(204)과 같은 두께로 이루어진다.On the substrate 202 to which the first semiconductor chip 204 is attached, a first frame 212 having a picture frame shape formed to surround the edge of the first semiconductor chip 204 is attached. In this case, the first frame 212 has the same thickness as the first semiconductor chip 204.

상기 제1프레임(212) 상부에는 제2반도체 칩(206)이 부착되며, 상기 제2반도체 칩(206)이 부착된 상기 제1프레임(212)이 부착된 상기 기판(202) 상에는 상기 제2반도체 칩(206)과 상기 제1프레임(212)의 가장자리를 둘러싸도록 사진 틀 형상의 제2프레임(214)이 부착된다.A second semiconductor chip 206 is attached to the upper portion of the first frame 212, and the second semiconductor chip 206 is attached to the substrate 202 to which the first frame 212 to which the second semiconductor chip 206 is attached is attached. A second frame 214 having a photo frame shape is attached to surround the edge of the semiconductor chip 206 and the first frame 212.

상기 제2프레임(214) 상부에는 제3반도체 칩(208)이 부착되고, 상기 제3반도체 칩(208)이 부착된 상기 제2프레임(214)이 부착된 상기 기판(202) 상에는 상기 제3반도체 칩(208)과 상기 제2프레임(214)의 가장자리를 둘러싸도록 사진 틀 형상의 제3프레임(216)이 부착된다.A third semiconductor chip 208 is attached to the second frame 214, and the third semiconductor chip 208 is attached on the substrate 202 to which the second frame 214 is attached. A third frame 216 having a photo frame is attached to surround the edge of the semiconductor chip 208 and the second frame 214.

상기 제3프레임(216) 상부에는 제4반도체 칩(210)이 부착되며, 상기 제1, 제2, 제3 및 제4반도체 칩(204, 206, 208, 210)과 제1, 제2 및 제3프레임(212, 214, 216)을 포함하는 기판(202)의 상면이 외부의 스트레스로부터 보호하기 위해 봉지 제(224)로 밀봉된다.A fourth semiconductor chip 210 is attached to an upper portion of the third frame 216, and the first, second, third and fourth semiconductor chips 204, 206, 208, 210, and the first, second and An upper surface of the substrate 202 including the third frames 212, 214, and 216 is sealed with an encapsulant 224 to protect it from external stress.

상기 기판(202)의 하면에는 솔더 볼과 같은 외부 접속 단자(222)가 부착된다.An external connection terminal 222 such as a solder ball is attached to the bottom surface of the substrate 202.

도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 사시도로서, 도시된 바와 같이, 기판(202) 상에 서로 다른 크기로 이루어진 제2, 제3 및 제4반도체 칩(206, 208, 210)이, 상기 제2, 제3 및 제4반도체 칩(206, 208, 210)에 대응되는 서로 다른 크기로 이루어진 제1, 제2 및 제3프레임(212, 214, 216)를 매개로 부착된다. 3 is a perspective view illustrating a stack package according to an exemplary embodiment of the present invention, and as shown, the second, third and fourth semiconductor chips 206, 208, and 210 having different sizes on the substrate 202. ) Is attached via the first, second and third frames 212, 214, 216 having different sizes corresponding to the second, third, and fourth semiconductor chips 206, 208, and 210. .

이때, 상기 제1, 제2 및 제3프레임(212, 214, 216)은 내부에 비아(220)가 형성되며 상기 비아(220) 내부에는 솔더 페이스트와 같은 전도성 물질(222)이 상부 및 하부로 돌출되게 형성되어, 상기 반도체 칩들(206, 208, 210)과 기판(202) 간을 전기적으로 연결시킨다. In this case, vias 220 are formed in the first, second, and third frames 212, 214, and 216, and conductive materials 222, such as solder paste, are formed in the vias 220. It is formed to protrude, and electrically connects the semiconductor chips 206, 208, 210 and the substrate 202.

여기서, 상기 제1반도체 칩(204)은 상기 제2반도체 칩(206) 보다 작은 크기로 이루어지며, 상기 제2반도체 칩(206)은 상기 제3반도체 칩(208) 보다 작은 크기로 이루어지고, 상기 제3반도체 칩(208)은 상기 제4반도체 칩(210) 보다 작은 크기로 이루어다.Here, the first semiconductor chip 204 has a smaller size than the second semiconductor chip 206, and the second semiconductor chip 206 has a smaller size than the third semiconductor chip 208. The third semiconductor chip 208 has a smaller size than the fourth semiconductor chip 210.

또한, 상기 제2반도체 칩(206)은 상기 제1프레임(212)과 같은 크기로 이루어지고, 상기 제3반도체 칩(208)은 상기 제2프레임(214)과 같은 크기로 이루어지며, 상기 제4반도체 칩(210)은 상기 제3프레임(216)과 같은 크기로 이루어진다.In addition, the second semiconductor chip 206 may have the same size as the first frame 212, and the third semiconductor chip 208 may have the same size as the second frame 214. The four semiconductor chip 210 has the same size as the third frame 216.

아울러, 상기 제1프레임(212)은 상기 제1반도체 칩(204)과 같은 두께로 이루 어지고, 상기 제2프레임(214)은 상기 제1 및 제2반도체 칩(204, 206)을 합한 두께와 같은 두께로 이루어지며, 상기 제3프레임(216)은 상기 제1, 제2 및 제3반도체 칩(204, 206, 208)을 합한 두께와 같은 두께로 이루어진다.In addition, the first frame 212 is the same thickness as the first semiconductor chip 204, the second frame 214 is the thickness of the sum of the first and second semiconductor chips (204, 206) The third frame 216 has the same thickness as the sum of the first, second, and third semiconductor chips 204, 206, and 208.

게다가, 상기 제1프레임(212)은 상기 제2프레임(214) 보다 작은 크기로 이루어지고, 상기 제2프레임(214)은 상기 제3프레임(216) 보다 작은 크기로 이루어진다.In addition, the first frame 212 has a smaller size than the second frame 214, and the second frame 214 has a smaller size than the third frame 216.

전술한 바와 같이, 본 발명은 기판 상에 각각 크기가 다른 반도체 칩들을 스택함에 있어서, 와이어를 사용하지 않고 사진 틀 형상의 프레임들 만을 사용하여 반도체 칩들을 기판 상에 스택되도록 부착함으로써, 기판 상에 부착되는 반도체 칩의 갯수가 증가할수록 본딩 와이어의 길이가 증가하는 문제를 방지할 수 있으므로, 반도체 칩과 기판 간의 신호 전송 효율의 저하를 방지할 수 있다.As described above, the present invention provides a method of stacking semiconductor chips of different sizes on a substrate, by attaching the semiconductor chips to be stacked on the substrate using only photo frame-shaped frames without using wires. As the number of semiconductor chips to be attached is increased, the problem of increasing the length of the bonding wire can be prevented, and thus a decrease in signal transmission efficiency between the semiconductor chip and the substrate can be prevented.

또한, 반도체 칩을 기판과 연결시 와이어를 사용하지 않으므로, 스택 되는 반도체 칩들의 증가로 발생되는 와이어의 루프(loop)로 인한 전체 패키지의 높이 증가를 최소화시킬 수 있다.In addition, since the wire is not used when connecting the semiconductor chip to the substrate, it is possible to minimize the increase in the height of the entire package due to the loop of the wire generated by the increase of the stacked semiconductor chips.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 종래의 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional stack package.

도 2는 본 발명의 실시예에 따른 스택 패키지를 도시한 단면도.2 is a cross-sectional view illustrating a stack package according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 스택 패키지를 도시한 사시도.3 is a perspective view showing a stack package according to an embodiment of the present invention.

Claims (9)

기판;Board; 상기 기판 상에 스택되며, 상부에 배치된 반도체 칩이 하부에 배치된 반도체 칩 보다 큰 크기를 갖는 적어도 둘 이상의 반도체 칩; 및At least two semiconductor chips stacked on the substrate and having a larger size than a semiconductor chip disposed below the semiconductor chip disposed above; And 상기 상부에 배치된 반도체 칩과 기판 사이에 개재되어 상기 상부에 배치된 반도체 칩과 기판 간을 전기적으로 연결시키는 사진 틀 형상의 프레임;A photo frame-shaped frame interposed between the semiconductor chip disposed on the upper portion and the substrate to electrically connect the semiconductor chip disposed on the upper portion and the substrate; 을 포함하는 것을 특징으로 하는 스택 패키지.Stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 최하부 반도체 칩은 기판 상에 플립 칩 본딩된 것을 특징으로 하는 스택 패키지.And the bottom semiconductor chip is flip chip bonded onto a substrate. 제 1 항에 있어서,The method of claim 1, 상기 프레임은 반도체 칩과 기판 간을 전기적으로 연결시키는 다수의 비아 패턴을 구비한 것을 특징으로 하는 스택 패키지.And the frame has a plurality of via patterns electrically connecting the semiconductor chip and the substrate. 제 1 항에 있어서,The method of claim 1, 상기 적어도 둘 이상의 반도체 칩 및 상기 프레임을 포함하는 기판의 상면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an encapsulant sealing an upper surface of the substrate including the at least two semiconductor chips and the frame. 제 1 항에 있어서,The method of claim 1, 상기 기판 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an external connection terminal attached to the lower surface of the substrate. 기판;Board; 상기 기판 상에 플립 칩 본딩된 제1반도체 칩;A first semiconductor chip flip-bonded on the substrate; 상기 제1반도체 칩의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제1프레임;A first frame disposed on the substrate to surround the edge of the first semiconductor chip and having a picture frame shape; 상기 제1프레임 상에 배치되며, 상기 제1반도체 칩 보다 큰 크기를 갖는 제2반도체 칩;A second semiconductor chip disposed on the first frame and having a size larger than that of the first semiconductor chip; 상기 제2반도체 칩과 상기 제1프레임의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제2프레임;A second frame disposed on the substrate to surround edges of the second semiconductor chip and the first frame and having a picture frame shape; 상기 제2프레임 상에 배치되며, 상기 제2반도체 칩 보다 큰 크기를 갖는 제3반도체 칩;A third semiconductor chip disposed on the second frame and having a size larger than that of the second semiconductor chip; 상기 제3반도체 칩과 상기 제2프레임의 가장자리를 둘러싸도록 상기 기판 상에 배치되며 사진 틀 형상을 갖는 제3프레임; 및A third frame disposed on the substrate to surround edges of the third semiconductor chip and the second frame and having a picture frame shape; And 상기 제3프레임 상에 배치되며, 상기 제3반도체 칩 보다 큰 크기를 갖는 제4반도체 칩;A fourth semiconductor chip disposed on the third frame and having a size larger than that of the third semiconductor chip; 을 포함하는 것을 특징으로 하는 스택 패키지.Stack package comprising a. 제 6 항에 있어서,The method of claim 6, 상기 제1, 제2 및 제3프레임은 상기 제1, 제2, 제3 및 제4반도체 칩과 기판 간을 전기적으로 연결시키는 다수의 비아 패턴을 구비한 것을 특징으로 하는 스택 패키지.And the first, second and third frames have a plurality of via patterns electrically connecting the first, second, third and fourth semiconductor chips and the substrate. 제 6 항에 있어서,The method of claim 6, 상기 제1, 제2, 제3 및 제4반도체 칩 및 상기 제1, 제2 및 제3프레임을 포함하는 기판의 상면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 스택 패키지.And a sealing agent sealing an upper surface of the substrate including the first, second, third and fourth semiconductor chips and the first, second and third frames. 제 6 항에 있어서,The method of claim 6, 상기 기판 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.The stack package further comprises an external connection terminal attached to the lower surface of the substrate.
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