KR20080106070A - 중간배치형 영역을 구비한 스페이서 마스크를 이용하여빈도수를 3배로 증대시키는 방법 - Google Patents

중간배치형 영역을 구비한 스페이서 마스크를 이용하여빈도수를 3배로 증대시키는 방법 Download PDF

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Abstract

반도체 마스크 제조 방법이 개시된다. 일련의 라인으로 구성된 희생 마스크를 구비하는 반도체 스택이 먼저 제공된다. 상기 희생 마스크의 일련의 라인의 측벽에 인접한 스페이서 라인들을 구비하는 스페이서 마스크가 형성된다. 또한, 스페이서 마스크는 상기 스페이서 라인들 사이의 중간배치형 라인을 구비한다. 마지막으로, 희생 마스크가 제거되어 절단된 스페이서 마스크 만을 제공한다. 중간배치형 라인을 구비하는 스페이서 마스크는 희생 마스크의 일련의 라인들의 빈도수를 3배 증대시킨다.

Description

중간배치형 영역을 구비한 스페이서 마스크를 이용하여 빈도수를 3배로 증대시키는 방법{FREQUENCY TRIPLING USING SPACER MASK HAVING INTERPOSED REGIONS}
관련 출원
본 출원은 2007년 6월 1일자로 출원된 미국 가명세서 출원 제 60/932,618 호를 기초로 우선권을 주장한다.
본 발명의 실시예들은 반도체 프로세싱 분야에 관한 것이다. 특히, 본 발명의 실시예들은 반도체 마스크를 위한 제조 방법에 관한 것이다.
지난 수십년 동안, 집적 회로에서 피쳐(features)의 축소(scaling)가 계속적으로 성장하는 반도체 산업에 대한 원동력이 되어 왔다. 보다 작은 피쳐로의 축소로 인해, 반도체 칩의 제한된 면적에 기능 유닛을 보다 높은 밀도로 구현할 수 있게 되었다. 예를 들어, 축소된 트랜지스터 크기로 인해 많은 수의 로직 및 메모리 소자들이 마이크로프로세서에 통합될 수 있었고, 그에 따라 보다 복잡한 제품을 제조할 수 있게 되었다.
그러나, 그러한 축소는 결말에 도달하지 않았다. 미세전자 회로의 기본 빌 딩 블록(fundamental building block)의 치수들이 감소됨에 따라서 그리고 주어진 영역내에서 제조된 기본 빌딩 블록의 순수(sheer) 개체수가 증대됨에 따라, 이들 빌딩 블록을 패턴화하기 위해 이용되는 리소그래픽 프로세스들에 대한 제한이 큰 문제가 되고 있다. 특히, 반도체 스택(stack)에 패턴화된 피쳐의 가장 작은 크기(임계 치수)와 그러한 피쳐들 사이의 공간의 상충(trade-off)이 있을 것이다. 도 a-1c는 종래 기술에 따른 통상적인 반도체 리소그래픽 프로세스를 나타내는 단면도이다.
도 1a를 참조하면, 포토레지스트 층(104)이 반도체 스택(102)의 위쪽에 배치된다. 마스크 또는 레티클(106)이 상기 포토레지스트 층(104)의 위쪽에 배치된다. 도 1a에서 화살표로 표시한 바와 같이, 리소그래픽 프로세스는 특정 파장을 가지는 빛(hν)에 포토레지스트 층(104)을 노출시키는 것을 포함한다. 도 1b를 참조하면, 이어서 포토레지스트 층(104)이 현상되어 상기 반도체 스택(102)의 위쪽에 패턴화된 포토레지스트 층(108)을 제공한다. 빛에 노출된 포토레지스트 층(104)의 부분들이 제거된다. 패턴화된 포토레지스트 층(108)의 각 피쳐의 폭은 폭(x)로 표시하였다. 각 피쳐 사이의 간격은 간격(y)로 표시하였다. 통상적으로, 도 1b에 도시된 바와 같이, 특정 리소그래픽 프로세스에 대한 한계는 피쳐들 사이의 간격과 동일한 임계 치수를 가지는 피쳐들 즉 x = y인 피쳐들을 제공하는 것이다.
도 1c를 참조하면, 피쳐의 임계 치수(즉, 폭 'x')는 반도체 스택(102) 위쪽에 패턴화된 포토레지스트 층(110)을 형성하기 위해서 감소될 수 있을 것이다. 임계 치수는 도 1a에 도시된 리소그래픽 단계 중에 포토레지스트 층(104)을 과다-노 출(over-exposing)함으로써 또는 도 1b로부터 패턴화된 포토레지스트 층(108)을 후속하여 트리밍(trimming)함으로써 축소될 수 있을 것이다. 이러한 임계 치수의 이러한 감소는, 도 1c에 간격 'y'로 도시한 바와 같이, 피쳐들 사이의 증대된 간격을 희생시키게 된다. 패턴화된 포토레지스트 층(110)으로부터의 각 피쳐의 달성가능한 가장 작은 치수와 각 피쳐간의 공간은 서로 상충된다.
그에 따라, 반도체 리소그래픽 프로세스의 빈도수(frequency)를 3배(triple)로 하기 위한 방법이 본 명세서에 개시된다.
첨부 도면에서, 본 발명의 실시예들은 제한적인 것이 아니라 단지 예시적인 것이다.
반도체 리소그래픽 프로세스의 빈도수를 3배로 증대시키는 방법이 개시된다. 이하의 설명에서, 본 발명의 완전한 이해를 제공하기 위해서, 제조 조건 및 물질 종류(regime)와 수치적인 특정 설명이 기재된다. 소위 당업자는, 이러한 특정 설명이 없이도, 본 발명을 실시할 수 있을 것이다. 다른 예에서, 본 발명을 불필요하게 불명확하게 하는 것을 방지하기 위해서, 집적 회로 디자인 레이아웃 또는 포토레지스트 현상 프로세스와 같은 공지된 특징들에 대해서는 구체적으로 설명하지 않는다. 또한, 도면들에 도시된 여러 실시예들은 예시적인 것이며 반드시 실척으로 도시된 것도 아님을 이해하여야 한다.
일 실시예에서, 반도체 마스크 제조 방법이 제공된다. 일련의 라인들로 이루어진 희생 마스크를 가지는 반도체 스택이 먼저 제공된다. 일 실시예에서, 희생 마스크의 일련의 라인들의 측벽에 인접한 스페이서 라인들을 포함하는 스페이서 마스크가 형성된다. 스페이서 마스크는 또한 스페이서 라인들 사이의 중간배치형(interposed) 라인들을 구비한다. 중간배치형 라인을 가지는 스페이서 마스크만을 제공하기 위해서 희생 마스크가 제거된다. 특정 실시예에서, 반도체 스택의 위쪽에 그리고 희생 마스크와 등각적으로(conformal) 스페이서 층을 먼저 증착함으로써 형성된다. 이어서, 상기 스페이서 층의 위쪽에 그리고 희생 마스크의 일련의 라인들의 중간에 배치되도록 포토레지스트 층이 부착되고 패터닝된다. 스페이서 라인들 사이의 중간에 배치된 라인들과 함께 희생 마스크의 일련의 라인들의 측벽에 인접한 스페이서 라인을 가지는 스페이서 마스크를 제공하고 희생 마스크의 상부 표면을 노출시키기 위해 상기 스페이서 층을 에칭한다. 에칭 프로세스는 희생 마스크의 상부 표면을 역시 노출시킨다. 마지막으로, 희생 마스크가 제거되어, 중간배치형 라인을 가지는 스페이서 마스크 만이 남게 된다.
중간배치형 라인을 가지는 스페이서 마스크를 제조함으로써, 리소그래픽 패턴의 빈도수가 배수화, 예를 들어, 3배가 될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 스페이서 라인들 사이의 중간배치형 라인과 함께, 리소그래픽적으로 패턴화된 희생 마스크의 측벽에 인접하여 형성된 스페이서 라인들을 가지는 스페이서 마스크가 제조된다. 희생 마스크 내의 모든 라인에 대해서, 스페이서 마스크의 두개의 스페이서 라인이 하나의 중간배치형 라인과 함께 생성된다. 각 라인에 대해서 실질적으로 동일한 임계 치수를 제공하거나 동일한 피쳐 폭을 제공하면서도 특정 영역 내에서 라인의 밀도가 3배로 증대된 반도체 패터닝 마스크가 희생 마스크의 제거에 따라 제조될 수 있을 것이다. 예를 들어, 본 발명의 실시예에 따라, 피치(pitch)가 2인 스페이서 마스크를 최종적으로 제공하기 위해서 희생 마스크의 피치가 2로 선택된다.
희생 마스크의 라인들의 단부를 둘러싸지 않는 스페이서 라인을 제공하기 위해서, 스페이서 마스크가 절단될 필요가 있을 것이다. 절단 중에 스페이서 마스크에 가해지는 손상은 스페이서 마스크가 절단될 때까지 희생 마스크를 유지함으로써 방지될 수 있을 것이다. 예를 들어, 본 발명의 실시예에 따라, 스페이서 마스크 는, 스페이서 마스크의 각 라인의 단부 주변을 포함하여, 희생 마스크 내의 라인들의 측벽에 직접 인접한 스페이서 라인들을 포함한다. 일 실시예에서, 희생 마스크의 각 라인과 연관된 스페이서 마스크의 스페이서 라인들의 각각의 쌍이 연속적이거나 연결된다.
서로 불연속적인 스페이서 마스크 내의 라인들을 생성하는 것이 바람직할 것이다. 일 실시예에서, 희생 마스크 내의 라인들의 단부를 둘러싸는 스페이서 마스크의 부분들은 패터닝/에칭 프로세스에서 절단된다. 희생 마스크가 없는 경우에, 스페이서 마스크는 패터닝/에칭 프로세스를 견딜 수 있을 정도로 충분한 완전성(integrity)을 가지지 못할 것이다. 본 발명의 실시예에 따라, 프로세스를 통해서 스페이서 마스크에 대한 구조적인 지지를 제공하기 위해서 절단 프로세스 중에 희생 마스크가 유지된다. 스페이서 마스크의 중간배치형 라인들은 희생 마스크의 라인들의 측벽을 따라 형성되지 않을 것이고 스페이서 마스크 절단 단계 중에 지지되지 않을 것이다. 본 발명의 실시예에 따라, 스페이서 마스크의 중간배치형 라인들은 스페이서 마스크의 스페이서 라인들의 높이 보다 낮은 높이로 형성된다. 스페이서 라인들의 종횡비(aspect ration)에 대한 이들 중간배치형 라인들의 종횡비를 감소시킴으로써, 스페이서 마스크의 중간배치형 라인들의 구조적 안정성이 증대된다. 스페이서 마스크의 절단시에, 희생 마스크가 제거되어 절단된 스페이서 마스크 만이 제공되며, 그러한 절단된 스페이서 마스크는 중간배치형 라인들을 따르는 절단된 스페이서 라인들로 구성된다. 특정 실시예에서, 절단된 스페이서 마스크의 이미지가 반도체 스택으로 후속하여 전사된다.
스페이서 마스크의 제조는 절단 프로세스 시퀀스(sequence)를 포함하며, 그러한 절단 프로세스 시퀀스를 통해서 희생 마스크가 유지되어 스페이서 마스크에 대한 구조적 완전성을 제공한다. 도 2는 본 발명의 실시예에 따라 스페이서 마스크를 제조하기 위한 예시적인 방법을 나타내는 흐름도(200)를 포함한다. 도 3a-3j는 본 발명의 실시예에 따라 반도체 스택에 적용되는 경우에 흐름도(200)와 관련된/흐름도(200)에 도시된 작업들을 나타내는 단면도 및 평면도를 도시한다.
흐름도(200)의 작업(202) 그리고 대응하는 도 3a를 참조하면, 반도체 스택(300)이 제공된다. 반도체 스택(300)은 반도체 층(308) 위쪽의 제 1 마스크 스택(304) 및 제 2 마스크 스택(306)으로 이루어진다. 패턴화된 포토레지스트 층(302)이 반도체 스택(300) 위쪽에 형성된다.
패턴화된 포토레지스트 층(302)은 리소그래픽 프로세스에 사용하기에 적합한 임의 물질로 구성될 것이다. 포토레지스트 물질의 블랭킷 층(blanket layer)을 먼저 마스킹하고 이어서 광원에 노출시킴으로써, 패턴화된 포토레지스트 층(302)이 형성된다. 이어서, 블랭킷 포토레지스트 층을 현상함으로써 패턴화된 포토레지스트 층(302)이 형성된다. 일 실시예에서, 광원에 노출된 포토레지스트 층의 부분들이 포토레지스트 층의 현상시에 제거된다. 패턴화된 포토레지스트 층(302)은 포지티브(positive) 포토레지스트 물질로 이루어진다. 특정 실시예에서, 패턴화된 포토레지스트 층(302)은 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, 및 디아조나프토퀴논 센시타이저(diazonaphthoquinone sensitizer)를 포함하는 페놀릭 수 지 매트릭스로 이루어진 그룹으로부터 선택된 포지티브 포토레지스트 물질로 이루어진다. 다른 실시예에서, 광원에 노출된 포토레지스트 층의 부분들은 포토레지스트 층의 현상시에도 유지된다. 패턴화된 포토레지스트 층(302)은 네거티브 포토레지스트 물질로 구성된다. 특정 실시예에서, 패턴화된 포토레지스트 층(302)은 폴리-시스-이소프렌 및 폴리-비닐-시나메이트(cinnamate)로 이루어진 그룹으로부터 선택된 네거티브 포토레지스트 물질로 구성된다.
패턴화된 포토레지스트 층(302)은 스페이서 마스크 제조 프로세스에 적합한 임의 치수를 가질 것이다. 본 발명의 실시예에 따라, 패턴화된 포토레지스트 층(302)의 각 피쳐의 폭(x)은 반도체 소자 피쳐의 희망 임계 치수, 예를 들어, 게이트 전극을 형성하는 라인의 폭과 실질적으로 연관되도록 선택된다. 일 실시예에서, 폭(x)은 10-100 나노미터이다. 라인들 사이의 간격(y)은 빈도수를 3배 증대시키는 계획(scheme)을 최적화하도록 선택될 수 있다. 본 발명의 실시예에 따라, 스페이서 마스크의 중간배치형 라인 및 스페이서 라인의 폭이 패턴화된 포토레지스트 층(302)의 각 피쳐의 폭(x)과 실질적으로 동일해지도록, 후속하여 제조되는 스페이서 마스크가 타겟이 된다. 또한, 후속하여 형성되는 스페이서 라인 및 중간배치형 라인 사이의 간격이 각 스페이서 영역의 폭과 실질적으로 동일해지도록 하는 것을 목표로 한다. 일 실시예에서, 빈도수가 최종적으로 3배가 될 것이기 때문에, 도 3a에 도시된 바와 같이, 패턴화된 포토레지스트 층(302)의 각 피쳐 사이의 간격(y)은 값 'x'의 5배와 대략적으로 같아진다. 피치가 약 2인 중간배치형 라인 및 스페이서 라인을 가지는 스페이서 마스크를 최종적으로 제공하기 위해서, 패턴화된 포 토레지스트 층(302)의 피치는 약 6이 되도록 선택된다. 특정 실시예에서, 193nm 리소그래피를 이용하여, 피쳐 폭이 약 40 나노미터이고 피쳐들 사이의 간격이 약 200 나노미터인 패턴화된 포토레지스트(302)를 생성한다.
일 실시예에서, 패턴화된 포토레지스트 층(302)의 피쳐에 대한 약 5:1의 간격:폭 비율은 노출 단계 중에 포지티브 포토레지스트 층을 과다-노출시킴으로써 또는 리소그래픽/현상 프로세스에 후속하여 포토레지스트 층을 트리밍함으로써 달성될 수 있을 것이다. 일 실시예에서, 패턴화된 포토레지스트 층(302)은 N2, O2, CF4, Ar 및 He로 이루어진 그룹으로부터 선택된 가스로 구성되는 플라즈마 에칭 화학물질의 이용에 의해서 현상 후에 트리밍된 193nm 포지티브 포토레지스트로 이루어진다. 비록, 빈도수 3배화 계획에 대해서, 패턴화된 포토레지스트 층(302) 내의 각 피쳐의 이상적인 폭이 패턴화된 포토레지스트 층(302)의 피치의 1/6이지만, 초기에 목표로 한 폭은 제 1 마스크 스택(304)을 패턴화하기 위해서 이용되는 에칭 프로세스에 대해 보상하기 위해서 약간 더 두꺼울 필요가 있을 것이다. 본 발명의 실시예에 따라, 패턴화된 포토레지스트 층(302) 내의 각 라인의 초기 폭은 0.14 내지 0.18 곱하기(times) 피치를 목표로 할 것이다.
흐름도(200)의 작업(204) 및 대응하는 도 3b를 참조하면, 희생 마스크(310)를 형성하기 위해서, 패턴화된 포토레지스트 층(302)의 이미지가 에칭 프로세스에 의해서 제 1 마스크 스택(304)으로 전사된다. 이미지를 전사하기 위해서 이용되는 에칭 프로세스는 패턴화된 포토레지스트 층(302)으로부터 제 1 마스크 스택(304)으 로 실질적으로 동일한 이미지를 전사하는데 적합한 어떠한 프로세스도 가능할 것이다.
제 1 마스크 스택(304) 및 희생 마스크(310)는 스페이서 마스크 제조 프로세스에서 희생 마스크로서 작용하기에 적합한 임의 물질 또는 그 물질들의 조합으로 이루어질 수 있다. 본 발명의 실시예에 따라, 제 1 마스크 스택(304)은, 도 3a에 한쪽 방향 빗금으로 도시한 바와 같이, 하나의 물질로 구성된다. 하나의 물질로 구성된 제 1 마스크 스택(304)의 조성 및 두께는 패턴화된 포토레지스트 층(302)에 실질적으로 영향을 미치지 않는(non-impactful) 에칭 프로세스를 이용한 에칭에 적합할 것이다. 일 실시예에서, 단일 물질로 구성된 제 1 마스크 스택(304)의 에칭 특성 및 치수는 패턴화된 포토레지스트 층(302)이 실질적으로 손상되지 않고 유지되는 패터닝에 적합하도록(amenable) 선택된다. 특정 실시예에서, 패턴화된 포토레지스트 층(302)은 탄소계 물질로 구성되고, 제 1 마스크 스택(304)은 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택되는 물질로 구성된다. 특정 실시예에서, 제 1 마스크 스택(304)은 실질적으로 실리콘 질화물로 구성되고, 희생 마스크(310)를 형성하기 위해 이용되는 에칭 프로세스는 CH2F2 및 CHF3로 이루어진 그룹으로부터 선택된 가스를 이용한다. 다른 특정 실시예에서, 제 1 마스크 스택(304)은 실질적으로 실리콘 산화물로 구성되고, 희생 마스크(310)를 형성하기 위해 이용되는 에칭 프로세스는 C4F8 및 CHF3 로 이루어진 그룹으로부터 선택가스를 이용한다. 다른 특정 실시예에서, 제 1 마스크 스 택(304)은 실질적으로 비정질 또는 다결정 실리콘으로 구성되고, 희생 마스크(310)를 형성하기 위해 이용되는 에칭 프로세스는 Cl2 및 HBr 로 이루어진 그룹으로부터 선택된 가스를 이용한다. 본 발명의 실시예에 따라, 단일 물질로 구성된 제 1 마스크 스택(304)의 두께는 빈도수 3배화 계획에서 스페이서 마스크의 후속 형성을 최적화하도록 선택된다. 제 1 마스크 스택(304)의 두께는, 후속하여 형성되는 스페이서 마스크의 스페이서 마스크 라인-붕괴를 방지할 수 있을 정도로 충분히 얇고 또 스페이서 마스크 라인의 임계 치수 제어를 가능하게 할 정도로 충분히 두껍다. 일 실시예에서, 단일 물질로 구성된 제 1 마스크 스택(304)의 두께는 희생 마스크(310)의 목표 라인 폭의 4.06-5.625 배이다.
본 발명의 다른 실시예에 따라, 제 1 마스크 스택(304)은, 도 3a에 두 개의 층으로 도시된 바와 같이, 제 1 마스크 층(304B) 위쪽의 제 1 하드마스크 층(304A)으로 구성된다. 희생 마스크(310)은, 도 3b에 도시된 바와 같이, 희생 마스크 부분(310B) 위쪽의 희생 하드마스크 부분(310A)으로 구성된다. 일 실시예에서, 제 1 하드마스크 층(304A) 및 제 1 마스크 층(304B)은 두 개의 구별되는 에칭 작업에서 패턴화된 포토레지스트 층(302)의 이미지를 이용하여 패턴화된다. 제 1 하드마스크 층(304A)은 패턴화된 포토레지스트 층(302)에 실질적으로 영향을 미치지 않는 에칭 프로세스를 이용하여 에칭하기에 적합한 임의 물질로 구성될 수 있다. 일 실시예에서, 제 1 하드마스크 층(304A)의 치수 및 에칭 특성은 패턴화된 포토레지스트 층(302)이 실질적으로 손상되지 않고 유지되는 패터닝 프로세스에 적합하도록 선택된다. 특정 실시예에서, 제 1 마스크 층(304B)(제 1 하드마스크 층(304A)의 하부에 위치된다)은 패턴화된 포토레지스트 층(302)의 에칭 특성과 유사한 에칭 특성을 가지는 물질로 구성된다. 제 1 마스크 층(304B)의 후속 에칭 중에 패턴화된 포토레지스트 층(302)으로부터의 이미지를 보존하기 위해 제 1 하드마스크 층(304A)이 이용된다. 특정 실시예에서, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B)은 탄소계 물질로 구성되고, 제 1 하드마스크 층(304A)은 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택되는 물질로 구성된다. 특정 실시예에서, 제 1 하드마스크 층(304A)은 실질적으로 실리콘 질화물로 구성되고, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B)에 대해 선택적으로(selective) 제 1 하드마스크 층(304A)을 패턴닝하기 위해 이용되는 에칭 프로세스는 CH2F2 및 CHF3로 이루어진 그룹으로부터 선택된 가스를 이용한다. 다른 특정 실시예에서, 제 1 하드마스크 층(304A)은 실질적으로 실리콘 산화물로 구성되고, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B)에 대해 선택적으로 제 1 하드마스크 층(304A)을 패터닝하기 위해 이용되는 에칭 프로세스는 C4F8 및 CHF3 로 이루어진 그룹으로부터 선택된 가스를 이용한다. 다른 특정 실시예에서, 제 1 하드마스크 층(304A)은 실질적으로 비정질 또는 다결정 실리콘으로 구성되고, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B)에 대해 선택적으로 제 1 하드마스크 층(304A)을 패터닝하기 위해 이용되는 에칭 프로세스는 Cl2 및 HBr 로 이루어진 그룹으로부터 선택된 가스를 이용한다. 제 1 하드마스크 층(304A)의 두께는, 패턴화된 포토레지스트 층(302)에 대한 높은 선택비 에칭을 가능하게 할 수 있을 정도로 충분히 얇고 또 제 1 마스크 층(304B)을 바람직하지 못하게 노출 시킬 수 있는 핀홀을 방지할 수 있을 정도로 충분히 두껍다. 일 실시예에서, 제 1 하드마스크 층(304A)의 두께는 20-50 나노미터이다.
제 1 마스크 스택(304)이 제 1 마스크 층(304B) 위쪽의 제 1 하드마스크 층(304A)으로 구성되는 경우에, 제 1 마스크 층(304B)은 제어된 에칭 프로세스 및 후속하는 스페이서 마스크 형성 프로세스를 견딜 수 있는 적절한 임의 물질로 구성될 수 있을 것이다. 일 실시예에서, 제 1 마스크 층(304B)은 패턴화된 포토레지스트 층(302)과 유사한 에칭 특성을 가진다. 특정 실시예에서, 제 1 하드마스크 층(304A)의 에칭 후에 잔류하는 패턴화된 포토레지스트 층(302)의 모든 부분이 제 1 마스크 층(304B)의 에칭 중에 제거될 수 있도록, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B)의 두께가 선택된다. 예를 들어, 본 발명의 실시예에 따라, 패턴화된 포토레지스트 층(302) 및 제 1 마스크 층(304B) 모두는 실질적으로 탄소 원자로 구성된다. 일 실시예에서, 제 1 마스크 층(304B)은 탄화수소 전구체(precursor) 분자를 이용하는 화학기상증착으로부터 형성된 sp3(다이아몬드형)-, sp2(흑연형; graphitic)-, 및 sp1(열분해; pyrolitic)-하이브리드화(hybridized) 탄소 원자로 구성된다. 그러한 필름은 Advanced Pattering FilmTM (APF)의 비정질 탄소 필름으로 당업계에 공지되어 있다. 특정 실시예에서, 제 1 마스크 층(304B)은 그러한 비정질 탄소 필름으로 구성되고 O2 및 N2 또는 CH4 및 N2 및 O2 의 조합으로 이루어진 그룹으로부터 선택된 가스를 이용함으로써 에칭된다. 특정 실시예에서, 실질적으로 모든 패턴화된 포토레지스트 층(302)은 제 1 마스크 층(304B)을 패터닝하기 위해 이용되는 동일한 에칭 작업 중에 제거된다. 제 1 마스크 층(304B)의 두께는, 후속하여 형성되는 스페이서 마스크의 스페이서 마스크 라인-붕괴를 방지할 수 있을 정도로 충분히 얇고 또 스페이서 마스크 라인의 임계 치수 제어를 가능하게 할 정도로 충분히 두껍다. 일 실시예에서, 제 1 하드마스크 층(304A) 및 제 1 마스크 층(304B)으로 구성된 제 1 마스크 스택(304)의 전체 두께는 희생 마스크(310)의 목표 라인 폭의 4.06-5.625 배이다.
도 3b를 참조하면, 제 1 마스크 스택(304)은 제 2 마스크 스택(306)에 대해 선택적인 희생 마스크(310)를 형성하도록 패터닝된다. 도 3b에 도시된 바와 같이, 제 2 마스크 스택(306)은 제 2 마스크 층(306B) 위쪽의 제 2 하드마스크 층(306A)으로 구성된다. 제 2 하드마스크 층(306A)은 희생 마스크(310)을 형성하기 위해 사용되는 에칭 프로세스로부터 제 2 마스크 층(306B)을 보호하기에 적합한 임의 물질을 구비할 수 있다. 본 발명의 실시예에 따라, 제 1 마스크 스택(304)은 단일 물질로 구성되고 제 2 하드마스크 층(306A)에 대해서 선택적으로 에칭된다. 일 실시예에서, 제 1 마스크 스택(304)은 실리콘 질화물로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 산화물 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 물질로 구성된다. 다른 실시예에서, 제 1 마스크 스택(304)은 실리콘 산화물로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 질화물 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 물질로 구성된다. 다른 실시예에서, 제 1 마스크 스택(304)은 비정질 또는 다결정 실리콘으로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 질화물 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 물질로 구성된다. 본 발명의 다른 실시예에 따라, 제 1 마스크 스택(304)은 제 1 하드마스크 층(304A) 및 제 1 마스크 층(304B)으로 구성된다. 일 실시예에서, 제 1 마스크 층(304B)은 O2 및 N2 또는 CH4 및 N2 및 O2 의 조합으로 이루어진 그룹으로부터 선택된 가스에 의해 에칭된 비정질 탄소 필름으로 구성되며, 제 2 하드마스크 층(306A)은 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 물질로 구성된다. 제 2 하드마스크 층(306A)의 두께는, 제 2 마스크 층(306B)에 대한 후속하는 높은 선택비 에칭을 가능하게 할 수 있을 정도로 충분히 얇고 또 제 2 마스크 층(306B)을 제 1 마스크 스택(304)에 적용되는 에칭 프로세스에 바람직하지 못하게 노출시킬 수 있는 핀홀을 방지할 수 있을 정도로 충분히 두껍다. 일 실시예에서, 제 2 하드마스크 층(306A)의 두께는 15-40 나노미터이다.
흐름도(200)의 작업(206) 및 대응하는 도 3c를 참조하면, 스페이서 층(312)이 희생 마스크(310)에 걸쳐서 그리고 제 2 하드마스크 층(306A)의 위쪽에 등각적으로 증착된다. 스페이서 층(312)은 빈도수 3배화 계획에서 이용하기 위한 스페이서 마스크가 최종적으로 될 수 있는 물질의 공급원이다.
스페이서 층(312)은 후속 에칭 프로세스에서 이용될 수 있는 신뢰가능한 마스크를 형성하기에 적합한 임의 물질로 구성될 수 있다. 본 발명의 실시예에 따라, 스페이서 층(312)은 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 물질로 구성된다. 도 3c에 도시된 바와 같이, 스페이서 층(312)은 희생 마스크(310)의 측벽에 등각 층을 제공하기에 적합한 임의 프로세스에 의해서 증착될 수 있다. 일 실시예에서, 스페이서 층(312)은 분자-유기 CVD, 저압 CVD 및 플라즈마 CVD로 이루어진 그룹으로부터 선택된 화학기상증착(CVD) 기술에 의해서 증착된다. 스페이서 층(312)의 두께는 후속하여 형성되는 마스크 층에서 피쳐의 폭을 결정하도록 선택될 수 있을 것이다. 본 발명의 실시예에 따라, 도 3c에 도시된 바와 같이, 스페이서 층(312)의 두께는 희생 마스크(310)의 피쳐의 폭과 실질적으로 동일하다. 비록, 빈도수 3배화 계획을 위한 스페이서 층(312)의 이상적인 두께가 희생 마스크(310)의 피쳐의 폭과 동일하지만, 스페이서 층(312)을 패터닝하기 위해 이용되는 에칭 프로세스를 보상하기 위해서는 초기에 목표로 하는 폭이 약간 두꺼울 필요가 있을 것이다. 일 실시예에서, 스페이서 층(312)의 두께는 희생 마스크(310)의 피쳐 폭의 약 1.06배 즉, 후속하여 형성되는 스페이서 마스크에서 원하는 라인의 피쳐 폭의 1.06배이다.
흐름도(200)의 작업(208) 및 대응하는 도 3d를 참조하면, 포토레지스트 스택(315)이 스페이서 층(312)의 위쪽에 부착된다. 일 실시예에서, 포토레지스트 스택(315)은 도 3a의 패턴화된 포토레지스트 층(302)과 관련하여 전술한 바와 같은 임의 물질로 구성된 포토레지스트 층(315B)을 구비할 수 있다. 또한, 도 3d에 도 시된 바와 같이, 포토레지스트 층(315B)을 위한 평평한 표면을 제공하기 위해서, 스페이서 층(312)과 포토레지스트 층(315B) 사이에 바닥-반사방지-코팅(bottom-anti-reflective-coating; BARC) 층(315A)을 포함할 수 있다. 일 실시예에서, 포토레지스트 스택(315)을 패터닝하기 위해서 이용되는 리소그래픽 프로세스가 실질적으로 평평한 바닥 표면을 가지는 포토레지스트 층(315B)의 노출 및 현상을 포함한다. 특정 실시예에서, BARC 층은 유기 그룹(group; 기)을 가지는 스핀-온 유리 물질이다. 다른 실시예에서, 포토레지스트 스택(320)은 전체가 포토레지스트 층으로 이루어지며, 다시 말해서 포토레지스트 스택(315)은 BARC 하부층을 포함하지 않는다.
포토레지스트 스택(315)은 포토레지스트 스택(315)을 위한 평평한 상부 표면을 제공하는 임의 프로세스에 의해서 부착될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 포토레지스트 스택(315)은 BARC 층(315A) 위쪽의 포토레지스트 층(315B)을 포함하며, 포토레지스트 층(315B) 및 BARC 층(315A) 모두는 스핀-온 프로세스에 의해서 부착(deposit)된다. 다른 실시예에서, 실질적으로 포토레지스트 스택(315)은 스핀-온 프로세스에 의해서 부착된 포토레지스트 층을 포함한다. BARC 층(315A) 또는 포토레지스트 층(포토레지스트 스택(315)이 BARC 층을 포함하지 않는 경우)을 부착시키는데 이용되는 스핀-온 프로세스는 희생 마스크(310)내의 얇은 피쳐 또는 라인을 무너뜨리기(topple)에 충분한 힘을 생성할 것이다. 본 발명의 실시예에 따라, 스페이서 층(312)의 연속성이 희생 마스크(310)의 미세 피쳐들을 보호한다.
흐름도(200)의 작업(208) 및 대응하는 도 3e를 참조하면, 포토레지스트 스택(315)이 패턴화되어 중간배치형 마스크 스택(317)을 형성한다. 포토레지스트 스택(315)은 도 3a의 패턴화된 포토레지스트 층(302)의 패터닝과 관련하여 설명한 임의 리소그래픽 프로세스에 의해서 패터닝될 수 있다. 본 발명의 실시예에 따라, 스페이서 마스크 형성 에칭 작업 중에 제거될 수 있는 스페이서 층(312)의 일부를 유지하기 위해서, 중간배치형 마스크 스택(317)이 생성된다. 일 실시예에서, 라인들 사이에서 직접적으로 후속 형성되는 스페이서 라인과 실질적으로 동일한 폭을 가지는 스페이서 층(312)의 일부를 유지하기 위해서, 중간배치형 마스크 스택(317)이 형성된다. 특정 실시예에서, 중간배치형 마스크 스택(317)은 스페이서 층(312)의 두께와 실질적으로 동일한 폭을 가진다. 일 실시예에서, 중간배치형 마스크 스택(317)은 빈도수 3배화 프로세스 계획에서 스페이서 층(312)의 일부를 유지하기 위해서 형성된다.
흐름도(200)의 작업(210) 및 대응하는 도 3f를 참조하면, 스페이서 층(312)이 에칭되고 중간배치형 마스크 스택(317)이 제거되어, 중간배치형 라인(319)을 가지는 스페이서 마스크(314)를 제공하고 희생 마스크(310) 및 제 2 하드마크스 층(306A)의 상부 포면을 노출시킨다. 스페이서 마스크(314)의 스페이서 라인들은 희생 마스크(310)의 피쳐들의 측벽과 등각적이다. 일 실시예에서, 도 3f에 도시된 바와 같이, 희생 마스크(310)의 모든 라인에 대해서 스페이서 마스크(314)로부터의 하나의 중간배치형 라인 및 두 개의 스페이서 라인이 있게 된다.
스페이서 층(312)은, 희생 마스크(310)의 임계 치수의 폭을 유지하기 위해 서, 잘 제어된 치수를 제공하기에 적합한 임의 프로세스에 의해서 에칭될 수 있다. 본 발명의 실시예에 따라, 도 3f에 도시된 바와 같이, 스페이서 마스크(314)의 스페이서 라인들이 희생 마스크(310)의 피처와 실질적으로 동일한 높이가 될 때까지 스페이서 층(312)이 에칭된다. 다른 실시예에서, 스페이서 층(312)의 연속성이 스페이서 마스크(314)의 스페이서 라인들 사이에서 그리고 그 위쪽에서 단절되는 것을 보장하기 위해서, 스페이서 마스크(314)의 스페이서 라인들은 희생 마스크(310)의 피쳐의 상부 표면 보다 약간 아래로 함몰된다. 중간배치형 라인(319)의 폭이 중간배치형 마스크 스택(317)의 폭과 실질적으로 동일해지도록 그리고 스페이서 마스크(314)의 스페이서 라인들의 폭이 스페이서 층(312)의 원래 두께의 상당 부분을 차지하도록, 스페이서 층(312)이 에칭될 것이다. 특정 실시예에서, 도 3f에 도시된 바와 같이, 스페이서 마스크(314) 각각의 중간배치형 라인과 각각의 스페이서 라인의 상부 표면의 폭은 제 2 하드마스크 층(306A)과 스페이서 마스크(314)의 경계에서의 폭과 실질적으로 동일하다.
스페이서 층(312)은 또한 제 2 하드마스크 층(306A)과 희생 마스크(310)에 대한 높은 에칭 선택비로 에칭되어 스페이서 마스크(314)를 형성할 수 있다. 특정 실시예에서, 희생 마스크(310)는 단일 층 마스크이고, 원하는 에칭 선택비는 단일 층에 관한 것이다. 다른 특정 실시예에서, 희생 마스크(310)은 적층된(stacked) 층이고, 원하는 에칭 선택비는 제 1 하드마스크 층(304A)의 물질과 관련하여 희생 하드마스크 부분에 대한 것이다. 본 발명의 실시예에 따라, 스페이서 층(312) 및 스페이서 마스크(314)는 제 2 하드마스크 층(306A) 및 희생 마스크(310)의 상부 부 분의 물질과 상이한 물질로 구성된다. 일 실시예에서, 희생 마스크(310)의 상부 부분은 실리콘 질화물로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 산화물로 구성되며, 스페이서 층(312)은 비정질 또는 다결정 실리콘으로 구성되고, Cl2 또는 HBr 가스로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 다른 실시예에서, 희생 마스크(310)의 상부 부분은 실리콘 산화물로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 질화물로 구성되며, 스페이서 층(312)은 비정질 또는 다결정 실리콘으로 구성되고, Cl2 또는 HBr 가스의 조합으로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 다른 실시예에서, 희생 마스크(310)의 상부 부분은 비정질 또는 다결정 실리콘으로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 질화물로 구성되며, 스페이서 층(312)은 실리콘 산화물로 구성되고, C4F8 가스로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 다른 실시예에서, 희생 마스크(310)의 상부 부분은 비정질 또는 다결정 실리콘으로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 산화물로 구성되며, 스페이서 층(312)은 실리콘 질화물로 구성되고, CH2F2 가스로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 다른 실시예에서, 희생 마스크(310)의 상부 부분은 실리콘 산화물로 구성되고, 제 2 하드마스크 층(306A)은 비정질 또는 다결정 실리콘으로 구성되며, 스페이서 층(312)은 실리콘 질화물로 구성 되고, CHF3 및 CH2F2 가스의 조합으로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 다른 실시예에서, 희생 마스크(310)의 상부 부분은 실리콘 질화물로 구성되고, 제 2 하드마스크 층(306A)은 비정질 또는 다결정 실리콘으로 구성되며, 스페이서 층(312)은 실리콘 산화물로 구성되고, CHF3 가스로부터 생성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 에칭되어 스페이서 마스크(314)를 형성한다. 본 발명의 특정 실시예에서, 스페이서 마스크(314)를 형성하기 위해 이용된 에칭 프로세스는 제 2 하드마스크 층(306A) 및 희생 마스크(310)의 상부 표면의 노출시에 종료된다(end-pointed). 특정 실시예에서, 스페이서 마스크(314)의 라인들이 서로 불연속적이 되도록 보장하기 위해서, 종료점 경과후에도 약간 과다-에칭을 적용할 수 있을 것이다. 중간배치형 마스크 스택(317)이 O2/N2 건식 애쉬(ash) 프로세스 또는 습식 세정 작업에 의해서 후속하여 제거될 것이다.
흐름도(200)의 작업(212) 및 대응하는 도 3g 및 도 3gg를 참조하면, 포토레지스트 스택(320)이 제 2 하드마스크 층(306A) 및 희생 마스크(310)의 노출된 부분 그리고 스페이서 마스크(314) 위쪽에 증착된다. 도 3f와 관련하여 설명한 바와 같이, 일 실시예에서, 스페이서 마스크(314)를 형성하기 위한 에칭 중에, 스페이서 마스크(314)로부터의 스페이서 라인들 및 중간배치형 라인들은 희생 마스크(310)의 이웃 라인들 사이에서 불연속적으로 만들어진다. 일 실시예에서, 희생 마스크(310)로부터의 동일한 라인과 연관된 스페이서 마스크(314)의 스페이서 라인들은 희생 마스크(310)의 각 라인의 단부 주변에서 연속적으로 유지되며, 이는 도 3gg의 평면도에 도시된 스페이서 마스크(314)의 단부 부분(316)에 의해서 도시된 바와 같다. 특정 실시예에서, 후속 반도체 소자 제조를 위해서, 스페이서 라인 쌍 사이에서 이러한 연속성이 파괴되는 것이 바람직할 것이다. 본 발명의 실시예에 따라, 도 3gg에 도시된 바와 같이, 단부-부분(316)은 포토레지스트 스택(320)의 패터닝시에 윈도우(330)에 의해서 노출된다.
포토레지스트 스택(320)은 도 3a로부터의 패턴화된 포토레지스트 층(302)과 관련하여 설명된 임의 물질로 이루어진 포토레지스트 층(324)을 구비할 수 있다. 또한, 포토레지스트 스택(320)은 바닥-반사방지-코팅(bottom-anti-reflective-coating; BARC) 층(322)을 포토레지스트 층(324)과 스페이서 마스크(314) 사이에 포함하여, 도 3g에 도시된 바와 같이, 포토레지스트 층(324)을 위한 평평한 표면을 제공할 수 있다. 일 실시예에서, 포토레지스트 스택(320)을 패터닝하기 위한 리소그래픽 프로세스는 실질적으로 평평한 바닥 표면을 가지는 포토레지스트 층(324)의 노출 및 현상을 포함한다. 특정 실시예에서, BARC 층은 유기 그룹(group; 기)을 가지는 스핀-온 유리 물질이다. 다른 실시예에서, 포토레지스트 스택(320)은 전체가 포토레지스트 층으로 이루어진다.
포토레지스트 스택(320)은 포토레지스트 스택(320)을 위한 평평한 상부 표면을 제공하는 임의 프로세스에 의해서 증착될 수 있다. 예를 들어, 본 발명의 실시예에 따라, 포토레지스트 스택(320)은 BARC 층(322) 위쪽의 포토레지스트 층(324)을 포함하며, 포토레지스트 층(324) 및 BARC 층(322) 모두는 스핀-온 프로세스에 의해서 부착(deposit)된다. 다른 실시예에서, 실질적으로 포토레지스트 스택(320)은 스핀-온 프로세스에 의해서 부착된 포토레지스트 층(324)을 포함한다. BARC 층(322) 또는 포토레지스트 층(포토레지스트 스택(320)이 BARC 층(322)을 포함하지 않는 경우)을 부착시키는데 이용되는 스핀-온 프로세스는 스페이서 마스크 내에 얇은 피쳐 또는 라인을 무너뜨리기(topple)에 충분한 힘을 생성할 것이다. 본 발명의 실시예에 따라, 스페이서 마스크(314)로부터의 각 스페이서 라인에 대한 구조적 지지를 제공하기 위해서, 희생 마스크(310)는 스페이서 절단 프로세스를 통해서 유지된다. 특정 실시예에서, 희생 마스크(310)를 유지함으로써, 스페이서 마스크(314)로부터의 스페이서 라인이 포토레지스트 스택(320)을 부착시키기 위해 사용되는 스핀-온 프로세스 중에 무너지지 않는다. 중간배치형 라인(319)는 희생 마스크(310)로부터의 구조적 지지를 받지 않는데, 이는 중간배치형 라인들이 희생 마스크(310)의 피쳐의 측벽에 인접하여 형성되지 않기 때문이다. 본 발명의 실시예에 따라, 스페이서 마스크(314)의 중간배치형 라인(319)의 종횡비는 스페이서 마스크(314)의 스페이서 라인의 종횡비 보다 붕괴(toppling)에 덜 민감한데, 이는 종횡비가 작기 때문이다. 일 실시예에서, 중간배치형 라인(319)의 높이는 스페이서 층(312)의 높이와 동일하고, 중간배치형 라인(319)의 종횡비는 거의 1과 같다. 일 실시예에서, 보다 짧은 중간배치형 라인(319)이 스핀-온 프로세스 중에 스페이서 마스크(314)의 보다 긴 스페이서 라인들에 의해서 보호된다.
포토레지스트 스택(320)은 도 3a로부터의 패턴화된 포토레지스트 층(302)의 패터닝과 연관하여 설명한 리소그래픽 프로세스에 의해서 패턴화될 수 있다. 일 실시예에서, 포토레지스트 스택(320)이 패턴화되어 스페이서 마스크(314)의 단부-부분(316)을 노출시키는 윈도우(330)를 형성한다. 윈도우(330)의 크기는 스페이서 마스크(314)를 절단하기에 적합한 임의 크기를 가질 것이다. 윈도우(330)는 적어도 스페이서 마스크(314)의 전체 단부-부분(316)을 노출시킬 것이다. 본 발명의 실시예에 따라, 윈도우(330)의 치수는 희생 마스크(310)의 일부도 노출시키도록 선택된다. 일 실시예에서, 포토레지스트 스택(320)에서의 윈도우(330)의 위치결정 및 치수결정은 패터닝 및 그에 따른 절단 프로세스에서 약간의 오프셋(offset)을 수용할 수 있도록 선택된다.
흐름도(200)의 작업(212) 및 대응하는 도 3h를 참조하면, 스페이서 마스크(314)가 절단되어 중간배치형 라인(341)를 구비하는 절단된 스페이서 마스크(340)를 형성한다. 스페이서 마스크(314)는 그러한 스페이서 마스크(314)의 노출된 부분을 제거하는 임의 에칭 프로세스에 의해서 절단될 수 있을 것이다. 도시된 바와 같이, 포토레지스트 스택(320) 및 제 2 하드마스크 층(306A)에 대해 선택적으로, 단부-부분(316)이 절단된다. 희생 마스크(310)의 노출된 부분에 대한 선택적인 에칭 프로세스가 필수적이 아니다. 그러나, 실시예에 따라서, 절단 에칭 프로세스는 희생 마스크(310)의 노출된 부분에 대해서 선택적이며, 이는 도 3h에 도시된 바와 같다. 그에 따라, 도 3c 및 도 3f와 연관된 스페이서 층(312)의 에칭을 위해 설명된 임의 물질 및 에칭 프로세스의 조합을 이용하여 절단된 스페이서 마스크(340)를 형성할 수 있을 것이다. 절단 프로세스 및 중간배치형 마스크 형성 프로세스의 순서는 시퀀스-의존적(sequence-dependent)이 아닐 수 있다. 본 발명의 대안적인 실시예에 따라, 절단 프로세스가 중간배치형 마스크 형성 프로세스에 앞서서 실시될 수도 있다.
흐름도(200)의 작업(214) 및 대응하는 도 3i 및 도 3ii를 참조하면, 포토레지스트 스택(320) 및 희생 마스크(310)가 제거된다. 본 발명의 실시예에 따라, 희생 마스크(310)가 유지되어 스페이서 마스크(314)의 절단 중에 구조적 지지를 제공하여 중간배치형 라인(341)를 구비하는 절단된 스페이서 마스크(340)를 형성할 수 있게 한다. 절단된 스페이서 마스크가 일단 형성되면, 희생 마스크(310)가 제거되어 완전한 빈도수 배가 마스크 제조 프로세스가 완성될 것이다.
포토레지스트 스택(320)이 희생 마스크(310)의 제거와 동일한 프로세스 단계 중에 또는 선행하는 프로세스 단계 중에 제거될 수 있다. 일 실시예에서, 포토레지스트 스택(320)은 탄소-함유 종(species)으로 구성되고 O2 및 N2 를 이용하는 선행(preceding) 습식 또는 건식 애쉬(ash) 단계 중에 제거된다. 희생 마스크(310)는 절단된 스페이서 마스크(340) 및 제 2 하드마스크 층(306A)에 대해서 매우 선택적인 임의 기술에 의해서 제거될 수 있을 것이다. 본 발명의 실시예에 따라, 희생 마스크는 단일 층을 구성되고 단일 프로세스 단계 중에 절단된 스페이서 마스크(340)에 대해서 선택적으로 제거된다. 일 실시예에서, 절단된 스페이서 마스크(340)는 비정질 또는 다결정 실리콘으로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 산화물로 구성되며, 희생 마스크(310)는 실질적으로 실리콘 질화물로 구성되며, H3PO4 습식 에칭 또는 SiCoNi 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해서 제거된다. 다른 실시예에서, 절단된 스페이서 마스크(340)는 비정질 또는 다결정 실리콘으로 구성되고, 제 2 하드마스크 층(306A)은 실리콘 질화물로 구성되며, 희생 마스크(310)은 실질적으로 실리콘 산화물로 구성되며, SiCoNi 에칭 또는 수성 플루오르화수소산(hydrofluoric acid) 습식 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해서 제거된다. 다른 실시예에서, 절단된 스페이서 마스크(340)은 실리콘 산화물로 구성되고, 제 2 하드마스크 층(306A)는 실리콘 질화물로 구성되며, 희생 마스크(310)은 실질적으로 비정질 또는 다결정 실리콘으로 구성되고, Cl2 플라즈마 에칭 및 CF4/O2 플라즈마 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해서 제거된다. 다른 실시예에서, 절단된 스페이서 마스크(340)는 실리콘 질화물로 구성되고, 제 2 하드마스크 층(306A)는 실리콘 산화물로 구성되며, 희생 마스크(310)는 실질적으로 비정질 또는 다결정 실리콘으로 구성되고, Cl2 플라즈마 에칭 및 CF4/O2 플라즈마 에칭으로 이루어진 그룹으로부터 선택으로부터 선택된 단일 에칭 작업에 의해서 제거된다. 또 다른 실시예에서, 절단된 스페이서 마스크(340)는 실리콘 질화물로 구성되고, 제 2 하드마스크 층(306A)는 비정질 또는 다결정 실리콘으로 구성되며, 희생 마스크(310)는 실질적으로 실리콘 산화물로 구성되고, SiCoNi 에칭 또는 수성 플루오르화수소산 습식 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해서 제거된다. 다른 실시예에서, 절단된 스페이서 마스크(340)는 실리콘 산화물로 구성되고, 제 2 하드마스크 층(306A)은 비정질 또는 다결정 실리콘으로 구성되며, 희 생 마스크(310)는 실질적으로 실리콘 질화물로 구성되고, H3PO4 습식 에칭 또는 SiCoNi 에칭으로 이루어진 그룹으로부터 선택된 단일 에칭 작업에 의해서 제거된다.
대안적인 실시예에서, 희생 마스크(310)는, 도 3b와 연관된 대안적인 실시예에서 설명된 바와 같이, 희생 마스크(310)는 희생 마스크 부분 위쪽의 희생 하드마스크 부분으로 구성된다. 예를 들어, 일 실시예에서, 희생 하드마스크 부분은 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 물질로 구성되는 한편, 희생 마스크 부분은 제 1 마스크 층(304B)과 관련하여 설명한 비정질 탄소 물질과 같은 비정질 탄소 물질로 구성될 수 있다. 본 발명의 실시예에 따라, 절단된 스페이서 마스크(340) 및 제 2 하드마스크 층(306A)에 대해 선택적으로 희생 마스크(310)를 제거하기 위해서 전술된 동일한 물질 조합 및 에칭 프로세스를 이용하여 절단된 스페이서 마스크(340) 및 제 2 하드마스크 층(306A)에 대해 선택적으로 희생 하드마스크 부분을 제거할 수 있을 것이다. 적층된 희생 마스크의 희생 하드마스크 부분의 아래쪽에 놓이는 희생 마스크 부분은 희생 하드마스크 부분의 제거에 이용된 것과 동일한 에칭 작업에서 실질적으로 제거될 수 있을 것이다. 그 대신, 제 2 에칭 프로세스가 희생 마스크 부분을 필요로 할 수도 있을 것이다. 일 실시예에서, 희생 마스크 부분은 비정질 탄소로 구성되고 O2 및 N2 또는 CH4, N2 및 O2 의 조합으로 이루어진 그룹으로부터 선택된 가스로 구성되는 플라즈마를 가지는 건식 에칭으로 제거될 수 있다.
흐름도(200)의 작업(216) 및 대응하는 도 3j를 참조하면, 중간배치형 라인(341)을 구비하는 절단된 스페이서 마스크(340)의 이미지가 제 2 마스크 스택(306)으로 전사되어 반도체 층(308) 위에 에칭 마스크(370)를 형성한다. 일 실시예에서, 제 2 마스크 스택(306)은 실질적으로 단일 물질로 구성되고 단일 에칭 작업 중에 에칭되어 에칭 마스크(370)를 형성한다. 특정 실시예에서, 제 2 마스크 스택(306)은 실질적으로 실리콘 질화물, 실리콘 산화물, 및 비정질 또는 다결정 실리콘으로 이루어진 그룹으로부터 선택된 단일 물질로 실질적으로 구성된다. 대안적인 실시예에서, 도 3b와 관련하여 설명한 바와 같이, 제 2 마스크 스택(306)은 제 2 마스크 층(306B) 위쪽의 하드마스크 층(306A)으로 구성된다. 일 실시예에서, 도 3j에 도시된 바와 같이, 에칭 마스크(370)는 하드마스크 부분(370A) 및 마스크 부분(370B)으로 구성된다. 제 2 하드마스크 층(306A)의 두께 및 물질 조성에 대한 실시예 및 하드마스크 부분(370A)이 도 3b와 관련하여 설명되었다. 본 발명의 실시예에 따라, 절단된 스페이서 마스크(340)의 이미지가 마스크 부분(370B)을 형성하기 위해서 이용되는 패터닝 작업과 구별되는 에칭 작업에서 제 2 하드마스크 층(306A)으로 전사된다. 일 실시예에서, 제 2 하드마스크 층(306A)은 실질적으로 비정질 또는 다결정 실리콘으로 구성되고 CHF3 가스를 이용하는 건식 에칭으로 에칭되어 하드마스크 부분(370A)을 형성한다. 다른 실시예에서, 제 2 하드마스크 층(306A)은 실질적으로 실리콘 산화물로 구성되고 CH2F2 그리고 Cl2 와 HBr의 조합으로 이루어진 그룹으로부터 선택된 가스를 이용하는 건식 에칭으로 에칭되어 하드 마스크 부분(370A)을 형성한다. 다른 실시예에서, 제 2 하드마스크 층(306A)은 실질적으로 실리콘 질화물로 구성되고 C4F8, Cl2 및 HBr 로 이루어진 그룹으로부터 선택된 가스를 이용하는 건식 에칭으로 에칭되어 하드마스크 부분(370A)을 형성한다.
본 발명의 실시예에 따라, 절단된 스페이서 마스크(340)의 이미지가 하드마스크 부분(370A)으로 전사되어 제 2 에칭 작업 중에 마스크 부분(370B)을 형성한다. 제 2 마스크 층(306B) 및 에칭 마스크(370)의 마스크 부분(370B)은 후속하는 반도체 층(308)의 패터닝에 이용되는 에칭 프로세스를 실질적으로 견딜 수 있는 적절한 임의 물질로 구성될 것이다. 일 실시예에서, 제 2 마스크 층(306B)은 제 1 마스크 층(304B)의 조성의 실시예와 관련하여 설명한 비정질 탄소 물질과 같은 비정질 탄소 물질로 구성된다. 특정 실시예에서, 제 2 마스크 층(306B)의 두께 및 에칭 마스크(370)의 마스크 부분(370B)의 두께는 에칭 마스크(370)의 각 라인의 폭의 3.125-6.875 배이다. 도 3j에 도시된 바와 같이, 에칭 마스크(370)의 각 라인에 대한 실질적으로 수직인 프로파일을 유지하는 임의 에칭 프로세스에 의해서 제 2 마스크 층(306B)을 에칭하여 마스크 부분(370B)을 형성한다. 일 실시예에서, 제 2 마스크 층(306B)은 비정질 탄소로 구성되고 O2 와 N2 의 조합 또는 CH4, N2 및 O2 의 조합으로 이루어진 그룹으로부터 선택된 가스로 구성된 플라즈마를 이용하는 건식 에칭 프로세스를 이용하여 제거된다.
다양한 실시예를 통해, 희생 마스크로부터의 라인의 빈도수의 3배인 라인들로 구성된 에칭 마스크(370)를 제조하기 위한 하나 이상의 방법이 설명되었다. 이 어서, 예를 들어 집적 회로를 위한 소자 제조를 위해서, 에칭 마스크(370)를 이용하여 반도체 층(308)을 패터닝할 수 있을 것이다. 본 발명의 실시예에 따라, 에칭 마스크(370)는 실질적으로 비정질 탄소 물질로 구성된 마스크 부분(370B)을 구비한다. 반도체 층(308)을 패터닝하기 위해 이용되는 에칭 프로세스 중에, 비정질 탄소 물질은 부동태화(passivated)되고, 반도체 층(308)의 전체 에칭 동안에 이미지 및 치수를 유지할 수 있게 된다. 비록, 절단된 스페이서 마스크(340)가 반도체 층(308)을 패터닝하기 위한 원하는 치수를 가지지만, 절단된 스페이서 마스크(340)의 물질은 반도체 층으로의 정밀한 이미지 전사를 견디기에 적합하지 않으며, 그와 같은 경우에, 에칭 프로세스 중에 품질저하가 발생될 것이다. 본 발명의 실시예에 따라, 도 3i 및 도 3j와 관련하여 설명한 바와 같이, 절단된 스페이서 마스크의 이미지는 반도체 층으로의 전사에 앞서서 비정질 탄소 물질을 포함하는 층으로 먼저 전사된다.
반도체 층(308)은 3배 빈도수 마스크를 필요로 하는 소자 제조 또는 다른 반도체 구조 제조에서 바람직한 임의 층이 될 수 있을 것이다. 본 발명의 실시예에 따라, 반도체 층(308)은 구분되게 형성된(distinctly defined) 반도체 구조물의 어레이로 적절하게 패터닝될 수 있는 임의 물질을 포함한다. 일 실시예에서, 반도체 층(308)은 Ⅳ족-계 물질(group Ⅳ-based material) 또는 Ⅲ-Ⅴ족 물질로 구성된다. 또한, 반도체 층(308)은 구분되게 형성된 반도체 구조물의 어레이로 패터닝될 수 있는 적절한 임의 형태(morphology)를 포함할 수 있다. 일 실시예에서, 본 발명의 실시예에 따라, 의 형태는 비정질, 단결정 및 다결정으로 이루어진 그룹으로부터 선택된다. 일 실시예에서, 반도체 층(308)은 전하-운반자 도펀트 불순물 원자를 포함한다. 반도체 층(308)은 기판 위에 추가로 잔류할 수 있다. 기판은 제조 프로세스를 견딜 수 있는 임의 물질을 포함할 수 있다. 일 실시예에서, 기판은 가요성(flexible) 플라스틱 시트를 포함한다. 기판은 제조 프로세스를 견딜 수 있고 반도체 층이 적절하게 잔류될 수 있는 물질을 추가로 포함할 수 있다. 일 실시예에서, 기판은 결정질 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 Ⅳ족-계 물질을 포함할 수 있다. 다른 실시예에서, 기판은 Ⅲ-Ⅴ족 물질을 포함한다. 기판은 또한 절연 층을 포함할 수 있다. 일 실시예에서, 절연 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물 및 고-k 유전체 층으로 이루어진 그룹으로부터 선택된 물질을 포함한다.
본 발명의 실시예는 희생 마스크내의 라인들의 단부를 둘러싸는 영역에서 절단되는 스페이서 마스크의 제조로 제한되는 것이 아님을 이해할 수 있을 것이다. 본 발명의 다른 실시예에 따라, 라인-단부 이외의 구조물을 둘러싸는 스페이서 마스크의 부분들이 구조적으로 지지되는 희생 마스크의 존재하에서 절단된다. 도 4a-4d는 본 발명의 실시예에 따라, 스페이서 마스크 제조 프로세스에서의 작업을 나타내는 평면도이다.
도 4a를 참조하면, 패턴화된 포토레지스트 층(420)이 희생 마스크(310)에 의해 구조적으로 지지되고 중간배치형 라인(419)을 구비하는 스페이서 마스크(414)의 위쪽에 형성된다. 희생 마스크(410)로부터의 비-선형 피쳐를 둘러싸는 스페이서 마스크(414)의 스페이서 라인의 단부 영역(416)은 패턴화된 포토레지스트 층(420) 내의 윈도우(430)에 의해서 노출된다. 이러한 평면도는 도 3gg에 대응하며, 도 3gg에 도시된 라인-단부들과 상이한 스페이서 마스크(314)의 영역들을 도시할 것이다. 도 4b를 참조하면, 스페이서 마스크(414)가 절단되어 중간배치형 라인(441)을 구비하는 절단된 스페이서 마스크(440)를 형성한다. 추가적으로, 패턴화된 포토레지스트 층(420) 및 희생 마스크(410)가 제거된다. 본 발명의 실시예에 따라, 스페이서 마스크(414)의 비-선형 부분들이 절단되는 동안에 희생 마스크(410)는 구조적 지지를 위해서 유지된다. 이러한 프로세스로 인해서, 도 4b에 도시된 바와 같이, 절단된 스페이서 마스크(440)의 중간배치형 라인들 및 스페이서 라인들의 간격 보다 큰 거리 만큼 분리된 스페이서 단부(480)들을 가지고 스페이서 라인들을 구비하는 절단된 스페이서 마스크(440)가 형성될 수 있다. 일 실시예에서, 하나의 콘택(contact)을 가지는 절단된 스페이서 마스크(440)로부터의 하나 이상의 스페이서 또는 중간배치형 라인과 의도하지 않게 접촉할 위험이 없이, 각 스페이서 단부(480)에 대한 후속 콘택(contact)의 형성을 용이하게 할 수 있다.
스페이서 마스크의 형성 중에, 스페이서 라인 및 중간배치형 라인 보다 더 유지하는 것이 바람직할 것이다. 스페이서 마스크의 형성 동안에 면적 유지 영역(area presevation region)이 유지될 것이다. 도 5a-5d는, 본 발명의 실시예에 따라, 면적-유지 단계를 포함하는 스페이서 마스크 제조 방법에서의 일련의 작업을 단면 도시한다.
도 5a를 참조하면, 스페이서 층(512)은 희생 마스크(510)와 등각적으로 부착된다. 중간배치형 마스크 스택(517)이 스페이서 층(512)의 위쪽에 그리고 희생 마 스크(510)의 라인들 사이에 형성된다. 스페이서 층(512)은 면적-유지 단계를 포함하는 빈도수 3배화 계획에서 이용하기 위한 스페이서 마스크가 최종적으로 될 수 있는 물질의 공급원이다. 도 5a는 전술한 도 3e에 대응한다. 면적-유지 마스크 스택(590)이 중간배치형 마스크 스택(517)의 형성과 같은 단계에서 형성된다. 본 발명의 실시예에 따라, 스페이서 마스크 형성 에칭 작업 중에 제거될 수 있는 스페이서 층(512)의 부분들을 유지하기 위해서, 면적-유지 마스크 스택(590)을 패턴닝한다. 일 실시예에서, 스페이서 층(512)은 중간배치형 마스크 스택(517) 및 면적-유지 마스크 스택(590)을 형성하기 위해 이용되는 포토레지스트 스택의 부착 및 패터닝 중에 희생 마스크(510)에 대한 구조적 지지를 제공한다.
도 5b를 참조하면, 스페이서 층(512)이 에칭되고 중간배치형 마스크 스택(517) 및 면적-유지 마스크 스택(590)이 제거되어 중간배치형 라인(519)을 가지는 스페이서 마스크(514)를 형성한다. 또한, 스페이서 마스크(514)는 면적-유지 마스크 스택(590)에 의한 보호로 인해서 유지되는 면적-유지 부분(592)을 포함한다. 이어서, 절단 프로세스를 통한 희생 마스크(510)의 유지를 포함하는 절단 프로세스 시퀀스에서 스페이서 마스크(514)가 절단된다. 또한, 본 발명의 실시예에 따라, 면적-유지 부분(592) 역시 절단 프로세스 중에 유지된다.
도 5c를 참조하면, 희생 마스크(510)가 제거되고, 중간배치형 라인(541) 및 면적-유지 부분(592)을 가지는 절단된 스페이서 마스크(540) 만이 남는다. 도 5d를 참조하면, 중간배치형 라인(541) 및 면적-유지 부분(592)을 가지는 절단된 스페이서 마스크(540)의 이미지가 제 2 마스크 스택(506)으로 전사되어 에칭 마스 크(570)를 형성한다. 본 발명의 실시예에 따라, 면적-유지 프로세스의 결과로서, 도 5d에 도시된 바와 같이, 에칭 마스크(570)는 에칭 마스크(570)내의 가장 얇은 라인들의 폭 보다 큰 폭을 가지는 하나 이상의 피쳐를 포함한다. 절단 프로세스 및 면적-유지/중간배치형 마스크 형성 프로세스의 순서(ordering)는 시퀀스-의존형은 아닐 것이다. 본 발명의 다른 실시예에 따라, 절단 프로세스가 면적-유지/중간배치형 마스크 형성 프로세스에 앞서서 실시된다.
스페이서 마스크 프로세스와 함께 면적-유지 프로세스를 이용하여 콘택 형성을 위해 이용될 수 있는 반도체 층내의 영역을 최종적으로 형성할 수 있을 것이다. 도 6a-6b는, 본 발명의 실시예에 따라, 면적-유지 프로세스를 포함하는 스페이서 마스크 제조 방법의 작업들을 도시한 평면도이다.
도 6a를 참조하면, 도 5b와 관련하여 설명한 바와 같이, 중간배치형 라인(619) 및 면적-유지 영역(692)을 가지는 스페이서 마스크(614)가 희생 마스크(610)와 관련하여 형성된다. 도 6b를 참조하면, 스페이서 마스크(614)가 절단되어 중간배치형 라인(619) 및 면적-유지 영역(692)을 가지는 절단된 스페이서 마스크(640)를 형성하고, 이어서 희생 마스크(610)가 제거된다. 면적-유지 영역(692)은 콘택이 형성될 수 있는 큰 영역을 제공한다. 본 발명의 실시예에 따라, 스페이서 마스크 형성 에칭 작업 중에 제거될 수 있는 스페이서 층의 일부가 면적-유지 마스크와 함께 유지된다.
반도체 마스크를 제조하기 위한 방법을 개시하였다. 실시예에서, 일련의 라인들로 구성된 희생 마스크를 가지는 반도체 스택이 제공된다. 이어서, 희생 마스 크의 일련의 라인들의 측벽에 인접한 스페이서 라인들을 가지는 스페이서 마스크가 형성된다. 마지막으로, 희생 마스크가 제거되어 스페이서 마스크 만을 제공한다. 일 실시예에서, 일 실시예에서, 스페이서 마스크는 희생 마스크와 등각적으로 반도체 스택 상에 스페이서 층을 부착함으로써 형성된다. 이어서, 희생 마스크의 일련의 라인들과 중간에 그리고 스페이서 층의 위쪽에 포토레지스트 층이 부착되고 패터닝된다. 후속하여, 스페이서 층이 에칭되어 스페이서 라인들 사이의 중간배치형 라인과 함께 희생 마스크의 일련의 라인들의 측벽에 인접한 스페이서 라인들을 가지는 스페이서 마스크를 제공한다. 마지막으로, 희생 마스크가 제거되어 스페이서 마스크 만을 제공한다. 특정 실시예에서, 스페이서 마스크의 중간배치형 라인들 및 스페이서 라인들이 희생 마스크의 일련의 라인들의 빈도수를 3배 증대시킨다.
도 1a-1c는 종래 기술에 따른 통상적인 반도체 리소그래픽 프로세스를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 스페이서 마스크 제조 프로세스의 예시적인 방법을 도시한 흐름도이다.
도 3a-3j는, 본 발명의 실시예에 따라, 반도체 스택에 적용되었을 때, 도 2의 흐름도로부터의 일련의 작업들을 나타내는 단면도 및 평면도이다.
도 4a-4b는, 본 발명의 실시예에 따라, 스페이서 마스크 제조 프로세스의 예시적인 방법을 도시한 평면도이다.
도 5a-5d는, 본 발명의 실시예에 따라, 스페이서 마스크 제조 프로세스의 예시적인 방법을 도시한 단면도이다.
도 6a-6b는, 본 발명의 실시예에 따라, 스페이서 마스크 제조 프로세스의 예시적인 방법을 도시한 평면도이다.

Claims (15)

  1. 반도체 마스크 제조 방법으로서:
    일련의 라인들로 구성되는 희생 마스크를 구비하는 반도체 스택을 제공하는 단계;
    상기 일련의 라인들의 측벽에 인접한 스페이서 라인들 및 상기 스페이서 라인들 사이의 중간배치형 라인들을 포함하는 스페이서 마스크를 형성하는 단계; 및
    상기 희생 마스크를 제거하는 단계를 포함하는
    반도체 마스크 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서 마스크의 중간배치형 라인 및 스페이서 라인의 빈도수(frequency)가 상기 희생 마스크의 일련의 라인들의 빈도수의 3배(triple)인
    반도체 마스크 제조 방법.
  3. 제 2 항에 있어서,
    상기 희생 마스크의 일련의 라인들의 피치가 약 6인
    반도체 마스크 제조 방법.
  4. 제 1 항에 있어서,
    중간배치형 라인을 가지는 절단된 스페이서 마스크를 형성하기 위해서 상기 스페이서 마스크의 각각의 스페이서 라인의 일부를 절단(cropping)하는 단계를 더 포함하고,
    상기 중간배치형 라인을 구비하는 절단된 스페이서 마스크를 후속하여 형성하기 위해서 상기 희생 마스크를 제거하는
    반도체 마스크 제조 방법.
  5. 반도체 마스크 제조 방법으로서:
    일련의 라인들로 구성된 희생 마스크를 구비한 반도체 스택을 제공하는 단계;
    상기 반도체 스택의 위쪽에 그리고 상기 희생 마스크와 등각적으로 스페이서 층을 부착(deposit)하는 단계;
    상기 희생 마스크의 일련의 라인의 중간에 그리고 상기 스페이서 층의 위쪽에 포토레지스트 층을 부착하고 패터닝하는 단계;
    상기 스페이서 라인들 사이의 중간배치형 라인 및 상기 일련의 라인의 측벽에 인접한 스페이서 라인을 구비하는 스페이서 마스크를 제공하기 위해서 상기 스 페이서 층을 에칭하는 단계로서, 상기 희생 마스크의 상부 표면을 노출시키는, 스페이서 층 에칭 단계; 그리고
    상기 희생 마스크를 제거하는 단계를 포함하는
    반도체 마스크 제조 방법.
  6. 제 5 항에 있어서,
    중간배치형 라인을 가지는 절단된 스페이서 마스크를 형성하기 위해서 상기 스페이서 마스크의 각각의 스페이서 라인의 일부를 절단(cropping)하는 단계를 더 포함하고,
    상기 중간배치형 라인을 구비하는 절단된 스페이서 마스크를 후속하여 형성하기 위해서 상기 희생 마스크를 제거하는
    반도체 마스크 제조 방법.
  7. 제 5 항에 있어서,
    상기 스페이서 층이 실질적으로 실리콘으로 구성되고, 상기 희생 마스크의 상부 부분이 실리콘 질화물 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 물질로 실질적으로 구성되며, 상기 스페이서 마스크를 제공하기 위해서 상기 스페이 서 층을 에칭하는 단계가 Cl2 및 HBr로 이루어진 그룹으로부터 선택된 가스를 이용한 건식 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  8. 제 7 항에 있어서,
    상기 희생 마스크를 제거하는 단계는 고온 H3PO4 습식 에칭, 수성 플루오르화수소산 습식 에칭 및 SiCoNi 에칭으로 이루어진 그룹으로부터 선택된 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  9. 제 5 항에 있어서,
    상기 스페이서 층이 실질적으로 실리콘 산화물로 구성되고, 상기 희생 마스크의 상부 부분이 실리콘 질화물 및 실리콘으로 이루어진 그룹으로부터 선택된 물질로 실질적으로 구성되며, 상기 스페이서 마스크를 제공하기 위해서 상기 스페이서 층을 에칭하는 단계가 C4F8 및 CHF3 로 이루어진 그룹으로부터 선택된 가스를 이용한 건식 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  10. 제 9 항에 있어서,
    상기 희생 마스크를 제거하는 단계는 고온 H3PO4 습식 에칭, SiCoNi 에칭, Cl2 플라즈마 에칭 및 CF4/O2 플라즈마 에칭으로 이루어진 그룹으로부터 선택된 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  11. 제 5 항에 있어서,
    상기 스페이서 층이 실질적으로 실리콘 질화물로 구성되고, 상기 희생 마스크의 상부 부분이 실리콘 산화물 및 실리콘으로 이루어진 그룹으로부터 선택된 물질로 실질적으로 구성되며, 상기 스페이서 마스크를 제공하기 위해서 상기 스페이서 층을 에칭하는 단계가 CH2F2 및 CHF3 로 이루어진 그룹으로부터 선택된 가스를 이용하는 건식 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  12. 제 11 항에 있어서,
    상기 희생 마스크를 제거하는 단계는 수성 플루오르화수소산 습식 에칭, SiCoNi 에칭, Cl2 플라즈마 에칭 및 CF4/O2 플라즈마 에칭으로 이루어진 그룹으로부터 선택된 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
  13. 제 5 항에 있어서,
    상기 스페이서 마스크의 중간배치형 라인 및 상기 스페이서 라인의 빈도수가 상기 희생 마스크의 일련의 라인들의 빈도수의 3배인
    반도체 마스크 제조 방법.
  14. 반도체 마스크 제조 방법으로서:
    마스크 층을 가지는 반도체 스택을 제공하는 단계;
    상기 마스크 층 위쪽에 이미지를 형성하기 위해서 제 1 포토레지스트 층을 부착하고 패터닝하는 단계;
    상기 이미지를 가지고 일련의 라인들로 구성되는 희생 마스크를 형성하기 위해서 상기 마스크 층을 에칭하는 단계;
    상기 반도체 스택의 위쪽에 그리고 상기 희생 마스크와 등각적으로 스페이서 층을 부착하는 단계;
    상기 스페이서 층의 위쪽에 면적-유지(area-preservation) 마스크 및 중간배치형 마스크를 형성하기 위해서 제 2 포토레지스트 층을 부착하고 패터닝하는 단계;
    스페이서 라인, 중간배치형 라인 및 면적-유지 영역으로 구성된 스페이서 마스크를 제공하기 위해서 상기 스페이서 층을 에칭하는 단계로서, 상기 스페이서 라인이 상기 희생 마스크의 일련의 라인의 측벽에 인접하고, 상기 중간배치형 라인들이 상기 스페이서 라인들 사이에 위치하며, 상기 스페이서 층을 에칭하는 단계가 상기 희생 마스크의 상부 표면을 노출시키는, 스페이서 층 에칭 단계;
    상기 스페이서 마스크의 스페이서 라인의 적어도 일부를 노출시키기 위해서 상기 희생 마스크 및 상기 스페이서 마스크 위쪽에 제 3 포토레지스트 층을 부착하고 패터닝하는 단계;
    상기 스페이서 마스크를 절단하기 위해서 상기 스페이서 마스크의 스페이서 라인의 노출된 부분을 에칭하는 단계; 및
    상기 희생 마스크를 제거하는 단계를 포함하는
    반도체 마스크 제조 방법.
  15. 제 14 항에 있어서,
    상기 스페이서 층이 실질적으로 실리콘으로 구성되고, 상기 희생 마스크의 상부 부분이 실리콘 질화물 및 실리콘 산화물로 이루어진 그룹으로부터 선택된 물질로 실질적으로 구성되며, 상기 스페이서 마스크를 제공하기 위해서 상기 스페이서 층을 에칭하는 단계가 Cl2 및 HBr로 이루어진 그룹으로부터 선택된 가스를 이용한 건식 에칭 프로세스를 이용하는 단계를 포함하는
    반도체 마스크 제조 방법.
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