KR20080100683A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 매트(MAT) 에지부에 있어서, 게이트 라인의 탭(Tap) 영역 및 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와, 상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 게이트 탭 영역 하부에 리세스를 형성함으로써, 리세스에 매립된 게이트 폴리실리콘층이 스트레스의 버퍼(Buffer) 역할을 하여 게이트 탭 영역의 게이트 패턴이 쓰러지는 현상을 방지하는 기술을 개시한다.
Description
도 1a는 종래 기술에 따른 반도체 소자의 게이트 라인을 도시한 레이아웃.
도 1b는 종래 기술에 따른 반도체 소자의 게이트 라인 제조 방법을 도시한 사시도.
도 2a는 본 발명에 따른 반도체 소자의 게이트 라인을 도시한 레이아웃.
도 2b는 본 발명에 따른 반도체 소자의 게이트 라인 제조 방법을 도시한 사시도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 103, 203 : 게이트 폴리실리콘층
105, 205 : 게이트 금속층 107, 207 : 게이트 하드마스크층
110, 210 : 게이트 라인 115, 215 : 게이트 탭 영역
120 : 리세스 220a: 제 1 리세스
220b : 제 2 리세스
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 매 트(MAT) 에지부에 있어서, 게이트 라인의 탭(Tap) 영역 및 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와, 상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 게이트 탭 영역 하부에 리세스를 형성함으로써, 리세스에 매립된 게이트 폴리실리콘층이 스트레스의 버퍼(Buffer) 역할을 하여 게이트 탭 영역의 게이트 패턴이 쓰러지는 현상을 방지하는 기술을 개시한다.
최근 게이트 전극의 선폭은 칩의 면적 축소를 위해 좁아지고, 게이트 라인의 저항을 고려하면 게이트 높이는 높아지게 된다. 따라서, 게이트 선폭 대비 높이가 높아 층간 절연막이 게이트와 게이트 사이를 완전히 매립하지 못하고 랜딩 플러그 콘택(Landing Plug Contact) 형성 시 좁은 면적으로 인해 식각 능력이 떨어져 오픈이 안되는 문제점을 방지하기 위해 리세스 게이트를 적용하는 기술이 사용되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 게이트 라인 형성 방법을 도시한 레이아웃 및 사시도이다.
도 1a를 참조하면, 매트 영역에 게이트 라인이 구비된 모습을 도시한 레이아웃으로, 반도체 기판(미도시) 상에 게이트 라인(110)이 구비되어 있으며, 게이트 라인(110) 에지부에는 게이트 라인(110)의 선폭보다 큰 선폭을 가지는 게이트 탭 영역(115)이 구비되어 있다.
그리고, 게이트 탭 영역(115)을 제외한 게이트 라인(110) 하부에는 리세스(120)가 구비되도록 하는 것이 바람직하다.
도 1b를 참조하면, 매트 에지부에 게이트 탭 영역(115)이 구비된 반도체 기판(100)에 리세스 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 리세스(120)를 형성한다.
여기서, 게이트 탭 영역(115)에는 리세스가 형성되지 않도록 하는 것이 바람직하다.
다음에, 상기 감광막 패턴(미도시)을 제거한다.
그 다음, 리세스(120)를 포함하는 전체 표면에 일정 두께의 게이트 절연막(미도시)을 형성하고, 리세스(120)가 매립되도록 게이트 폴리실리콘층(103), 게이트 금속층(105) 및 게이트 하드마스크층(107)의 적층구조를 형성한다.
그 다음, 상기 적층구조 상부에 감광막(미도시)을 형성한 후 게이트용 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 게이트 라인을 정의하는 감광막 패턴(미도시)을 형성한다.
그리고, 상기 감광막 패턴(미도시)을 마스크로 상기 적층구조를 식각하여 게이트 라인을 형성하고, 상기 감광막 패턴(미도시)을 제거한다.
이때, 게이트 탭 영역(115)에는 리세스가 구비되어 있지 않으므로, 게이트 라인(110)과 게이트 탭 영역(115)이 비대칭적인 구조를 가지게 된다. 따라서, 게이트 탭 영역(115)에 형성된 게이트 라인(110)이 쓰러지는 리닝(Leaning) 현상이 발 생하게 된다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 매트 에지부의 게이트 탭 영역과 게이트 라인이 비대칭적인 구조로 형성됨으로써, 열 처리 공정에 대한 스트레스 차이가 발생하여 상대적으로 넓은 면적을 가지는 상기 게이트 탭 영역에 스트레스가 집중하고, 텅스텐 실리사이드의 실리콘 이동이 스트레스가 없는 부분에만 집중되어 게이트가 쓰러지는 리닝(Leaning) 현상 및 휘어지는 벤딩(Bending) 현상이 발생한다.
또한, 라이트 산화 공정(Light Oxidation) 시 부피가 증가되면서 스트레스가 발생하여 게이트 리닝 현상이 심화되며, 텅스텐 실리사이드 측벽의 중심부위에 집중되는 스트레스로 인해 측벽의 라이트 산화막의 두께가 비정상적으로 작게 성장되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 매트 에지부에 구비된 게이트 탭 영역 하부에 리세스를 형성한 후 게이트 패턴 형성 공정을 수행함으로써, 상기 리세스에 매립된 게이트 폴리실리콘층이 스트레스의 버퍼(Buffer) 역할을 하여 상기 게이트 탭 영역의 게이트 패턴이 쓰러지는 현상을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 소자의 매트(MAT) 에지부에 있어서,
게이트 라인의 탭(Tap) 영역 및 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스를 형성하는 단계와,
상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와,
상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 게이트 패턴 형성 후 라이트 산화 공정(Light Oxidation)을 수행하는 단계를 더 포함하는 것과,
상기 게이트 금속층은 텅스텐 실리사이드(WSix)인 것과,
상기 게이트 하드마스크층은 질화막인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 게이트 라인 형성 방법을 도시한 레이아웃 및 단면도이다.
도 2a의 (ⅰ)은 매트 에지부에 게이트 라인(210)이 구비된 모습을 도시한 레이아웃이며, 도 2a의 (ⅱ)는 상기 도 2a의 (ⅰ)의 'A' 부분을 확대 도시한 사진이다.
도 2a의 (ⅰ) 및 (ⅱ)를 참조하면, 반도체 기판(미도시) 상에 게이트 라인(210)이 구비되어 있으며, 게이트 라인(210)의 에지부에는 게이트 라인(210)의 선폭보다 큰 선폭을 가지는 게이트 탭 영역(215)이 구비되어 있다.
여기서, 게이트 라인(210) 및 게이트 탭 영역(215) 하부에 각각 제 1 리세스(220a) 및 제 2 리세스(220b)가 구비되도록 하는 것이 바람직하다.
도 2b를 참조하면, 게이트 라인(210)이 형성된 모습을 도시한 사시도로, 반도체 기판(200) 상부에 감광막(미도시)을 형성한다.
그리고, 게이트 탭 영역(215) 및 리세스 게이트 예정 영역이 정의된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 게이트 탭 영역(215) 및 리세스 게이트 예정 영역을 노출시키는 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 제 1 리세스(220a) 및 제 2 리세스(220b)를 형성하여, 게이트 탭 영역(215)의 하부에도 하나의 리세스가 형성되도록 한다.
그 다음, 상기 감광막 패턴(미도시)을 제거한다.
다음에, 제 1 리세스(220a) 및 제 2 리세스(220b)를 포함하는 전체 표면에 일정 두께의 게이트 절연막(미도시)을 형성한다.
여기서, 상기 게이트 절연막(미도시)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 제 1 리세스(220a) 및 제 2 리세스(220b)를 포함하는 반도체 기판(200) 전체 상부에 게이트 폴리실리콘층(203)을 형성한 후 게이트 폴리실리콘층(203)을 평탄화시킨다.
그 다음, 상기 평탄화된 게이트 폴리실리콘층(203) 상부에 게이트 금속층(205) 및 게이트 하드마스크층(207)의 적층구조를 형성한다.
여기서, 게이트 금속층(205)은 텅스텐 실리사이드(WSix)로 형성하는 것이 바람직하며, 게이트 하드마스크층(207)은 질화막으로 형성하는 것이 바람직하다.
다음에, 게이트 폴리실리콘층(203) 및 상기 적층구조를 식각하여 리세스 게이트를 형성한다.
그 다음, 라이트 산화 공정(Light Oxidation)을 추가적으로 진행한다.
상기와 같이 게이트 탭 영역에도 리세스 게이트를 형성함으로써, 게이트 라인 영역과 게이트 탭 영역에 열이 가해지면서 발생하는 스트레스에 차이가 최소화되어 게이트 금속층 내부의 실리콘이 균일하게 분포됨으로써, 게이트 패턴의 게이트 금속층 양측에 형성되는 폴리실리콘층의 성장량의 차이가 최소화된다.
그리고, 게이트 라인에 리세스를 형성하는 단계에서 게이트 탭 영역의 하부에도 리세스를 형성한 후 게이트 폴리실리콘층을 형성함으로써, 게이트 탭 영역과 게이트 라인 영역의 적층구조가 동일하도록 하여 상대적으로 면적이 넓은 영역인 상기 게이트 탭 영역에 집중되는 스트레스를 완화시켜 게이트 패턴이 쓰러지는 리닝 현상을 방지할 수 있다.
또한, 게이트 탭 영역과 게이트 라인 영역의 부피 차이를 최소화하여 게이트 패턴이 휘어지는 벤딩(Bending) 현상을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 매트 에지부에 구비된 게이트 탭 영역 하부에 리세스를 형성한 후 게이트 패턴 형성 공정을 수행함으로써, 게이트 탭 영역과 게이트 라인 영역의 부피 차이를 최소화시키고, 상기 리세스에 매립된 게이트 폴리실리콘층이 스트레스의 버퍼(Buffer) 역할을 하도록 하여 상기 게이트 탭 영역의 게이트 패턴이 쓰러지는 현상을 방지하여 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 소자의 매트(MAT) 에지부에 있어서,게이트 라인의 탭(Tap) 영역 및 리세스 게이트 예정 영역의 반도체 기판을 식각하여 리세스를 형성하는 단계;상기 리세스를 포함하는 상기 반도체 기판 전면에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계; 및상기 적층구조를 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴 형성 후 라이트 산화 공정(Light Oxidation)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 금속층은 텅스텐 실리사이드(WSix)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 하드마스크층은 질화막인 것을 특징으로 하는 반도체 소자의 제 조 방법.
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| CN103872126A (zh) * | 2012-12-18 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mosfet器件 |
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2007
- 2007-05-14 KR KR1020070046685A patent/KR20080100683A/ko not_active Application Discontinuation
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |