KR20080089092A - 위상 고정 루프 - Google Patents

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KR20080089092A
KR20080089092A KR1020070032089A KR20070032089A KR20080089092A KR 20080089092 A KR20080089092 A KR 20080089092A KR 1020070032089 A KR1020070032089 A KR 1020070032089A KR 20070032089 A KR20070032089 A KR 20070032089A KR 20080089092 A KR20080089092 A KR 20080089092A
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Abstract

본 발명은 제1 입력클럭을 분주하여 제2 입력클럭을 생성하기 위한 제1 클럭분주수단과, 테스트 신호에 응답하여 상기 제1 또는 제2 입력클럭을 선택적으로 출력하기 위한 클럭선택수단과, 상기 클럭선택수단의 출력클럭과 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단과, 상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단과, 상기 제어전압에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단, 및 상기 내부클럭을 분주하여 상기 피드백클럭을 생성하기 위한 제2 클럭분주수단을 구비하는 반도체 소자의 위상고정루프를 제공한다.
Figure P1020070032089
위상 고정 루프, 클럭 분주, 테스트 모드

Description

위상 고정 루프{PHASE LOCKED LOOP}
도 1은 일반적인 위상고정루프를 설명하기 위한 블록도.
도 2는 본 발명의 제1 실시예에 따른 위상고정루프를 설명하기 위한 블록도.
도 3은 본 발명의 제2 실시예에 따른 위상고정루프를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 클럭버퍼링부 210 : 제1 클럭분주부
220 : 클럭선택부 230 : 위상검출부
240 : 제어전압생성부 250 : 전압제어 발진부
260 : 제2 클럭분주부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 노멀 동작의 경우나 테스트 동작의 경우에도 원하는 고주파 클럭을 생성할 수 있는 위상고정루프에 관한 것 이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자의 경우 외부클럭(CLK_EXT)을 입력받아 반도체 소자 내의 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 하지만, 외부클럭(CLK_EXT)은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 소자 내부에는 클럭 동기회로가 구비되어 있다. 이러한 클럭 동기회로에는 위상 고정 루프(PLL : Phase Locked Loop)와 지연 고정 루프(DLL : Delay Locked Loop)가 있으며, 반도체 소자는 클럭 동기회로에서 출력되는 내부클럭(CLK_INN)을 이용하여 외부 장치들과의 여러가지 신호 전송을 수행한다.
위상고정루프는 외부클럭(CLK_EXT)의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에 주로 사용하고, 지연고정루프는 외부클럭(CLK_EXT)과 내부클럭(CLK_INN)의 주파수가 동일한 경우에 주로 사용한다. 기본적으로 위상고정루프와 지연고정루프의 구성은 서로 유사하며, 위상고정루프의 경우에는 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발진기(VCO : Voltage Controlled Oscillator)를 사용하고 지연 고정 루프의 경우에는 전압 제어 지연 라인(VCDL : Voltage Controlled Delay Line)을 사용한다는 점에서 구별될 수 있다.
특히, 위상고정루프는 통신, 무선 시스템, 및 디지털 회로 등의 응용 영역에서 광범위하게 사용되고 있으며, 주파수 합성에 의한 다양한 클럭 생성이 가능하고 클럭/데이터 복구(CDR : Clock Data Recovery)가 쉬운 장점을 가지고 있다. 때문 에, 지연고정루프에 비교해 칩(chip) 면적을 많이 차지하고 설계가 까다로운 단점을 가지고 있지만 널리 쓰이고 있다. 위상고정루프는 칩의 동작주파수가 점점 빨라짐에 따른 고속의 반도체 소자 설계에 있어서 필수적인 회로로써, 반도체 소자 설계 기술의 발전과 더불어 그 응용 분야도 더욱 넓어지리라 생각된다.
도 1은 일반적인 위상고정루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 위상고정루프는 외부클럭(CLK_EXT)을 버퍼링(buffering)하기 위한 클럭버퍼링부(100)와, 클럭버퍼링부(100)의 출력신호인 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 주파수 차이를 검출하여 그에 대응하는 검출신호(DET_UP, DET_DN)를 생성하는 위상주파수 검출부(110)와, 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성부(120), 및 제어전압(V_CTR)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발생부(130)를 구비하고 있다. 여기서, 내부클럭(CLK_INN)과 피드백클럭(CLK_FED)은 동일한 주파수를 가지게 된다.
이하, 위상고정루프의 동작과 동작에 있어서 각 신호들을 살펴보도록 한다.
위상주파수 검출부(110)는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)과의 주파수 차이를 비교하여 기준클럭(CLK_REF)이 피드백클럭(CLK_FED)보다 주파수가 빠른 경우, 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)과의 위상 차에 대응하는 만큼의 펄스 폭을 가지는 업 검출신호(DET_UP)를 출력한다. 이와는 반대로 기준클럭(CLK_REF)이 피드백클럭(CLK_FED)보다 주파수가 느린 경우, 피드백클럭(CLK_FED)과 기준클럭(CLK_REF)과의 주파수 차이에 대응하는 만큼의 펄스 폭을 가지는 다운 검출신호(DET_DN)를 출력한다. 제어전압 생성부(120)는 업 검출신호(DET_UP)에 응답하여 제어전압(V_CTR)의 전압레벨을 높여주고, 다운 검출신호(DET_DN)에 응답하여 제어전압(V_CTR)의 전압레벨을 낮춰준다. 전압제어 발진부(130)는 제어전압(V_CTR)의 전압레벨에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성한다. 이 내부클럭(CLK_INN)은 다시 피드백(feedback)되고 위상주파수 검출부(110)는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)과의 주파수 차이를 비교하게 된다.
위상고정루프는 이와 같은 PLL 동작을 반복적으로 수행하고, 이 같은 PLL 동작을 통해 기준클럭(CLK_REF)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하게 된다.
클럭버퍼링부(100)와, 위상주파수 검출부(110)와, 제어전압 생성부(120), 및 전압제어발진부(130)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 여기서 구체적으로 설명하지 않는다.
한편, 위상고정루프를 구비한 반도체 소자를 사용자가 사용하는데 까지는 여러가지 테스트를 거치게 된다. 모든 테스트를 통과한 이후 사용자가 사용하는 단계에서는 실질적으로 이용되는 외부클럭(이하, "시스템 클럭"이라 칭함)이 위상고정루프에 입력된다. 그래서, 위상고정루프는 PLL 동작을 통해 원하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하고, 내부회로는 이 내부클럭(CLK_INN)을 제공받아 안정된 동작을 보장받게 된다.
테스트 단계를 살펴보면, 테스트시 사용되는 외부클럭(이하, "테스트 클럭"이라 칭함)이 위상고정루프에 입력된다. 때문에, 테스트 클럭과 시스템 클럭의 주 파수가 동일하여야만 사용자가 사용하는 시스템(system)에서도 위상고정루프가 안정된 내부클럭(CLK_INN)을 생성할 수 있음을 보장할 수 있다.
여기서, 도출되는 문제점을 살펴보자.
만약, 테스트 장비가 1GHz 까지의 테스트 클럭을 생성할 수 있다고 가정하면, 이 테스트 장비는 1GHz 이하의 시스템 클럭을 사용하는 반도체 소자의 테스트가 가능하다. 즉, 위상고정루프는 1GHz 이하의 테스트 클럭을 이용하여 1GHz 이하의 정상적인 내부클럭(CLK_INN)을 생성할 수 있다.
하지만, 1GHz를 초과하는 시스템 클럭을 사용하는 반도체 소자를 테스트 하기에는 문제가 뒤따른다. 즉, 2GHz의 시스템 클럭을 사용하는 반도체 소자의 위상고정루프는 1GHz의 테스트 클럭을 이용하여 1GHz의 내부클럭(CLK_INN)의 생성 여부를 테스트할 수 있지만, 정작 시스템 클럭에서 정상적인 내부클럭(CLK_INN)을 생성할 수 있는지에 대한 테스트는 불가능하게 된다.
이러한 문제점을 해결하기 위해서는 1Gz 이상, 예컨대, 2GHz의 테스트 클럭을 생성할 수 있는 다른 테스트 장비를 필요로 하게 되며, 이는 곧 새로운 테스트 장비를 추가로 구매해야하는 경제적인 부담을 안겨 주게 된다. 요즈음, 점점 고속의 동작 주파수가 요구되는 현 상황에서 이 같은 문제점에 대한 해결책은 반드시 제시되어야 할 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 테스 트 모드시 저주파의 테스트 클럭을 입력받아 고주파의 내부클럭을 생성할 수 있는 위상고정루프를 제공하는데 그 목적이 있다.
또한, 테스트 단계 이후 사용자가 사용하고자 하는 시스템 클럭을 입력받아 원하는 내부클럭을 생성할 수 있는 위상고정루프를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 입력클럭을 분주하여 제2 입력클럭을 생성하기 위한 제1 클럭분주수단; 테스트 신호에 응답하여 상기 제1 또는 제2 입력클럭을 선택적으로 출력하기 위한 클럭선택수단; 상기 클럭선택수단의 출력클럭과 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단; 상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단; 상기 제어전압에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단; 및 상기 내부클럭을 분주하여 상기 피드백클럭을 생성하기 위한 제2 클럭분주수단을 구비하는 반도체 소자의 위상고정루프가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 입력클럭과 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 출력하는 위상주파수 검출수단; 상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단; 상기 제어전압에 대응하는 주파수를 가지는 제1 피드백클럭을 생성하기 위한 전압제어 발진수단; 상기 제1 피드백클럭을 분주하여 제2 피드백클 럭을 생성하기 위한 클럭분주수단; 및 테스트 신호에 응답하여 상기 제1 또는 제2 피드백클럭을 선택적으로 상기 피드백클럭으로써 출력하기 위한 클럭선택수단을 구비하는 반도체 소자의 위상고정루프가 제공된다.
본 발명에 따른 위상고정루프는 테스트 단계에서는 저주파의 테스트클럭으로 고주파의 내부클럭(CLK_INN)을 생성하여 반도체 소자의 정상동작 여부를 판단할 수 있고, 사용자가 사용하는 단계에서는 고주파의 시스템클럭으로 그에 대응하는 내부클럭을 생성할 수 있다. 때문에, 테스트 장비를 바꾸지 않고도 고주파의 시스템 클럭을 사용하는 위상고정루프의 PLL 동작을 테스트 할 수 있음으로써, 추가로 새로운 장비를 구입하는데 따른 비용을 절약할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 위상고정루프를 설명하기 위한 블록도이다.
도 2를 참조하면, 제1 실시예에 따른 위상고정루프는 외부클럭(CLK_EXT)을 버퍼링하기 위한 클럭버퍼링부(200)와, 클럭버퍼링부(200)의 출력신호인 제1 기준클럭(CLK_REF1)을 분주하여 제2 기준클럭(CLK_REF2)을 생성하기 위한 제1 클럭분주부(210)와, 테스트 신호(TM)에 응답하여 제1 또는 제2 기준클럭(CLK_REF1, CLK_REF2)을 선택적으로 출력하기 위한 클럭선택부(220)와, 클럭선택부(220)의 출 력신호와 피드백클럭(CLK_FED)과의 주파수 차이를 검출하여 그에 대응하는 검출신호(DET_UP, DET_DN)를 생성하기 위한 위상주파수 검출부(230)와, 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성부(240), 제어전압(V_CTR)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발생부(250), 및 내부클럭(CLK_INN)을 분주하여 피드백클럭(CLK_FED)을 생성하기 위한 제2 클럭분주부(260)를 구비할 수 있다.
본 발명의 제1 실시예에 따른 동작을 설명에 앞서, 본 명세서에서는 위상고정루프를 테스트하는 단계를 "테스트 모드"라하고, 테스트 이후 사용자가 사용하는 단계를 "노멀 모드"라고 정의하기로 한다. 그리고, 테스트 모드의 경우 입력되는 외부클럭(CLK_EXT)을 "테스트 클럭"이라 하고, 노멀 모드의 경우 입력되는 외부클럭(CLK_EXT)을 "시스템 클럭"이라고 정의하기로 한다. 또한, 테스트 클럭은 테스트 장비에서 생성할 수 있는 저주파의 클럭이고, 시스템 클럭은 테스트 클럭보다 고주파의 클럭을 의미한다. 또한, 테스트 신호(TM)는 테스트 모드에서 예컨대, 논리'하이'를 가지고, 노멀 모드에서 논리'로우'를 가진다고 가정하기로 한다. 또한, 설명의 편의를 위해 제1 및 제2 클럭분주부(210, 260)가 ½의 분주비를 가진다고 가정하기로 한다.
테스트 신호(TM)가 논리'하이'인 테스트 모드의 경우, 저주파의 테스트 클럭(CLK_EXT)을 입력받은 클럭버퍼링부(200)는 제1 기준클럭(CLK_REF1)을 생성한다. 클럭선택부(220)는 논리'하이'인 테스트 신호(TM)에 응답하여 제1 또는 제2 기준클럭(CLK_REF1, CLK_REF2) 중 제1 기준클럭(CLK_REF1)을 출력하고, 위상주파수 검출 부(230)는 제1 기준클럭(CLK_REF1)과 피드백클럭(CLK_FED)과의 주파수 차이에 해당하는 검출신호(DET_UP, DET_DN)를 출력한다. 제어전압 생성부(240)는 검출신호(DET_UP, DET_DN)에 대응하는 제어전압(V_CTR)을 생성하고, 전압제어 발진부(250)는 제어전압(V_CTR)에 대응하는 주파수의 내부클럭(CLK_INN)을 생성한다. 이어서, 제2 클럭분주부(260)는 내부클럭(CLK_INN)을 분주하여 피드백클럭(CLK_FED)을 생성하게 하고, 위상주파수 검출부(230)는 다시 제1 기준클럭(CLK_REF1)과 분주된 피드백클럭(CLK_FED)을 비교하게 된다.
예컨대, 2GHz의 시스템 클럭을 사용하는 위상고정루프를 테스트하는 경우, 테스트 모드시 위상고정루프는 2GHz의 내부클럭(CLK_INN)을 생성할 수 있어야 한다. 위상주파수 검출부(230)는 테스트 클럭인 1GHz의 제1 기준클럭(CLK_REF1)과 피드백클럭(CLK_FED)과의 주파수 차이에 대응하는 만큼의 펄스 폭을 가지는 검출신호(DET_UP, DET_DN)을 생성하고, 제어전압 생성부(240)는 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성한다. 전압제어 발진부(250)는 이 제어전압(V_CTR)에 해당하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하고, 클럭분주부(260)는 이 내부클럭(CLK_INN)을 분주하여 다시 피드백클럭(CLK_FED)을 생성한다.
때문에, 위상고정루프는 피드백클럭(CLK_FED)이 1GHz되도록 PLL 동작을 수행한다. 즉, 전압제어 발진부(250)에서 생성되는 내부클럭이 2GHz되도록 PLL 동작을 수행하게 된다. 결국, 테스트 모드시 1GHz의 테스트 클럭과 분주된 피드백클럭(CLK_FED)으로 2GHz의 내부클럭(CLK_INN)을 생성할 수 있다.
한편, 테스트 신호가 논리'로우'(low)인 노말 모드의 경우, 고주파의 시스템 클럭(CLK_EXT)을 입력받은 클럭버퍼링부(200)는 제1 기준클럭(CLK_REF1)을 생성하고, 제1 클럭분주부(210)는 제1 기준클럭(CLK_REF1)을 분주하여 제2 기준클럭(CLK_REF2)을 생성한다. 클럭선택부(220)는 논리'로우'인 테스트 신호(TM)에 응답하여 제1 또는 제2 기준클럭(CLK_REF1, CLK_REF2) 중 제2 기준클럭(CLK_REF2)을 출력하고, 위상주파수 검출부(230)는 제2 기준클럭(CLK_REF1)과 피드백클럭(CLK_FED)을 비교하여 해당하는 검출신호(DET_UP, DET_DN)를 출력한다. 제어전압 생성부(240)는 검출신호(DET_UP, DET_DN)에 대응하는 제어전압(V_CTR)을 생성하고, 전압제어 발진부(250)는 제어전압(V_CTR)에 대응하는 주파수의 내부클럭(CLK_INN)을 생성한다. 이어서, 제2 클럭분주부(260)는 내부클럭(CLK_INN)을 분주하여 피드백클럭(CLK_FED)을 생성하고, 위상주파수 검출부(230)는 제1 기준클럭(CLK_REF1)을 분주한 제2 기준클럭(CLK_REF2)과 분주한 피드백클럭(CLK_FED)과의 주파수 차이를 다시 비교하게 된다.
예컨대, 2GHz의 시스템 클럭을 사용하는 위상고정루프의 경우, 2GHz의 내부클럭(CLK_INN)을 생성할 수 있어야 한다. 위상주파수 검출부(230)는 2GHz의 시스템 클럭을 분주한 1GHz의 제2 기준클럭(CLK_REF2)과 피드백클럭(CLK_FED)과의 주파수 차이에 대응하는 만큼의 펄스 폭을 가지는 검출신호(DET_UP, DET_DN)을 생성하고, 제어전압 생성부(240)는 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성한다. 전압제어 발진부(250)는 이 제어전압(V_CTR)에 해당하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하고, 클럭분주부(260)는 이 내부 클럭(CLK_INN)을 분주하여 다시 피드백클럭(CLK_FED)을 생성한다.
때문에, 위상고정루프는 피드백클럭(CLK_FED)이 1GHz되도록 PLL 동작을 수행한다. 즉, 전압제어 발진부(250)에서 생성되는 내부클럭이 2GHz되도록 PLL 동작을 수행하게 된다. 결국, 노멀 모드시에 2GHz의 시스템 클럭을 분주한 제2 기준클럭(CLK_REF2)과 분주된 피드백클럭(CLK_FED)으로 2GHz의 내부클럭(CLK_INN)을 생성할 수 있다.
한편, 테스트 신호(TM)는 테스트 모드와 노멀 모드를 구분하는 신호일 수있고, 또한, 주파수 정보를 가지는 신호일 수 있다. 다시 말하면, 저주파의 시스템 클럭을 사용하는 반도체 소자를 테스트하는 경우, 테스트 신호(TM)는 노멀 모드와 동일하게 논리'로우'가 되는 것이 바람직하다.
또한, 제1 실시예에서는 일반적으로 위상고정루프의 피드백 경로에 기본클럭분주기를 더 배치할 수 있다. 기본클럭분주기는 주변환경의 변화에도 정확한 기준주파수를 유지할 수 있는 크리스탈 발진기를 기준주파수원으로 이용하기 위해 출력주파수보다 낮은 피드백 주파수를 구현하기 위한 것으로서, 이러한 기본클럭분주기를 사용하는 경우에는 제2 클럭분주부(260)의 전단 또는 후단에 기본클럭분주기를 배치하면 되고, 이것은 제2 클럭분주부(260)의 분주비와 기본클럭분주기의 분주비를 함께 고려한 - 실제로는 두 분주비를 곱한 - 분주비를 가지는 하나의 분주기로 구현하는 것이 바람직하다.
도 3은 본 발명의 제2 실시예에 따른 위상고정루프를 설명하기 위한 블록도이다.
도 3을 참조하면, 제2 실시예 따른 위상고정루프는 외부클럭(CLK_EXT)을 버퍼링하여 기준클럭(CLK_REF)을 생성하기 위한 클럭버퍼링부(300)와, 기준클럭(CLK_REF)과 클럭선택부(360)의 출력신호와의 주파수 차이를 검출하여 그에 대응하는 검출신호(DET_UP, DET_DN)를 생성하기 위한 위상주파수 검출부(310)와, 검출신호(DET_UP, DET_DN)에 대응하는 전압레벨을 가지는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성부(320)와, 제어전압(V_CTR)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발생부(330)와, 내부클럭(CLK_INN)에 대응되는 제1 피드백클럭(CLK_FED1)을 분주하여 제2 피드백클럭(CLK_FED2)을 생성하기 위한 클럭분주부(350), 및 테스트 신호(TM)에 응답하여 제1 또는 제2 피드백클럭(CLK_FED1, CLK_FED2)을 선택적으로 출력하기 위한 클럭선택부(360)를 구비할 수 있다.
또한, 제2 실시예에서는 일반적으로 위상고정루프에 설계되는 기본클럭분주부(340)를 더 구비할 수 있으며, 이것은 낮은 주파수의 기준클럭을 사용하여 원하는 내부클럭(CLK_INN)을 생성하기 위한 것이다. 기본클럭분주부(340)는 전압제어 발진부(330)와 클럭분주부(350) 사이에 위치할 수 있으며, 이 경우 내부클럭(CLK_INN)을 예정된 기본 분주비로 분주하여 제1 피드백클럭(CLK_FED1)으로써 출력한다. 또한, 기본클럭분주부(340)는 클럭선택부(360)와 위상주파수 검출부(310) 사이에 위치할 수도 있으며, 이 경우 클럭선택부(360)의 출력클럭을 예정된 기본 분주비로 분주하여 위상주파수 검출부(310)에 제공한다.
제2 실시예에 따른 동작을 설명에 앞서, 본 명세서에서는 제1 실시예와 마찬 가지로 테스트 클럭은 테스트 장비에서 생성할 수 있는 저주파의 클럭이고, 시스템 클럭은 테스트 클럭보다 고주파의 클럭인 경우를 의미하고, 테스트 신호(TM)는 테스트 모드에서 예컨대, 논리'하이'를 가지고, 노멀 모드에서 논리'로우'를 가진다고 가정하기로 한다. 또한, 설명의 편의를 위해 클럭분주부(350)는 ½의 분주비를 가진다고 가정하기로 한다. 그리고, 기본클럭분주부(340)의 분주비는 1이라고 가정하여, 동작 설명에는 포함하지 않기로 한다.
우선, 테스트 모드를 살펴보면, 저주파의 테스트 클럭(CLK_EXT)은 클럭 버링부(300)에서 버퍼링되어 기준클럭(CLK_REF)이 되고, 위상주파수 검출부(310)는 기준클럭(CLK_REF)과 클럭선택부(360)의 출력클럭과의 주파수 차이를 검출하여 검출신호(DET_UP, DET_DN)를 출력한다. 제어전압 생성부(320)는 검출신호(DET_UP, DET_DN)에 대응하는 제어전압(V_CTR)을 생성하고, 전압제어 발진부(330)는 제어전압(V_CTR)에 대응하는 주파수를 가지는 제1 피드백클럭(CLK_FED1)인 내부클럭(CLK_INN)을 생성한다. 클럭분주부(350)는 제1 피드백클럭(CLK_FED1)을 분주하여 제2 피드백클럭(CLK_FED2)을 생성하고, 클럭선택부(360)는 테스트신호(TM)에 응답하여 제1 또는 제2 피드백클럭(CLK_FED1, CLK_FED2) 중 제2 피드백클럭(CLK_FED2)을 출력한다. 위상주파수 검출부(310)는 이 제2 피드백클럭(CLK_FED2)과 기준클럭(CLK_REF)을 비교하여 반복적인 PLL 동작을 수행하게 된다.
때문에, 제1 실시예와 마찬가지로 제2 실시예의 위상고정루프는 피드백클럭(CLK_FED)이 1GHz되도록 PLL 동작을 수행한다. 즉, 전압제어 발진부(250)에서 생성되는 내부클럭이 2GHz되도록 PLL 동작을 수행하게 된다. 결국, 테스트 모드시에 1GHz의 테스트 클럭과 분주된 피드백클럭(CLK_FED)으로 2GHz의 내부클럭(CLK_INN)을 생성할 수 있으며, 반도체 소자가 2GHz의 안정적인 내부클럭(CLK_INN)을 생성하는지에 대한 테스트가 가능하게 된다.
노멀 모드를 살펴보면, 고주파의 시스템 클럭(CLK_EXT)은 클럭 버퍼링부(300)에서 버퍼링되어 기준클럭이(CLK_REF)이 되고, 위상주파수 검출부(310)는 기준클럭(CLK_REF)과 클럭선택부(360)의 출력클럭과의 주파수 차이를 검출하여 검출신호(DET_UP, DET_DN)를 출력한다. 제어전압 생성부(320)는 검출신호(DET_UP, DET_DN)에 대응하는 제어전압(V_CTR)을 생성하고, 전압제어 발진부(330)는 제어전압(V_CTR)에 대응하는 주파수를 가지는 제1 피드백클럭(CLK_FED1)인 내부클럭(CLK_INN)을 생성한다. 클럭선택부(360)는 테스트신호(TM)에 응답하여 제1 또는 제2 피드백클럭(CLK_FED1, CLK_FED2) 중 제1 피드백클럭(CLK_FED1)을 출력하고, 위상주파수 검출부(310)는 이 제1 피드백클럭(CLK_FED1)과 기준클럭(CLK_REF)을 비교하여 반복적인 PLL 동작을 수행하게 된다.
때문에, 위상고정루프는 피드백클럭(CLK_FED)이 1GHz되도록 PLL 동작을 수행한다. 즉, 전압제어 발진부(250)에서 생성되는 내부클럭이 2GHz되도록 PLL 동작을 수행하게 된다. 결국, 노멀 모드시에 2GHz의 시스템 클럭과 분주되지 않은 피드백클럭(CLK_FED)으로 2GHz의 내부클럭(CLK_INN)을 생성할 수 있다.
한편, 제1 실시예와 마찬가지로 제2 실시예에서도 테스트 신호(TM)는 테스트 모드와 노멀 모드를 구분하는 신호일 수있고, 또한, 주파수 정보를 가지는 신호일 수 있다. 다시 말하면, 저주파의 시스템 클럭을 사용하는 반도체 소자를 테스트하 는 경우, 테스트 신호(TM)는 노멀 모드와 동일하게 논리'로우'가 되는 것이 바람직하다.
전술한 바와 같이, 본 발명에 따른 위상고정루프는 테스트시 저주파의 테스트클럭으로 고주파의 내부클럭(CLK_INN)을 생성하여 반도체 소자의 정상동작 여부를 판단할 수 있고, 사용자가 사용하는 단계에서는 고주파의 시스템클럭으로 그에 대응하는 내부클럭(CLK_INN)을 생성하여 정상적인 회로동작을 보장할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 테스트 장비를 바꾸지 않고도 고주파의 시스템 클럭을 사용하는 반도체 소자의 위상고정루프의 PLL 동작을 테스트할 수 있음으로써, 추가로 새로운 장비를 구입하는데 따른 비용을 절약할 수 있는 효과를 얻을 수 있다.
또한, 테스트 모드 뿐 아니라 노멀 모드에서도 원하는 PLL 동작을 가능하게 함으로써, 회로의 다양성을 높여줄 수 있는 효과를 얻을 수 있다.

Claims (12)

  1. 제1 입력클럭을 분주하여 제2 입력클럭을 생성하기 위한 제1 클럭분주수단;
    테스트 신호에 응답하여 상기 제1 또는 제2 입력클럭을 선택적으로 출력하기 위한 클럭선택수단;
    상기 클럭선택수단의 출력클럭과 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 생성하기 위한 위상주파수 검출수단;
    상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단;
    상기 제어전압에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진수단; 및
    상기 내부클럭을 분주하여 상기 피드백클럭을 생성하기 위한 제2 클럭분주수단
    을 구비하는 위상고정루프.
  2. 제1항에 있어서,
    외부클럭을 버퍼링하여 상기 제1 입력클럭을 출력하기 위한 버퍼링수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  3. 제1항 또는 제2항에 있어서,
    상기 클럭선택수단은 상기 제1 입력클럭의 주파수가 기준주파수보다 고주파인 경우 상기 제2 입력클럭을 출력하고, 상기 제1 입력클럭의 주파수가 상기 기준주파수보다 저주파인 경우 상기 제1 입력클럭을 출력하는 것을 특징으로 하는 위상고정루프.
  4. 제1항 또는 제2항에 있어서,
    상기 테스트신호는 상기 제1 입력클럭의 주파수 정보를 가지고 있는 것을 특징으로 하는 위상고정루프.
  5. 입력클럭과 피드백클럭과의 위상차이를 검출하여 그에 대응하는 검출신호를 출력하는 위상주파수 검출수단;
    상기 검출신호에 대응하는 전압레벨을 가지는 제어전압을 생성하기 위한 제어전압 생성수단;
    상기 제어전압에 대응하는 주파수를 가지는 제1 피드백클럭을 생성하기 위한 전압제어 발진수단;
    상기 제1 피드백클럭을 분주하여 제2 피드백클럭을 생성하기 위한 클럭분주 수단; 및
    테스트 신호에 응답하여 상기 제1 또는 제2 피드백클럭을 선택적으로 상기 피드백클럭으로써 출력하기 위한 클럭선택수단
    을 구비하는 위상고정루프.
  6. 제5항에 있어서,
    외부클럭을 버퍼링하여 상기 입력클럭을 출력하기 위한 버퍼링수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  7. 제5항 또는 제6항에 있어서,
    상기 클럭선택수단은 상기 입력클럭의 주파수가 기준주파수보다 고주파인 경우 상기 제1 피드백클럭을 출력하고, 상기 입력클럭의 주파수가 상기 기준주파수보다 저주파인 경우 상기 제2 내부클럭을 출력하는 것을 특징으로 하는 위상고정루프.
  8. 제5항 또는 제6항에 있어서,
    상기 테스트신호는 상기 입력클럭의 주파수 정보를 가지고 있는 것을 특징으 로 하는 위상고정루프.
  9. 제5항에 있어서,
    상기 전압제어 발진수단의 출력클럭을 예정된 기본 분주비로 분주하여 상기 제1 피드백클럭으로써 출력하기 위한 기본클럭 분주수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  10. 제5항에 있어서,
    상기 클럭선택수단의 출력클럭을 예정된 기본 분주비로 분주하여 상기 피드백클럭으로써 출력하기 위한 기본클럭 분주수단을 더 구비하는 것을 특징으로 하는 위상고정루프.
  11. 제9항 또는 제10항에 있어서,
    상기 클럭선택수단은 상기 입력클럭의 주파수가 기준주파수보다 고주파인 경우 상기 제1 피드백클럭을 출력하고, 상기 입력클럭의 주파수가 상기 기준주파수보다 저주파인 경우 상기 제2 내부클럭을 출력하는 것을 특징으로 하는 위상고정루프.
  12. 제9항 또는 제10항에 있어서,
    상기 테스트신호는 상기 입력클럭의 주파수 정보를 가지고 있는 것을 특징으로 하는 위상고정루프.
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