KR20080086975A - 클록 데이터 복원 장치 - Google Patents

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Abstract

클록 데이터 복원 장치(1)는 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서, 등화기부(10), 표본화부(20), 클록 생성부(30), 등화기 제어부(40) 및 위상 모니터부(50)를 구비한다. 등화기부(10), 표본화부(20) 및 등화기 제어부(40)에 의한 루프 처리에 의해 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양의 제어를 하지만, 한편으로는 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 클 때에는 당해 제어가 위상 모니터부(50)에 의해 정지된다. 이에 의해 보다 정확하게 클록 신호 및 데이터가 복원될 수 있다.
Figure P1020087012716
클록 데이터, 복원 장치, 등화기부, 표본화, 클록 생성부, 등화기 제어부, 위상 모니터부, 위상차

Description

클록 데이터 복원 장치{CLOCK DATA RESTORING DEVICE}
본 발명은 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치에 관한 것이다.
송신기로부터 출력된 디지털 신호는, 그 송신기로부터 전송로를 거쳐 수신기에 전송되는 동안에 파형이 열화하기 때문에 그 수신기측에 있어서 클록 신호 및 데이터가 복원될 필요가 있다. 이러한 복원을 행하기 위한 클록 데이터 복원 장치는 예를 들면 특허 문헌 1, 2 및 3에 개시되어 있다.
일반적인 클록 데이터 복원 장치는 파형 열화되어 입력된 디지털 신호의 데이터를 각 비트 기간의 중앙 시각에 검출하고(당해 검출값을 D(n)으로 표현한다.), 또, 어떤 비트로부터 다음의 비트로의 천이 시각에도 검출한다(당해 검출값을 DX(n)으로 표현한다.). 그리고, 클록 데이터 복원 장치는 이러한 값 D(n) 및 값 DX(n)에 기초하여 이러한 값을 검출하는 타이밍을 나타내는 클록 신호와 입력 디지털 신호의 사이의 위상차가 작아지도록 클록 신호의 주기 또는 위상을 조정함으로써 복원된 클록 신호 및 데이터를 얻을 수 있다.
또, 클록 데이터 복원 장치로서 입력 디지털 신호의 레벨을 조정하여 출력하는 등화기부를 구비하는 것이 알려져 있다. 등화기부는 입력 디지털 신호의 레벨을 조정함으로써 송신기로부터 전송로를 거쳐 수신기에 전송되는 동안에 입는 손실을 보상한다. 클록 데이터 복원 장치는 이 등화기부에 의해 레벨 조정된 디지털 신호로부터 상기의 값 D(n) 및 값 DX(n)를 검출한다.
　　 <특허 문헌 1> 일본국 특허공개 1995-221800호 공보
　　 <특허 문헌 2> 일본국 특허공표 2004-507963호 공보
　　 <특허 문헌 3> 일본국 특허공표 2005-341582호 공보
<발명이 해결하고자 하는 과제>
상기와 같은 등화기부(equalizer part)를 구비하는 클록 데이터 복원 장치는 입력 신호에 기초한 위상 주파수 제어에 의해 클록 신호를 복원함과 아울러, 등화기부에서 입력 신호 파형을 보정하고 있다. 등화기부에 있어서의 입력 신호 파형의 보정 강도는 데이터의 검출값에 기초하여 전송시에 입는 손실이 변동하는 경우 등에도 최적이 되도록 조정된다. 즉, 적절한 입력 신호의 파형 보정은 정확한 데이터의 검출이 전제가 되고 있다.
그러나, 입력 디지털 신호에 대해서 데이터 표본화(sampling) 시각을 지시하는 클록 신호의 위상 주파수가 크게 어긋나 있는 경우에는 데이터를 올바르게 검출할 수 없기 때문에 등화기부에 있어서 적절한 강도의 파형 보정이 곤란하다. 이 때문에 적절한 강도로 파형 보정이 되지 않는 경우에는 오히려 클록(clock) 신호의 위상 주파수의 복원이 부정확하게 되기 쉽다고 하는 경우가 있다.
본 발명은 상기 문제점을 해소하기 위해 이루어진 것으로 보다 정확하게 클록 신호 및 데이터를 복원할 수가 있는 클록 데이터 복원 장치를 제공하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
본 발명과 관련되는 클록 데이터 복원 장치는 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서, 등화기부, 표본화부, 클록 생성부, 등화기 제어부 및 위상 모니터부를 구비하는 것을 특징으로 한다.
등화기부는 입력한 디지털 신호의 레벨을 조정하고, 그 조정 후의 디지털 신호를 출력한다. 표본화부는 동일한 주기 T를 가지는 클록 신호 CK 및 클록 신호 CKX를 입력함과 아울러, 등화기부로부터 출력된 디지털 신호를 입력한다. 그리고, 표본화부는 당해 주기의 제n의 기간 T(n) 각각에 있어서, 클록 신호 CK가 지시하는 시각 tC에서의 디지털 신호의 값 D(n)를 표본화하고 홀딩(holding)하여 출력하고, 클록 신호 CKX가 지시하는 시각 tX에서의 디지털 신호의 값 DX(n)를 표본화하고 홀딩하여 출력한다. 다만, 「tC＜tX」이고, n은 정수이다.
클록 생성부는, 각 기간 T(n)에 있어서, 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상차가 작아지도록 주기 T 또는 위상을 조정하고, 「tX-tC=T/2」로 되는 관계를 만족하는 클록 신호 CK 및 클록 신호 CKX를 표본화부로 출력한다.
등화기 제어부는, 각 기간 T(n)에 있어서, 등화기부로부터 출력된 디지털 신호의 레벨, 또는 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 등화기부에 있어서의 디지털 신호의 레벨 조정양의 제어를 하는 위상 모니터부는, 각 기간 T(n)에 있어서, 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상 관계를 검출하고, 당해 위상차가 소정의 값보다 클 때에, 등화기 제어부에 의한 디지털 신호의 레벨 조정양의 제어를 정지시킨다.
이 클록 데이터 복원 장치에 입력된 디지털 신호는 먼저 등화기부에 있어서 레벨 조정되어 표본화부에 입력된다. 이 표본화부에는 동일한 주기 T를 가지는 클록 신호 CK 및 클록 신호 CKX도 입력된다. 그리고, 표본화부에 있어서, 당해 주기의 제n의 기간 T(n) 각각에 있어서, 클록 신호 CK가 지시하는 시각에서의 디지털 신호의 값 D(n)가 표본화되고 홀딩되어 출력되고, 또 클록 신호 CKX가 지시하는 시각에서의 디지털 신호의 값 DX(n)가 표본화되고 홀딩되어 출력된다. 표본화부로부터 출력된 값 D(n) 및 값 DX(n)는 클록 생성부 및 위상 모니터부 각각에 입력된다.
클록 생성부에서는 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상차가 작아지도록 주기 T 또는 위상이 조정되어, 「tX-tC=T/2」로 되는 관계를 만족하는 클록 신호 CK 및 클록 신호 CKX가 표본화부로 출력된다. 표본화부 및 클록 생성부에 의한 루프(loop) 처리에 의해 입력 디지털 신호에 기초하여 복원된 클록 신호로서 클록 신호 CK 또는 CKX가 생성된다.
등화기 제어부에서는 등화기부로부터 출력된 디지털 신호의 레벨, 또는 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 등화기부에 있어서의 디지털 신호의 레벨 조정양의 제어를 한다. 다만, 이 등화기 제어부에 의한 제어는 위상 모니터부에 의한 위상 관계의 검출 결과에 기초하여 허가 또는 정지된다. 즉, 위상 모니터부에서는 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상 관계가 검출된다. 그리고, 당해 위상차가 소정의 값보다 클 때에는 등화기 제어부에 의한 디지털 신호의 레벨 조정양의 제어가 정지되고, 당해 위상차가 소정의 값 이하일 때에는 등화기 제어부에 의한 디지털 신호의 레벨 조정양의 제어가 허가된다.
이상과 같이, 본 발명과 관련되는 클록 데이터 복원 장치에서는 등화기부, 표본화부 및 등화기 제어부에 의한 루프 처리에 의해 등화기부에 있어서의 디지털 신호의 레벨 조정양의 제어를 하지만, 한편으로는 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 클 때에는 당해 제어가 위상 모니터부에 의해 정지된다. 이에 의해 보다 정확하게 클록 신호 및 데이터가 복원될 수 있다.
클록 생성부는 「D(n-1)≠DX(n-1)=D(n)」일 때에 유의값으로 되는 UP신호, 및 「D(n-1)=DX(n-1)≠D(n)」일 때에 유의값으로 되는 DN신호에 기초하여 주기 T 또는 위상을 조정하고, 클록 신호 CK 및 클록 신호 CKX를 출력하는 것이 매우 적합하다.
위상 모니터부는 「D(n-1)≠DX(n-1)=D(n)」일 때에 유의값으로 되는 UP신호, 및 「D(n-1)=DX(n-1)≠D(n)」일 때에 유의값으로 되는 DN신호에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상 관계를 검출하는 것이 매우 적합하다.
위상 모니터부는, 각 기간 T(n)에 있어서, 이 기간을 포함하는 과거의 연속하는 10기간(T(n-9)∼T(n)) 내에 UP신호 및 DN신호의 어느 쪽도 유의값으로 되지 않은 때에 위상차가 소정의 값보다 큰 것으로 판정하여 등화기 제어부에 의한 디지털 신호의 레벨 조정양의 제어를 정지시키는 것이 매우 적합하다.
<발명의 효과>
본 발명에 의하면, 보다 정확하게 클록 신호 및 데이터를 복원할 수가 있다.
도 1은 본 발명과 관련되는 클록 데이터 복원 장치(1)의 개략 구성도이다.
도 2는 본 발명과 관련되는 클록 데이터 복원 장치(1)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다.
도 3은 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)의 구성도이다.
도 4는 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다.
도 5는 클록 생성부(30)에 포함되는 위상 관계 검출 회로(31)의 입출력값의 진리치표를 나타내는 도표이다.
도 6은 위상 관계 검출 회로(31)의 회로도이다.
도 7은 위상 모니터부(50)의 회로도이다.
도 8은 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)에 포함되는 등화기 제어부(40A)에 있어서의 처리를 설명하는 플로차트이다.
도 9는 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)에 포함되는 등화기 제어부(40A)에 있어서의 처리에서 이용되는 변수 INFLG 및 변수 EDGFLG 각각의 값을 구하기 위한 회로도이다.
도 10은 제2의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)의 구성도이다.
도 11은 제2의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다.
도 12는 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)에 포함되는 등화기 제어부(40B)에 있어서의 처리를 설명하는 플로차트이다.
도 13은 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)에 포함되는 등화기 제어부(40B)에 있어서의 처리에서 이용되는 변수 EE의 값을 구하기 위한 회로도이다.
<부호의 설명>
1, 1A, 1B 클록 데이터 복원 장치
10, 10A, 10B 등화기부
20, 20A, 20B 표본화부
30 클록 생성부
40, 40A, 40B 등화기 제어부
50 위상 모니터부.
이하, 첨부 도면을 참조하여 본 발명을 실시하기 위한 최선의 형태를 상세하 게 설명한다. 또 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙이고 중복하는 설명을 생략한다.
먼저, 본 발명과 관련되는 클록 데이터 복원 장치의 개략 구성에 대해서 설명한다. 도 1은 본 발명과 관련되는 클록 데이터 복원 장치(1)의 개략 구성도이다. 클록 데이터 복원 장치(1)는 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서, 등화기부(10), 표본화부(20), 클록 생성부(30), 등화기 제어부(40) 및 위상 모니터부(50)를 구비한다.
도 2는 본 발명과 관련되는 클록 데이터 복원 장치(1)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다. 이 도에는 입력 디지털 신호의 아이 패턴(eye pattern)이 모식적으로 나타나 있고, 클록 생성부(30)로부터 출력되고 표본화부(20)에 입력되는 클록 신호 CK 및 클록 신호 CKX 각각의 타이밍도 나타나 있고, 또 표본화부(20)로부터 출력되는 디지털 값 D(n) 및 값 DX(n)의 타이밍도 나타나 있다.
등화기부(10)는 입력한 디지털 신호의 레벨을 조정하고, 그 조정 후의 디지털 신호를 표본화부(20)로 출력한다. 표본화부(20)는 동일한 주기 T를 가지는 클록 신호 CK 및 클록 신호 CKX를 입력함과 아울러, 등화기부(10)로부터 출력된 디지털 신호를 입력한다. 그리고, 표본화부(20)는 당해 주기의 제n의 기간 T(n) 각각에 있어서, 클록 신호 CK가 지시하는 시각 tC에서의 디지털 신호의 값 D(n)를 표본화하고 홀딩(holding)하여 출력하고, 또, 클록 신호 CKX가 지시하는 시각 tX에서의 디지털 신호의 값 DX(n)를 표본화하고 홀딩하여 출력한다. 다만, 「tC＜tX」이고, n은 정수이다.
클록 생성부(30)는, 각 기간 T(n)에 있어서, 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상차가 작아지도록 주기 T 또는 위상을 조정하고, 「tX-tC=T/2」로 되는 관계를 만족하는 클록 신호 CK 및 클록 신호 CKX를 표본화부(20)로 출력한다. 또 클록 신호 CK는 표본화부(20)에 있어서 디지털 신호의 데이터를 각 비트 기간의 중앙 시각에 검출하는 타이밍을 지시하는 것이고, 클록 신호 CKX는 표본화부(20)에 있어서 디지털 신호의 데이터를 어떤 비트로부터 다음의 비트로의 천이 시각에 검출하는 타이밍을 지시하는 것이다.
또, 2개의 클록 신호 CK 및 클록 신호 CKX 각각은 단상이라도 좋고, 다상이라도 좋다. 예를 들면, 클록 신호 CK를 4상으로 한 경우를 생각하면, 각각의 주기가 4T로서 위상이 π/2씩 차이가 나는 4개의 클록 신호 CK<1>, CK<2>, CK<3>, CK<4> 을 이용하고, 또 이러한 4개의 클록 신호 CK<1>∼CK<4>에 대응하여 4개의 랫치 회로를 표본화부에 설치하게 된다. 다상으로 한 경우, 표본화부의 회로 규모가 커지지만, 각 회로 블록에 요구되는 속도는 완화된다.
등화기 제어부(40)는, 각 기간 T(n)에 있어서, 등화기부(10)로부터 출력된 디지털 신호의 레벨, 또는 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양의 제어를 한다. 위상 모 니터부(50)는, 각 기간 T(n)에 있어서, 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상 관계를 검출한다. 그리고, 위상 모니터부(50)는, 당해 위상차가 소정의 값보다 클 때에, 등화기 제어부(40)에 의한 디지털 신호의 레벨 조정양의 제어를 정지시키고, 당해 위상차가 소정의 값 이하일 때에 등화기 제어부(40)에 의한 디지털 신호의 레벨 조정양의 제어를 허가한다.
이 클록 데이터 복원 장치(1)는 이하와 같이 동작한다. 송신기로부터 출력되어 전송로를 거쳐 도달한 파형 열화한 디지털 신호는 먼저 등화기부(10)에 있어서 레벨 조정되고, 전송시에 입은 손실이 보상된 후, 표본화부(20)에 입력된다. 이 표본화부(20)에는 동일한 주기 T를 가지는 클록 신호 CK 및 클록 신호 CKX도 입력된다. 그리고, 표본화부(20)에 있어서, 당해 주기의 제n의 기간 T(n) 각각에 있어서, 클록 신호 CK가 지시하는 시각에서의 디지털 신호의 값 D(n)가 표본화되고 홀딩되어 출력되고, 또 클록 신호 CKX가 지시하는 시각에서의 디지털 신호의 값 DX(n)가 표본화되고 홀딩되어 출력된다. 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)는 클록 생성부(30) 및 위상 모니터부(50) 각각에 입력된다.
클록 생성부(30)에서는, 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상차가 작아지도록 주기 T 또는 위상이 조정되어, 「tX-tC=T/2」로 되는 관계를 만족하는 클록 신호 CK 및 클록 신호 CKX가 표본화부(20)로 출력된다. 표본화부(20) 및 클록 생성부(30)에 의한 루프 처리에 의해 입력 디지털 신호에 기초하여 복원된 클록 신호로서 클록 신호 CK 또는 CKX가 생성된다.
등화기 제어부(40)에서는, 등화기부(10)로부터 출력된 디지털 신호의 레벨, 또는 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양의 제어를 한다. 다만, 이 등화기 제어부(40)에 의한 제어는 위상 모니터부(50)에 의한 위상 관계의 검출 결과에 기초하여 허가 또는 정지된다. 즉, 위상 모니터부(50)에서는, 표본화부(20)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK와 디지털 신호의 사이의 위상 관계가 검출된다. 그리고, 당해 위상차가 소정의 값보다 클 때에는 등화기 제어부(40)에 의한 디지털 신호의 레벨 조정양의 제어가 정지되고, 당해 위상차가 소정의 값 이하일 때에는 등화기 제어부(40)에 의한 디지털 신호의 레벨 조정양의 제어가 허가된다.
이상과 같이, 본 발명과 관련되는 클록 데이터 복원 장치(1)에서는 등화기부(10), 표본화부(20) 및 등화기 제어부(40)에 의한 루프 처리에 의해 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양의 제어를 하지만, 한편으로는 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 클 때에는 당해 제어가 위상 모니터부(50)에 의해 정지된다. 이에 의해 보다 정확하게 클록 신호 및 데이터가 복원될 수 있다.
이하에서는, 클록 데이터 복원 장치(1)의 더욱 구체적인 구성을 제1 및 제2의 실시 형태로서 설명한다. 제1 및 제2의 실시 형태의 클록 데이터 복원 장치는 클록 생성부(30) 및 위상 모니터부(50) 각각의 구성이 공통이지만, 등화기부(10)의 구성이 상위하고, 이에 따라 표본화부(20) 및 등화기 제어부(50) 각각의 구성도 상위하다.
(제1의 실시 형태)
도 3은 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)의 구성도이다. 이 도에 나타나는 클록 데이터 복원 장치(1A)는 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서, 등화기부(10A), 표본화부(20A), 클록 생성부(30), 등화기 제어부(40A) 및 위상 모니터부(50)를 구비한다. 이 도에는 등화기부(10A), 표본화부(20A) 및 클록 생성부(30) 각각의 회로 구성이 구체적으로 나타나 있다.
도 4는 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다. 이 도에는 입력 디지털 신호의 아이 패턴(eye pattern)이 모식적으로 나타나 있고, 클록 생성부(30)로부터 출력되고 표본화부(20A)에 입력되는 클록 신호 CK 및 클록 신호 CKX 각각의 타이밍도 나타나 있고, 또 표본화부(20A)로부터 출력되는 디지털 값 D(n) 및 값 DX(n) 등의 타이밍도 나타나 있다.
등화기부(10A)는 입력한 디지털 신호의 레벨을 조정하고 당해 조정 후의 디지털 신호(제1신호, 제2신호)를 표본화부(20A)로 출력하는 것으로서, 4개의 가산 회로(111∼114) 및 DA(digital/analog)변환 회로(115)를 포함한다. DA변환 회로(115)는 등화기 제어부(40A)로부터 출력되는 값 DAVAL를 받아 오프셋 전압값(±Voff)을 발생하여 출력한다. 가산 회로(111, 113)는 입력한 디지털 신호와 DA변환 회로(115)로부터의 오프셋 전압값(-Voff)을 가산하고, 그 가산 결과인 제1신호(=입력 디지털 신호-Voff)를 출력한다. 또, 가산 회로(112, 114)는 입력한 디지털 신호와 DA변환 회로(115)로부터의 오프셋 전압값(+Voff)을 가산하고, 그 가산 결과인 제2신호(=입력 디지털 신호+Voff)를 출력한다.
표본화부(20A)는 4개의 랫치 회로(121∼124), 2개의 선택 회로(125, 126) 및 랫치 회로(127)를 포함한다. 랫치 회로(121)는 가산 회로(111)로부터 출력된 제1신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CK도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CK가 지시하는 시각에서의 제1신호의 값 DA(n)를 표본화하고 홀딩하여 선택 회로(125)로 출력한다. 랫치 회로(122)는 가산 회로(112)로부터 출력된 제2신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CK도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CK가 지시하는 시각에서의 제2신호의 값 DB(n)를 표본화하고 홀딩하여 선택 회로(125)로 출력한다.
랫치 회로(123)는 가산 회로(113)로부터 출력된 제1신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CKX도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CKX가 지시하는 시각에서의 제1신호의 값 DAX(n)를 표본화하고 홀딩하여 선택 회로(126)로 출력한다. 랫치 회로(124)는 가산 회로(114)로부터 출력된 제2신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CKX도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CKX가 지시하는 시각에서의 제2신호의 값 DBX(n)를 표본화하고 홀딩하여 선택 회로(126)로 출력한다.
선택 회로(125)는 랫치 회로(121)로부터 출력된 값 DA(n), 랫치 회로(122)로 부터 출력된 값 DB(n), 및 랫치 회로(127)로부터 출력된 값 D(n-1)를 입력하고, 값 D(n-1)가 하이 레벨(high level)일 때는 값 DA(n)를 선택하여 값 D(n)로서 출력하고, 값 D(n-1)가 로우 레벨(low level)일 때는 값 DB(n)를 선택하여 값 D(n)로서 출력한다.
선택 회로(126)는 랫치 회로(123)로부터 출력된 값 DAX(n), 랫치 회로(124)로부터 출력된 값 DBX(n), 및 랫치 회로(127)로부터 출력된 값 D(n-1)를 입력하고, 값 D(n-1)가 하이 레벨일 때는 값 DAX(n)를 선택하여 값 DX(n)로서 출력하고, 값 D(n-1)가 로우 레벨일 때는 값 DBX(n)를 선택하여 값 DX(n)로서 출력한다.
랫치 회로(latch circuit)(127)는 각 기간 T(n-1)에 선택 회로(125)로부터 출력된 값 D(n-1)를 입력하여 홀딩하고, 그 값 D(n-1)를 다음의 기간 T(n)에 선택 회로(125, 126) 각각에 출력한다.
이와 같이, 표본화부(20A)는, 각 기간 T(n)에 있어서, 값 D(n-1)가 하이 레벨일 때 「D(n)=DA(n)」 및 「DX(n-1)=DXA(n-1)」로 하고, 값 D(n-1)가 로우 레벨일 때 「D(n)=DB(n)」 및 「DX(n-1)=DXB(n-1)」로 하고, 클록 신호 CK가 지시하는 시각에서의 디지털 신호의 값 D(n)를 출력하고, 클록 신호 CKX가 지시하는 시각에서의 디지털 신호의 값 DX(n)를 출력한다.
클록 생성부(30)는 표본화부(20A)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 클록 신호 CK 및 클록 신호 CKX를 생성하는 것으로서, 위상 관계 검출 회로(BBPHD)(31), 차지 펌프 회로(CP : Charge Pump)(32), 저역통과 필터 회로(LPF : Low Pass Filter)(33) 및 전압 제어 발진 회로(VCO : Voltage Controlled Oscillator)(34)를 포함한다.
위상 관계 검출 회로(31)는 표본화부(20A)로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 도 5에 나타나는 진리치표에 따르는 논리 연산을 하고, UP신호 및 DN신호를 출력한다. 즉, 위상 관계 검출 회로(31)는 「D(n-1)≠DX(n-1)=D(n)」일 때에 유의값으로 되는 UP신호, 및 「D(n-1)=DX(n-1)≠D(n)」일 때에 유의값으로 되는 DN신호를 위상 관계를 나타내는 신호로서 출력한다.
위상 관계 검출 회로(31)는, 도 6에 회로도가 나타나듯이, 값 D(n-1) 및 값 D(n)를 입력하는 배타적 논리합 회로(311), 값 D(n-1) 및 값 DX(n)를 입력하는 배타적 논리합 회로(312), 배타적 논리합 회로(311) 및 배타적 논리합 회로(312) 각각의 출력값을 입력하여 UP신호를 출력하는 논리곱 회로(313), 및 배타적 논리합 회로(311)의 출력값 및 배타적 논리합 회로(312)의 출력값의 논리 반전값을 입력하여 DN신호를 출력하는 논리곱 회로(314)를 포함하여 구성될 수 있다.
UP신호가 유의값일 때에 입력 디지털 신호에 대해서 클록 신호 CK의 위상이 늦어 있기 때문에 클록 신호 CK 및 클록 신호 CKX의 위상을 앞당길 필요가 있다. 한편, DN신호가 유의값일 때에 입력 디지털 신호에 대해서 클록 신호 CK의 위상이 앞서 있기 때문에 클록 신호 CK 및 클록 신호 CKX의 위상을 늦출 필요가 있다.
그래서, 차지 펌프 회로(32)는 위상 관계 검출 회로(31)로부터 출력된 UP신호 및 DN신호의 어느 쪽이 유의값인지에 따라 충전 및 방전의 어느 쪽인가의 전류 펄스를 저역통과 필터 회로(33)로 출력한다. 저역통과 필터 회로(33)는 차지 펌프 회로(32)로부터 출력된 전류 펄스를 입력하고, 그 입력한 전류 펄스가 충전 및 방 전의 어느 쪽인지에 따라 출력 전압값을 증감 한다. 그리고, 전압 제어 발진 회로(34)는 저역통과 필터 회로(33)로부터의 출력 전압값에 따른 주기의 클록 신호 CK 및 클록 신호 CKX를 발생한다. 이와 같이 하여 클록 생성부(30)에 있어서 생성된 클록 신호 CK 및 클록 신호 CKX는 UP신호 및 DN신호에 기초하여 주기가 조정된 것이 된다.
도 7은 위상 모니터부(50)의 회로도이다. 위상 모니터부(50)는, 배타적 논리합 회로(51, 52), 논리곱 회로(53, 54), 시프트 레지스터(shift register) 회로(55, 56), 논리합 회로(57, 58), 및 논리곱 회로(59)를 포함하여 구성된다.
배타적 논리합 회로(51)는 값 D(n-1) 및 값 D(n)를 입력하고, 이들 2개의 값의 배타적 논리합의 값을 출력한다. 배타적 논리합 회로(52)는 값 D(n-1) 및 값 DX(n)를 입력하고, 이들 2개의 값의 배타적 논리합의 값을 출력한다. 논리곱 회로(53)는 배타적 논리합 회로(51) 및 배타적 논리합 회로(52) 각각의 출력값을 입력하고, 이러한 2개의 값의 논리곱인 값 UP(n)를 출력한다. 논리곱 회로(54)는, 배타적 논리합 회로(51)의 출력값 및 배타적 논리합 회로(52)의 출력값의 논리 반전값을 입력하고, 이러한 2개의 값의 논리곱인 값 DN(n)를 출력한다. 즉, 「D(n-1)≠DX(n-1)=D(n)」일 때 값 UP(n)는 유의값으로 되고, 「D(n-1)=DX(n-1)≠D(n)」일 때 값 DN(n)는 유의값으로 된다.
시프트 레지스터 회로(55)는, 각 기간 T(n)에 있어서, 논리곱 회로(53)로부터 출력된 값 UP(n)를 입력하고, 그 기간을 포함하는 과거의 연속하는 10기간(T(n-9)∼T(n))의 값 UP(n-9)∼UP(n)를 기억하여 출력한다. 또, 시프트 레지스터 회 로(56)는, 각 기간 T(n)에 있어서, 논리곱 회로(54)로부터 출력된 값 DN(n)를 입력하고, 그 기간을 포함하는 과거의 연속하는 10기간(T(n-9)∼T(n))의 값 DN(n-9)∼DN(n)를 기억하여 출력한다.
논리합 회로(57)는 시프트 레지스터 회로(55)로부터 출력된 값 UP(n-9)∼UP(n)를 입력하고, 이들 10개의 값의 논리합 값을 출력한다. 논리합 회로(58)는 시프트 레지스터 회로(56)로부터 출력된 값 DN(n-9)∼DN(n)를 입력하고, 이들 10개의 값의 논리합 값을 출력한다. 논리곱 회로(59)는 논리합 회로(57) 및 논리합 회로(58) 각각으로부터 출력된 값을 입력하고, 이들 2개의 값의 논리곱인 값 ENABLE를 출력한다.
즉, 값 UP(n-9)∼UP(n) 중 적어도 하나가 유의값이고, 한편 값 DN(n-9)∼DN(n) 중 적어도 하나가 유의값일 때에 논리곱 회로(59)로부터 출력되는 값 ENABLE는 유의값으로 된다. 한편, 값 UP(n-9)∼UP(n)의 모두가 비유의값일 때에 또는 값 DN(n-9)∼DN(n)의 모두가 비유의값일 때에 논리곱 회로(59)로부터 출력되는 값 ENABLE는 비유의값으로 된다. 값 ENABLE가 비유의값인 것은 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 큰 것을 나타내고 있다.
또, 위상 모니터부(50)에 있어서의 값 ENABLE의 출력은 각 기간 T(n)에 1회 행해져도 좋고, M기간(예를 들면 10기간)마다 1회 행해져도 좋다. 전자의 경우, 어떤 기간 T(n)를 포함하는 과거의 연속하는 10기간(T(n-9)∼T(n))에 대해서 값 ENABLE가 구해지고, 다음의 기간 T(n-1)에 10기간(T(n-8)∼T(n+1))에 대해서 다음의 값 ENABLE가 구해진다. 후자의 경우, 어떤 기간 T(n)를 포함하는 과거의 연속하 는 10기간(T(n-9)∼T(n))에 대해서 값 ENABLE가 구해지고, 지금부터 M기간 후에 10기간(T(n+M-9)∼T(n+M))에 대해서 다음의 값 ENABLE가 구해진다.
UP신호 및 DN신호 각각이 유의값으로 된 기간이 존재하는지 아닌지를 10기간에 걸쳐 판단하는 것으로 한 것은 이하의 이유에 의한다. 즉, 입력 디지털 신호의 어떤 비트와 다음의 비트의 사이에 데이터 천이가 있는 경우, UP신호 및 DN신호 중의 한쪽이 유의값으로 되고, 다른 한쪽이 비유의값으로 된다. 입력 디지털 신호의 어떤 비트와 다음의 비트의 사이에 데이터 천이가 없는 경우, UP신호 및 DN신호의 쌍방이 비유의값으로 된다.
클록 신호 CK 및 클록 신호 CKX 각각의 위상이 적절하다면, 어떤 연속하는 복수의 기간의 동안에 UP신호가 유의값으로 되는 기간이 존재하고, DN신호가 유의값으로 되는 기간도 존재한다. 그러나, 클록 신호 CK 및 클록 신호 CKX 각각의 위상이 어긋나 있으면, 어떤 연속하는 복수의 기간의 동안에 UP신호가 항상 비유의값으로 되고, 혹은 DN신호가 항상 비유의값으로 된다.
시리얼(serial) 데이터 통신에 있어서 이용되는 8B10B 부호에서는 10비트의 동안에 데이터 천이가 2회 이상 있는 것이 보증되어 있다. 따라서, UP신호 및 DN신호 각각이 유의값으로 된 기간이 존재하는지 아닌지를 10기간에 걸쳐 판단하는 것으로 하면, 클록 신호 CK 및 클록 신호 CKX 각각의 위상이 적절하다면, 그 10기간 중에 UP신호가 유의값으로 되는 기간이 반드시 존재하고, DN신호가 유의값으로 되는 기간도 반드시 존재한다.
반대로, 10기간에 걸쳐 DN신호가 항상 비유의값인 경우, 또는 10기간에 걸쳐 UP신호가 항상 비유의값인 경우에는 클록 신호 CK 및 클록 신호 CKX 각각의 위상이 어긋나 있다고 판정되고, 그런 이유로 오프셋 부여양 Voff의 적정값으로부터의 차이가 올바르게 검지될 수 없다. 이상과 같은 이유로부터 UP신호 및 DN신호 각각이 유의값으로 된 기간이 존재하는지 아닌지를 10기간에 걸쳐 판단하는 것이 바람직하다.
위상 모니터부(50)로부터 출력되는 값 ENABLE는 등화기 제어부(40A)에 입력된다. 등화기 제어부(40A)는 이 값 ENABLE가 유의값일 때에 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양(즉, 입력 디지털 신호에 부가되는 오프셋 전압값)의 제어를 한다. 한편, 등화기 제어부(40A)는 이 값 ENABLE가 비유의값일 때에 등화기부(10)에 있어서의 디지털 신호의 레벨 조정양의 제어를 정지한다.
도 8은 등화기 제어부(40A)에 있어서의 처리를 설명하는 플로차트이다. 등화기 제어부(40A)는 위상 모니터부(50)로부터 출력된 값 ENABLE를 이용함과 아울러, 변수 INCNT, 변수 EDGCNT, 변수 INFLG, 변수 EDGFLG, 정수 INCNTTH 및 정수 EDGCNTTH를 이용하여 등화기부(10A)에 포함되는 DA변환 회로(115)에 출력되어야 할 값 DAVAL를 구한다. 변수 INFLG 및 변수 EDGFLG 각각의 값은, 도 9에 나타나는 논리 회로에 의해, 값 D(n) 및 값 DX(n)로부터 구해지고, 「EDGFLG(n)=D(n-1)~D(n)」, 「INFLG(n)=EDGFLG(n)*{D(n-2)~DX(n-1)}」로 나타난다. 여기서, 연산 기호 「~」은 배타적 논리합을 나타낸다.
스텝 S10에서는 변수 INCNT 및 변수 EDGCNT 각각의 값을 초기값 0으로 설정 한다. 이어서 스텝 S11에서는 위상 모니터부(50)로부터 출력된 값 ENABLE가 유의값인지 아닌지를 판단하고, 값 ENABLE가 유의값이면 스텝 S12로 나아가고, 그렇지 않으면 스텝 S11에 머문다. 스텝 S12에서는 변수 INCNT의 값에 변수 INFLG의 값을 가산하여 그 가산값을 변수 INCNT의 새로운 값으로 한다. 또, 스텝 S12에서는 변수 EDGCNT의 값에 변수 EDGFLG의 값을 가산하여 그 가산값을 변수 EDGCNT의 새로운 값으로 한다.
이어서 스텝 S13에서는 변수 EDGCNT의 값이 정수 EDGCNTTH보다 큰지 아닌지를 판정하고, 변수 EDGCNT의 값이 정수 EDGCNTTH보다 크면 스텝 S14로 나아가고, 변수 EDGCNT의 값이 정수 EDGCNTTH 이하이면 스텝 S11로 돌아온다. 즉, 스텝 S13에 있어서 변수 EDGCNT의 값이 정수 EDGCNTTH보다 커졌다고 판정될 때까지 스텝 S11∼S13 각각의 처리는 행해진다.
등화기 제어부(40A)에 있어서의 스텝 S11∼S13 각각의 처리는 위상 모니터부(50)에 있어서의 값 ENABLE의 출력과 마찬가지로 각 기간 T(n)에 1회 행해져도 좋고, M기간(예를 들면 10기간)마다 1회 행해져도 좋다. 후자의 경우, 스텝 S12에서는 M기간 각각에 대해 얻어진 변수 INFLG의 총계값을 변수 INCNT의 값에 가산하고, M기간 각각에 대해 얻어진 변수 EDGFLG의 총계값을 변수 EDGCNT의 값에 가산한다.
스텝 S14에서는 이하에 나타내는 것 같은 3개의 경우 (a)∼(c)로 나누어 다른 처리를 한다. 즉, 정수 INCNTTH보다 변수 INCNT의 값이 작은 경우에는 값 DAVAL를 증가시키고, 새로운 값 DAVAL를 DA변환 회로(115)에 통지한다. 변수 EDGCNT의 값으로부터 정수 INCNTTH를 공제한 값보다 변수 INCNT의 값이 큰 경우에는 값 DAVAL를 감소시키고, 새로운 값 DAVAL를 DA변환 회로(115)에 통지한다. 또, 상기의 2개의 경우의 어느 쪽도 아닌 경우에는 값 DAVAL를 유지한다. 그리고, 스텝 S14의 처리가 종료하면 스텝 S10으로 돌아와 지금까지 설명한 처리를 반복한다.
(a) 「INCNT<INCNTTH」인 경우 ⇒ DAVAL을 증가
(b) 「INCNT>EDGCNT-INCNTTH」인 경우 ⇒ DAVAL을 감소
(a) 그 외의 경우 ⇒ DAVAL을 유지
이상과 같은 등화기 제어부(40A)의 처리에 의해 일정 범위(INCNTTH∼EDGCNT-INCNTTH) 내에 변수 INCNT 의 값이 존재하도록 값 DAVAL이 조정되고, 등화기부(10A)에 있어서의 오프셋 부여양(±Voff)이 조정된다. 이와 같이 함으로써 등화기부(10A)에 있어서의 오프셋 부여양이 적정값으로 설정된다.
또, 등화기 제어부(40A)에 있어서 위상 모니터부(50)로부터 출력된 값 ENABLE가 유의값인 경우(즉, 값 UP(n-9)∼UP(n) 중 적어도 하나가 유의값이고, 한편 값 DN(n-9)∼DN(n) 중 적어도 하나가 유의값인 경우)에는, 그 사이의 값 D 및 값 DN은 값 DAVAL의 갱신시에 참조되고, 등화기부(10A)에 있어서의 디지털 신호의 레벨 조정양의 제어는 행해진다.
그러나, 등화기 제어부(40A)에 있어서 위상 모니터부(50)로부터 출력된 값 ENABLE가 비유의값인 경우(즉, 값 UP(n-9)∼UP(n)의 모두가 비유의값인 경우, 또는 값 DN(n-9)∼DN(n)의 모두가 비유의값인 경우)에는, 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 크기 때문에 그 사이의 값 D 및 값 DN은 값 DAVAL의 갱신시에 참조되지 않고, 등화기부(10A)에 있어서의 디지털 신호의 레벨 조정양의 제어는 정지된다.
이와 같이 하여 제1의 실시 형태와 관련되는 클록 데이터 복원 장치(1A)에서는 디지털 신호가 전송시에 입는 손실이 변동하는 경우 등에도 등화기부(10A)에 있어서의 디지털 신호의 레벨 조정양(오프셋 부여양)이 적정값으로 설정되어 보다 정확하게 클록 신호 및 데이터가 복원될 수 있다.
(제2의 실시 형태)
도 10은 제2의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)의 구성도이다. 이 도에 나타나는 클록 데이터 복원 장치(1B)는 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서, 등화기부(10B), 표본화부(20B), 클록 생성부(30), 등화기 제어부(40B) 및 위상 모니터부(50)를 구비한다. 이 도에는 등화기부(10B) 및 표본화부(20B) 각각의 회로 구성이 구체적으로 나타나 있다. 또 제2의 실시 형태에 있어서의 클록 생성부(30) 및 위상 모니터부(50) 각각의 구성은 제1의 실시 형태의 경우와 같다.
도 11은 제2의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)에 있어서의 디지털 신호의 데이터를 표본화하는 타이밍을 나타내는 도이다. 이 도에는 입력 디지털 신호의 아이 패턴(eye pattern)이 모식적으로 나타나 있고, 클록 생성부(30)로부터 출력되고 표본화부(20B)에 입력되는 클록 신호 CK 및 클록 신호 CKX 각각의 타이밍도 나타나 있고, 또 표본화부(20B)로부터 출력되는 디지털 값 D(n), 값 DX(n), 값 EH(n) 및 값 EL(n)의 타이밍도 나타나 있다.
등화기부(10B)는 입력한 디지털 신호의 레벨을 조정하고 당해 조정 후의 디지털 신호(고주파 성분을 증폭한 신호)를 표본화부(20B)로 출력하는 것으로서, 고역통과 필터 회로(HPF : High Pass Filter)(211), 증폭 회로(212) 및 가산 회로(213)를 포함한다. 고역통과 필터 회로(211)는 입력 디지털 신호 중 고주파 성분을 선택적으로 통과시켜 증폭 회로(212)로 출력한다. 증폭 회로(212)는 고역통과 필터 회로(211)로부터 출력된 신호를 증폭하여 가산 회로(213)로 출력한다. 이 증폭 회로(212)에 있어서의 이득은, 등화기부(10B)로부터 출력되는 값 GH를 받아 설정된다. 그리고, 가산 회로(213)는 입력 디지털 신호를 입력함과 아울러, 증폭 회로(212)로부터 출력된 신호를 입력하고, 이들을 가산한 결과를 표본화부(20B)로 출력한다. 등화기부(10B)로부터 출력되어 표본화부(20B)에 입력되는 디지털 신호는 입력 디지털 신호의 고주파 성분이 증폭된 것이고, 전송시에 디지털 신호의 고주파 성분이 입은 손실이 보상된 것이 된다.
표본화부(20B)는 2개의 비교 회로(221, 222) 및 4개의 랫치 회로(223∼226)을 포함한다. 비교 회로(221)는 등화기부(10B)로부터 출력된 디지털 신호를 입력함과 아울러, 기준 전압값(+VA)도 입력하고, 디지털 신호값이 기준 전압값(+VA)보다 클 때에는 유의값을 출력하고, 그렇지 않을 때에는 비유의값을 출력한다. 비교 회로(222)는 등화기부(10B)로부터 출력된 디지털 신호를 입력함과 아울러, 기준 전압값(-VA)도 입력하고, 디지털 신호값이 기준 전압값(-VA)보다 작을 때에는 유의값을 출력하고, 그렇지 않을 때에는 비유의값을 출력한다.
랫치 회로(223)는 비교 회로(221)로부터 출력된 비교 신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CK도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CK가 지시하는 시각에서의 이 비교 신호의 값 EH(n)를 표본화하고 홀딩하여 출력한다. 랫치 회로(224)는 비교 회로(222)로부터 출력된 비교 신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CK도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CK가 지시하는 시각에서의 이 비교 신호의 값 EL(n)를 표본화하고 홀딩하여 출력한다.
랫치 회로(225)는 등화기부(10B)로부터 출력된 디지털 신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CK도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CK가 지시하는 시각에서의 이 디지털 신호의 값 D(n)를 표본화하고 홀딩하여 출력한다. 랫치 회로(226)는 등화기부(10B)로부터 출력된 디지털 신호를 입력함과 아울러, 클록 생성부(30)로부터 출력된 클록 신호 CKX도 입력하고, 각 기간 T(n)에 있어서 클록 신호 CKX가 지시하는 시각에서의 이 디지털 신호의 값 DX(n)를 표본화하고 홀딩하여 출력한다.
이와 같이, 표본화부(20B)는 클록 신호 CK가 지시하는 시각에서의 디지털 신호의 값 D(n)를 출력하고, 클록 신호 CKX가 지시하는 시각에서의 디지털 신호의 값 DX(n)를 출력한다. 또한, 표본화부(20B)는 클록 신호 CK가 지시하는 시각에서의 디지털 신호값이 기준 전압값(+VA)보다 클 때에 유의값으로 되는 값 EH(n)를 출력하고, 클록 신호 CK가 지시하는 시각에서의 디지털 신호값이 기준 전압값(-VA)보다 작을 때에 유의값으로 되는 값 EL(n)를 출력한다.
도 12는 등화기 제어부(40B)에 있어서의 처리를 설명하는 플로차트이다. 등화기 제어부(40B)는 위상 모니터부(50)로부터 출력된 값 ENABLE를 이용함과 아울러, 변수 CNT, 변수 EECNT, 변수 EE, 정수 CNTTH 및 정수 EECNTTH를 이용하여 등화기부(10B)에 포함되는 증폭 회로(212)로 출력되어야 할 값 GH를 구한다. 변수 EE의 값은 도 13에 나타나는 논리 회로에 의해 값 EH(n) 및 값 EL(n)로부터 구해지고, 「EE(n)=EH(n)+EL(n)」로 나타난다.
스텝 S20에서는 변수 CNT 및 변수 EECNT 각각의 값을 초기값 0으로 설정한다. 이어서 스텝 S21에서는 위상 모니터부(50)로부터 출력된 값 ENABLE가 유의값인지 아닌지를 판단하고, 값 ENABLE가 유의값이면 스텝 S22로 나아가고, 그렇지 않으면 스텝 S21에 머문다. 스텝 S22에서는 변수 CNT의 값에 값 1을 가산하고, 그 가산값을 변수 CNT의 새로운 값으로 한다. 또, 스텝 S22에서는 변수 EECNT의 값에 변수 EE의 값을 가산하여 그 가산값을 변수 EECNT의 새로운 값으로 한다.
이어서 스텝 S23에서는 변수 CNT의 값이 정수 CNTTH보다 큰지 아닌지를 판정하고, 변수 CNT의 값이 정수 CNTTH보다 크면 스텝 S24로 나아가고, 변수 CNT의 값이 정수 CNTTH 이하이면 스텝 S21로 돌아온다. 즉, 스텝 S23에 있어서 변수 CNT의 값이 정수 CNTTH보다 커졌다고 판정될 때까지 스텝 S21∼S23 각각의 처리는 행해진다.
등화기 제어부(40B)에 있어서의 스텝 S21∼S23 각각의 처리는 위상 모니터부(50)에 있어서의 값 ENABLE의 출력과 마찬가지로 각 기간 T(n)에 1회 행해져도 좋고, M기간(예를 들면 10기간)마다 1회 행해져도 좋다. 후자의 경우, 스텝 S22에서는 값 M를 변수 CNT의 값에 가산하고, M기간 각각에 대해 얻어진 변수 EE의 총계값을 변수 EECNT의 값에 가산한다.
스텝 S24에서는 이하에 나타내는 것 같은 3개의 경우 (a)∼(c)로 나누어 다른 처리를 한다. 즉, 정수 EECNTTH보다 변수 EECNT의 값이 작은 경우에는 값 GH를 증가시키고, 새로운 값 GH를 증폭 회로(212)에 통지한다. 변수 CNT의 값으로부터 정수 EECNTTH를 공제한 값보다 변수 EECNT의 값이 큰 경우에는 값 GH를 감소시키고, 새로운 값 GH를 증폭 회로(212)에 통지한다. 또, 상기의 2개의 경우의 어느 쪽도 아닌 경우에는 값 GH를 유지한다. 그리고, 스텝 S24의 처리가 종료하면 스텝 S20로 돌아와 지금까지 설명한 처리를 반복한다.
(a) 「EECNT<EECNTTH」인 경우 ⇒ GH를 증가
(b) 「EECNT>CNT-EECNTTH」인 경우 ⇒ GH를 감소
(a) 그 외의 경우 ⇒ GH를 유지
이상과 같은 등화기 제어부(40B)의 처리에 의해 일정 범위(EECNTTH∼CNT-EECNTTH) 내에 변수 EECNT 의 값이 존재하도록 값 GH가 조정되고, 등화기부(10B)에 포함되는 증폭 회로(212)에 있어서의 증폭율이 조정된다. 이와 같이 함으로써 등화기부(10B)에 있어서의 고주파 성분의 증폭율이 적정값으로 설정된다.
또, 등화기 제어부(40B)에 있어서, 위상 모니터부(50)로부터 출력된 값 ENABLE가 유의값인 경우(즉, 값 UP(n-9)∼UP(n) 중 적어도 하나가 유의값이고, 한편 값 DN(n-9)∼DN(n) 중 적어도 하나가 유의값인 경우)에는, 그 사이의 값 D 및 값 DN은 값 GH의 갱신시에 참조되고, 등화기부(10B)에 있어서의 디지털 신호의 레벨 조정양의 제어는 행해진다.
그러나, 등화기 제어부(40B)에 있어서, 위상 모니터부(50)로부터 출력된 값 ENABLE가 비유의값인 경우(즉, 값 UP(n-9)∼UP(n)의 모두가 비유의값인 경우, 또는 값 DN(n-9)∼DN(n)의 모두가 비유의값인 경우)에는, 클록 신호 CK와 디지털 신호의 사이의 위상차가 소정의 값보다 크기 때문에 그 사이의 값 D 및 값 DN은 값 GH의 갱신시에 참조되지 않고, 등화기부(10B)에 있어서의 디지털 신호의 레벨 조정양의 제어는 정지된다.
이와 같이 하여 제2의 실시 형태와 관련되는 클록 데이터 복원 장치(1B)에서는 디지털 신호가 전송시에 입는 손실이 변동하는 경우 등에도, 등화기부(10B)에 있어서의 디지털 신호의 레벨 조정양(고주파 성분의 증폭율)이 적정값으로 설정되어 보다 정확하게 클록 신호 및 데이터가 복원될 수 있다.
본 발명은 보다 정확하게 클록 신호 및 데이터를 복원할 수가 있는 클록 데이터 복원 장치를 제공한다.

Claims (4)

  1. 입력한 디지털 신호에 기초하여 클록 신호 및 데이터를 복원하는 장치로서,
    입력한 디지털 신호의 레벨을 조정하고, 그 조정 후의 디지털 신호를 출력하는 등화기부와,
    동일한 주기 T를 가지는 클록 신호 CK 및 클록 신호 CKX를 입력함과 아울러, 상기 등화기부로부터 출력된 디지털 신호를 입력하고, 당해 주기의 제n의 기간 T(n) 각각에 있어서, 상기 클록 신호 CK가 지시하는 시각 tC에서의 상기 디지털 신호의 값 D(n)를 표본화하고 홀딩(holding)하여 출력하고, 상기 클록 신호 CKX가 지시하는 시각 tX에서의 상기 디지털 신호의 값 DX(n)를 표본화하고 홀딩하여 출력하는 표본화부와(다만, tC＜tX, n은 정수),
    각 기간 T(n)에 있어서, 상기 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 상기 클록 신호 CK와 상기 디지털 신호의 사이의 위상차가 작아지도록 주기 T 또는 위상을 조정하고, 「tX-tC=T/2」로 되는 관계를 만족하는 상기 클록 신호 CK 및 상기 클록 신호 CKX를 상기 표본화부로 출력하는 클록 생성부와,
    각 기간 T(n)에 있어서, 상기 등화기부로부터 출력된 디지털 신호의 레벨, 또는 상기 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 상기 등화기부에 있어서의 상기 디지털 신호의 레벨 조정양의 제어를 하는 등화기 제어부와,
    각 기간 T(n)에 있어서, 상기 표본화부로부터 출력된 값 D(n) 및 값 DX(n)에 기초하여 상기 클록 신호 CK와 상기 디지털 신호의 사이의 위상 관계를 검출하고, 당해 위상차가 소정의 값보다 클 때에, 상기 등화기 제어부에 의한 상기 디지털 신호의 레벨 조정양의 제어를 정지시키는 위상 모니터부를 구비하는 것을 특징으로 하는 클록 데이터 복원 장치.
  2. 제1항에 있어서,
    상기 클록 생성부는, 「D(n-1)≠DX(n-1)=D(n)」일 때에 유의값으로 되는 UP신호, 및 「D(n-1)=DX(n-1)≠D(n)」일 때에 유의값으로 되는 DN신호에 기초하여 주기 T 또는 위상을 조정하고, 상기 클록 신호 CK 및 상기 클록 신호 CKX를 출력하는 것을 특징으로 하는 클록 데이터 복원 장치.
  3. 제1항에 있어서,
    상기 위상 모니터부는, 「D(n-1)≠DX(n-1)=D(n)」일 때에 유의값으로 되는 UP신호, 및 「D(n-1)=DX(n-1)≠D(n)」일 때에 유의값으로 되는 DN신호에 기초하여 상기 클록 신호 CK와 상기 디지털 신호의 사이의 위상 관계를 검출하는 것을 특징으로 하는 클록 데이터 복원 장치.
  4. 제3항에 있어서,
    상기 위상 모니터부는, 각 기간 T(n)에 있어서, 이 기간을 포함하는 과거의 연속하는 10기간(T(n-9)∼T(n)) 내에 상기 UP신호 및 상기 DN신호의 어느 쪽도 유 의값으로 되지 않은 때에 위상차가 소정의 값보다 큰 것으로 판정하여 상기 등화기 제어부에 의한 상기 디지털 신호의 레벨 조정양의 제어를 정지시키는 것을 특징으로 하는 클록 데이터 복원 장치.
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