KR20080086421A - 아날로그-디지털 변환 - Google Patents

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KR20080086421A
KR20080086421A KR1020080027112A KR20080027112A KR20080086421A KR 20080086421 A KR20080086421 A KR 20080086421A KR 1020080027112 A KR1020080027112 A KR 1020080027112A KR 20080027112 A KR20080027112 A KR 20080027112A KR 20080086421 A KR20080086421 A KR 20080086421A
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찰스 에이치. 무어
레슬리 오. 스니블리
존 휴이
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테크날러지 프라퍼티즈 리미티드
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Abstract

고주파수의 입력 아날로그 신호를 샘플링하고 이를 디지털 출력 신호로 변환하는 향상된 방법이 개시된다. 이를 위해서 다수의 아날로그-디지털 변환기들과 분산형 샘플링 시스템이 함께 이용된다. 다수의 아날로그-디지털 변환기들과 분산형 샘플링 시스템의 이와같은 조합은, 가령 0.18 마이크론미터급의 통상적인 디바이스 공정의 사용을 가능케 하며, 또한 매우 높은 주파수를 갖는 입력신호에 대한 정확한 샘플링을 제공한다. 상기 분산형 샘플링 시스템은, 다수의 샘플링들을 위해서 다수의 ADC들을 사용함으로써, 입력 신호에 대한 다수의 샘플링을 제공하는바, 여기서 각각의 샘플링들은 가장 최근의 선행 샘플링으로부터 소정 시간 양만큼 순차적으로 오프셋된다. 각각의 ADC는, 충분한 데이터 전송 능력을 얻기 위해서, 지정된 중앙 처리 장치(CPU)를 갖는다. 다수의 ADC들로부터의 샘플링들은, 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 모두 동일한 주파수에서의 샘플링 결과일 수도 있으며, 또는 상이한 주파수들에서의 샘플링 결과일 수도 있다. 분산형 샘플링 시스템의 유형들은, 직렬로 연결된 다수의 길게 연장된 트레이스 패턴들, 직렬로 연결된 다수의 인버터 쌍들, 특정 유전율 물질 디바이스, 및 시퀀서(또는 멀티플라이어)를 포함한다. 본 발명에 따른 향상된 또 다른 샘플링 시스템은, 가변 사이즈의 개구 윈도우를 포함하며, 여기서 샘플 펄스의 폭은 가변 클럭 매커니즘을 통해 좁아지는바, 이는 더 빠른 샘플링 속도를 생성하기 위함이다. 이러한 가변 사이즈의 개구 윈도우 시스템은 그 자체로도 사용될 수 있으 며, 또는 본 명세서에서 설명된 다중 ADC 분산형 샘플링 시스템들 중 임의의 것들과 조합되어 사용될 수도 있다.
Figure P1020080027112
분산형 샘플링, 샘플링 비율, 가변 사이즈 개구 윈도우, 가변 클럭

Description

아날로그-디지털 변환{ANALOG-TO-DIGITAL CONVERSION}
본 발명은 컴퓨터 및 컴퓨터 프로세서들에 관한 것이며, 좀더 상세하게는 아날로그-디지털 변환기(ADC)에 관한 것이다.
아날로그-디지털 변환기(이하, ADC 라 지칭될 수도 있음)는, 연속적인 신호들(continuous signals)을 이산 디지털 숫자들(discrete digital numbers)로 변환하는 전자 회로이다. 전형적으로는, ADC는 아날로그 입력 전압을 디지털 숫자로 변환하는 전자 디바이스이다.
아날로그 신호는 시간에 대해 연속적인 신호이며, 이 아날로그 신호는 디지털 값들의 플로우(flow)로 변환될 필요가 있다. 따라서, 아날로그 신호로부터 새로운(new) 디지털 값들이 샘플링되는 비율을 정의할 필요가 있다. 새로운 값들의 비율은, 샘플링 비율(smapling rate) 또는 변환기의 샘플링 주파수라고 지칭되며, 전형적으로는 초당 샘플들의 갯수(samples per seconds : sps)라고 알려져 있다.
연속적으로 변화하는 대역제한된(bandlimited) 신호는, 시간 T(샘플링 시간)의 간격으로 샘플링될 수 있으며, 측정 및 저장될 수 있다. 따라서 원본(original) 신호는, 보간 공식(interpolation fomula)에 의해서 이산-시간 값들로부터 정확하 게 재생성될 수 있다. 하지만, 상기 샘플링 비율이 상기 원본 신호의 가장 높은 주파수보다 2배 이상 높은 경우에만, 이와 같은 재생성이 가능하다. 이는 때때로 나이퀴스트-새논(Nyquist-Shannon) 샘플링 법칙이라 지칭된다. 실제의 ADC는 순간적인 변환을 수행할 수 없기 때문에, 상기 입력 값은 변환기가 변환을 수행하는 시간(변환 시간이라고 지칭됨) 동안에 일정하게 유지되어야만 한다.
집적회로의 아날로그 신호를 매우 높은 주파수 예컨대, 수 기가 헤르츠(GHz) 범위에서 샘플링할 수 있는 것이 종종 바람직하다. 하지만, 몇몇 타입의 집적회로들은, 과거의 반도체 제조기술 및 물질들로 만들어졌기 때문에, 오직 낮은 주파수들, 예를 들면, 1~2 기가 헤르츠 또는 그 이하의 범위에서만 신호를 샘플링할 수 있다.
도1은 해당 기술분야에서 현재 알려져 있는 아날로그-디지털(A-to-D 또는 A/D) 샘플링 시스템(100)의 개략도이다. 칩(101) 안에는 A/D 블록(102)이 내장된다. A/D 블록(102)은, 데이터 출력(105)(전형적으로는 병렬 버스이나 꼭 병렬 버스일 필요는 없음) 및 샘플링 주파수 제어(104)를 갖는바, 이는 입력 신호(103)의 샘플링하도록 이용된다. 입력 신호의 가장 높은 주파수 성분은 fi이며, 샘플링 주파수(fs)는 주파수 fi보다는 적어도 2배는 되어야 하는바, 푸리에 변환(Fourier Transformation : FT) 또는 고속 푸리에 변환(Fast FT : FFT) 등과 같은 기능(function)를 지원하는 샘플링을 위해서는, 주파수 fi의 2.2배 인 것이 바람직하다. 따라서, 입력 주파수 fi가 10 GHz 범위에 있다면, 나이퀴스트 주파수에 기초하 여, 상기 칩은 약 20~22 GHz에서 샘플링 주파수 fs를 클럭킹할 수 있어야 한다. 하지만, 이와 같이 높은 샘플링 주파수를 갖는 칩을 제조하기 위해서는 비용이 많이 들며, 그리고 이러한 칩은, 그 구조상, 가령 CPU(central processing units), 메모리 등과 같은 매우 큰 데이터 기능들(functions)이 내장되는 것을 허용하지 않는다.
여러 아날로그-디지털 변환 방법들이 알려져 있다. 도1A는 ADC에 대한 샘플 앤 홀드 회로(sample and hold circuit)를 개략적으로 도시한 것으로서, 이는 트랙 앤 홀드 회로(track and hold circuit)라고 지칭되기도 한다. 샘플 앤 홀드 스위치(110)가 개방되면, 입력 전압의 마지막 순시 값(instantaneous value)은, 샘플 앤 홀드 캐패시터(111)에 유지된다. 샘플 앤 홀드 스위치가 닫혀지면, 상기 회로는 트랙 모드로 들어간다. 입력 및 출력 상의 버퍼들(112)은 상기 샘플 앤 홀드 캐패시터(111)를 격리한다. 샘플 앤 홀드 ADC는 간단하며 신뢰성이 있지만, 그 샘플링 주파수 비율이 제한되며, 높은 에러 확률을 갖는다.
또 다른 아날로그-디지털 변환 방법은, 위상 검출기 ADC를 이용하는 것이다. 위상 검출기는, 2개의 신호 입력들 사이에서의 위상 차이를 나타내는 전압 신호를 생성한다. 비교되는 2개의 신호들이 완전한 동위상(in phase)이라면, XOR 게이트로 입력되는 2개의 동등한 입력들은, 0(zero)이라는 일정한 레벨을 출력할 것이다. 1도(one degree)의 위상차인 경우에는, 상기 XOR 게이트는 상이한 상기 신호들의 존속기간(duration)(1/360 싸이클)에 대해서 1 을 출력할 것이다. 신호들이 180도 떨 어진 경우에는, XOR 게이트는 스테디(steady) 1 신호를 출력할 것이다. 출력 신호의 적분은, 위상 차이에 비례하는 아날로그 전압으로 귀착된다. 하나의 위상 검출기는, 입력 신호의 다수의 위상 차이들을 동시에 측정하는 다수의 XOR 게이트들을 포함한다. 이는 빠르게 동작하는 디바이스가 될 수 있는 장점을 갖지만, 파워 소모가 큰 단점을 갖는다.
또 다른 아날로그-디지털 변환 방법은, 플래시(flash) ADC를 이용하는 것인바, 이는 또한 병렬 ADC라고도 지칭된다. 도1B는, 플래시 ADC 회로를 개략적으로 도시한 도면이다. 플래시 ADC는, 일련의 비교기들(120)로 형성되며, 각각의 비교기들(120)은 입력 신호와 고유(unique) 기준 전압을 비교한다. 상기 비교기(120)의 출력들은, 우선 인코더 회로(priority encoder circuit)(121)의 입력들에 연결되는바, 이는 이진 출력(122)을 생성한다. 아날로그 입력 전압이 각각의 비교기(120)에서 상기 기준 전압을 초과하면, 상기 비교기의 출력들은 하이 상태(high state)로 순차적으로 포화(saturation)될 것이다. 우선 인코더(priority encoder)(121)는, 다른 모든 액티브 입력들은 무시하고, 가장 높은 차수의 액티브 입력(highest order active input)에 근거하여 이진 번호를 생성한다. 상기 플래시 ADC는 속도에 관해서는 효율적이지만, 많은 수의 구성요소들을 포함한다. 예를 들면, 3-비트 플래시 ADC는, 8개의 비교기를 필요로 하며, 4-비트 버전의 경우에는 16개의 비교기를 필요로 하며, 8-비트 버전의 경우에는 256개의 비교기를 필요로 한다.
또 다른 아날로그-디지털 변환 방법은, 연속 근사(successive approximation) ADC 이며, 이는 도1C에 개략적으로 도시되어 있다. 연속 근사 ADC 는, 시퀀스 카운터로서 연속 근사 레지스터(successive approximation register : SAR)(130)를 이용한다. 이러한 SAR(130)은, 최상위 비트(MSB)를 갖고 시작하여 최하위 비트(LSB)에서 끝나는 비트들의 모든 값들을 시도(trying)함으로써, 카운트한다. 상기 카운트 프로세스 내내, 상기 SAR(130)은, 이진 카운트가 아날로그 신호 입력보다 작거나 또는 큰지를 관찰하기 위해서 상기 비교기의 출력을 모니터링하며, 이후 이에 따라 상기 비트 값들을 조정한다. 원래의 십진 숫자와 동등한 이진 숫자를 얻기 위하여, 비트들의 상이한 값들이 MSB에서 LSB까지 시도된다. 디지털-아날로그(D/A) 변환기(DCA)(131)의 출력은, 정규(regular) 시퀀스 카운터를 구비한 경우보다 훨씬 더 빨리 아날로그 신호 입력에 수렴한다. 확률적인 재정규화 그룹(stochastic renormalization group : SRG)(132)은, 십진-이진 변환기처럼 동작한다. 상기 연속 근사 ADC는, 매우 빠른 디바이스이긴 하지만, 파워 소모가 많고 많은 수의 구성요소를 필요로 한다는 단점이 있다.
고주파수의 입력 비율(high frequency input rates)을 샘플할 수 있는 경제적인 시스템을 발견하기 위해서 수 많은 연구들이 이루어져 왔다. 1998년 10월의 CSD 매거진에서 Design of a High-Performance Analog-to-Digital Converter 라는 명칭의 논문이 Kevin Nary에 의해 발표되었는바, 여기에는 folding and interpolating 8 비트 2 gsps(기가 sps) ADC 가 개시되어 있다. 플래시(flash) 아키텍쳐로부터 폴딩(folding) 아키텍쳐로 전환하는 경우, 4 비트 ADC 에서 요구되는 비교기(comparator)의 숫자는 15개에서 6개로 감소한다. 이와같은 ADC는, 아날로그 대역폭과 최대 샘플링 비율을 증가시키며, 플래시 아키텍쳐 ADC 에 비해 보다 적은 전력을 소모한다. 폴딩 펑션(folding function)을 획득하는 방법중 하나는, 크로스-커플된 차동 증폭기를 사용하는 것인바, 2개의 크로스-커플된 차동 증폭기에 의해서 싱글 폴드(single fold)가 얻어진다. 더 많은 저항들과 차동 쌍(differential pair)을 부가함으로써, 폴드들의 갯수는 증가될 수도 있다. Nary는, 98 MHz의 입력 주파수로 2 GHz의 샘플링 주파수를 만들어낸 결과를 발표하였다.
Ian King이 2006년 1월의 I/O 매거진에 발표한 Capturing Data from Gigasample Analog-to-Digital Converters 라는 명칭의 논문에는 또 다른 접근법이 개시되어 있는바, 디지털 출력을 디-멀티플렉싱(de-multiplexing) 하는 방법이 개시되어 있다. 1.5 GHz의 샘플링 비율에 대해, 변환 데이터는 750 MHz의 클럭에 동기되어 출력될 것인바, 여기서 상기 데이터는 상기 클럭의 라이징 에지 및 폴링 에지 둘다에서 출력에 제공된다. 이후, 2개의 래치(latch)가 사용되는바, 그중 하나의 래치는 위상 고정된(phase-locked) 데이터 클럭의 라이징 에지에 클럭킹되며, 다른 하나의 래치는 180도 위상이 다른 신호를 이용하여 클럭킹된다. 이는 상기 출력을 375 MHz 로 감소시킨다. 입력되는 데이터를 래치한 이후에, 모든 데이터가 동일한 클럭 에지에서 메모리 어레이 내로 클럭킹될 수 있도록, 래치들의 중간 세트(intermediate set of latches)를 이용하여 클럭 도메인이 쉬프트되는바, 이는 상기 데이터 비율을 187.5 MHz로 디-멀티플렉스한다. 단일 채널 디바이스는 이중-에지(dual-edge) 샘플링 모드로 되어, 샘플링 속도를 1.5 gsps 에서 3.0 gsps로 증가시킬 수 있는바, 이는 출력 데이터 비트들의 갯수를 8에서 16으로 증가시킨다.
집적회로의 아날로그 신호를 매우 높은 주파수 예컨대, 수 기가 헤르츠(GHz) 범위에서 샘플링할 수 있는 것이 종종 바람직하다. 하지만, 몇몇 타입의 집적회로들은, 오래된 반도체 제조기술 및 물질들로 만들어졌기 때문에, 오직 낮은 주파수들, 예를 들면, 1~2 기가 헤르츠 또는 그 이하의 범위에서만 신호를 샘플링할 수 있다. 따라서, 이와같이 오래된 기술들을 사용하면서도 높은 주파수의 샘플링 비율을 얻을 수 있다면 이는 매우 바람직할 것이다.
본 발명의 목적은, 충분히 높은 비율로 샘플링이 가능하지 않을 수 있는 회로들을 사용하여, 매우 높은 주파수의 입력 아날로그 신호를 적절하게 샘플링하는 것이다.
본 발명의 일실시예는 다수의 ADC들 및 CPU들을 구비한 기판과, 그리고 분산형 샘플링 시스템을 포함한다. 각각의 ADC는 지정된(designated) CPU와 함께 작용하여 ADC 시스템을 형성한다. 각각의 개별 ADC 시스템은 가령, 0.18 마이크로급 기술로 형성된 통상적인 디바이스들을 포함할 수 있다. 이러한 일례에서, 상기 개별 시스템들은 1-2 GHz 범위 또는 그 이하의 범위의 신호들을 샘플링할 수 있다.
본 명세서에는, 매우 높은 주파수를 갖는 입력 신호를 적절히 샘플링하기 위해서, 다수의 통상적인 디바이스들이 어떻게 이용되는지가 설명되어 있다. 타이밍 신호는, 분산형 샘플링 시스템을 통해 지나가는바, 상기 분산형 샘플링 시스템은 지연 샘플링 시스템 또는 릴레이(relay) 샘플링 시스템이라고도 호칭될 수 있다. 타이밍 신호가, 분산형 샘플링 시스템을 따라 있는 제 1 지정 포인트에 도달하면, 제 1 ADC가 입력신호를 샘플링한다. 상기 타이밍 신호가 분산형 샘플링 시스템을 따라 있는 제 2 지정 포인트에 도달하면, 제 2 ADC가 입력신호를 샘플링한다. 소정 개수의 ADC 시스템에 의해서 동일한 소정 개수의 샘플링들이 취해질 때까지, 상기 타이밍 신호는 분산형 샘플링 시스템을 거쳐서 계속해서 진행한다.
이러한 일례에서처럼 상기 디바이스들이 하나의 칩 상에 있는 경우, 타이밍 신호는 분산형 샘플링 시스템을 거쳐서 칩을 따라 진행한다. 이전의 샘플링 이후의 소정의 클럭킹된 시간에서, 각각의 후속 샘플링들이 발생한다. 이는, 상기 타이밍 신호가 상기 시스템을 거쳐서 진행함에 따라, 상기 분산형 샘플링 시스템으로부터 발원하는 다수의 순차적인 샘플링 프롬프트들 또는 탭들에 의해서 달성될 수 있다. 이는 고주파수 입력신호에 대한 누적(cumulative) 샘플링(다수의 ADC에 의한)을 야기하는바, 따라서, 최적의 나이퀴스트-새논 샘플링을 위해 필요한 적절한 샘플링이 성취될 수 있다. 예를 들어, 만일, 1 GHz의 샘플링만이 가능한 통상적인 시스템을 이용하여, 10 GHz의 입력 신호를 적절히 샘플링할 것이 요구된다면, 상기 입력 아날로그 신호를 순차적으로 샘플링하기 위해서는 20개의 ADC 시스템이 필요할 것이다. 여기서, 각각의 ADC 시스템은, 이전의 샘플링 후에 클럭킹된 50 psec 간격으로 샘플링을 획득한다. 총 20개의 ADC 시스템들의 샘플링 결과들은, 소정의 결과를 얻기 위해서 결합되는바, 이 결과는 20 GHz에서 샘플링할 수 있는 하나의 ADC 성능과 동등하다.
다수의 분산형 샘플링 시스템이 본 명세서에서 개시된다. 이러한 분산형 샘 플링 시스템 중 하나는, 다수의 길게 연장된 트레이스 패턴들 또는 부가 구간들(lengths)을 갖는 와이어를 포함하는바, 이들은 전기적으로 직렬로 연결된다. 타이밍 신호는 와이어의 제 1 부가구간을 거쳐 진행하며, 이후 타이밍 신호 탭 또는 프롬프트는, 제 1 ADC 시스템에 의해서 입력신호에 대한 샘플링이 수행되도록 하는바, 이는 특정한 시간 기간(Δt)에서 발생한다. 상기 타이밍 신호는 와이어의 제 2 부가구간을 거쳐 계속 진행하며, 이후 타이밍 신호 탭 또는 프롬프트는, 제 2 ADC 시스템에 의해서 입력신호에 대한 두번째 샘플링이 수행되도록 하는바, 이는 제 2 시간 기간(Δt) 이후에 발생한다. 상기 타이밍 신호는 소정 개수의 구간들을 갖는 와이어를 통해 계속 진행하는바, 이는 동일한 소정 개수의 ADC 시스템들에 의한 누적(cumulative) 샘플링을 야기한다. 이러한 순차적인 샘플링들의 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
또 다른 분산형 샘플링 시스템은, 특정한 유전율을 갖는 물질로 구성된 디바이스(specific permittivity material device : 이하, '특정 유전율 물질 디바이스' 라고도 함)를 포함하는바, 가령, 표면 탄성파(Surface Acoustic Wave : SAW) 디바이스를 들 수 있다. 상기 디바이스의 물질은, 타이밍 신호가 상기 디바이스를 통해서 진행하는 속도를 결정한다. 타이밍 신호가 상기 디바이스를 따라 있는 다수의 등거리(equi-distant) 포인트들에 도달할 때에, 입력 아날로그 신호의 샘플들이, 다수의 ADC 시스템들에 의해서 얻어진다. 이러한 순차적인 샘플링들의 결과들 은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
또 다른 분산형 샘플링 시스템은, 시퀀서 또는 멀티플라이어를 이용하는바, 각각의 스테이지에 대해서 증분적인 시간 기간(Δt)을 생성하기 위해서, 타이밍 신호는 소정 횟수만큼(a set number of times) 곱해진다. ADC 시스템들은 각각의 시간 기간(Δt) 이후에 입력 아날로그 신호를 샘플링한다. 상기 멀티플라이어 샘플링 시스템으로부터의 입력 신호에 대한 샘플링 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
또한, 본 명세서에서는, 매우 큰 공통 모드 제거(common mode rejection)를 제공하는 ADC 차동 연산증폭기 회로가 설명된다. 위상이 다른 입력 신호를 샘플링함으로써, 상기 입력신호가 완전하게 구별되며(differentiated), 배경잡음으로부터 분리된다. 이러한 점은 더 깨끗한 신호를 제공하며 따라서, 좀더 정확한 샘플링 결과를 얻을 수 있다.
ADC 회로의 또 다른 일례는 아날로그-디지털 셀(또는, A-to-D cell) 에 관한 것인바, 이는 입력에 연결된 전압 제어 발진기(VCO) 회로에 기반한다. 상기 VCO의 출력은 카운터로 입력되며, 여기서 상기 출력은 가령, XOR 게이트와 같은 게이트를 통해서 기준 주파수와 비교되거나 또는 기준 주파수에 타이밍된다. 이후, 상기 출력은 CPU에 연결되는바, 이는 카운터의 리셋(reset)을 또한 제어한다.
가변 사이즈의 개구(aperture) 윈도우 샘플링 시스템에 대한 일례가 또한 개시된다. 이러한 일례는, 전압 제어 저항(voltage controlled resistor) 및 캐패시터를 포함하는 저항 캐패시터 미분기(resistor capacitor differentiator)와 같은, 가변 개구 클럭(variable aperture clock)의 사용을 통해서 구현될 수 있다. 이 가변 개구 클럭은, 더 좁은 펄스 폭을 만들기 위해서(따라서 샘플링 비율을 더 빨리하기 위해서), 샘플 펄스의 펄스 폭을 수정할 수 있다. 이러한 가변 사이즈의 개구 윈도우 샘플링 시스템은 그 자체로서 ADC 샘플링을 위해서 사용될 수 있으며, 또는 앞서 언급된 다중 ADC 분산형 샘플링 시스템들 중 그 어떤 것하고 결합되어 사용될 수도 있다.
본 발명의 이러저러한 목적들 및 장점들은, 본 명세서에서 서술되고 도면들에서 도시된 바와같은, 본 발명의 실시예들에 대한 설명부분들 및 산업상 이용가능성을 참고하면 해당 기술분야의 당업자들에게 명백해질 것이다. 본 명세서에서 설명된 목적들 및 장점들은 본 발명의 가능한 모든 목적들 및 장점들을 완벽하게 설명한 것은 아니다. 또한, 의도된 목적들 및/또는 장점들중 하나 이상이 부재인 경우 또는 이들을 어플리케이션에서 요구하지 않더라도 본 발명을 구현하는 것은 가능하다.
더 나아가, 본 발명의 다양한 실시예들은, 앞서 설명된 본 발명의 목적 및/또는 장점들을 하나 이상 성취할 수도 있지만 모든 목적들 및/또는 장점들을 성취할 필요는 없다는 것을 해당 기술분야의 당업자들은 능히 이해할 것이다. 따라서, 본 명세서에서 설명된 본 발명의 목적 및/또는 장점들은 본 발명의 본질적인 요소 는 아니며, 제한으로써 해석되어서는 안된다.
도면들을 참조하여 본 발명이 설명되는바, 도면들에서 유사한 도면부호들은 동일하거나 유사한 요소들을 나타낸다. 비록, 본 발명의 목적을 달성하기 위한 최적의 실시 모드에 대해서 본 발명이 서술되었지만, 권리범위로 청구된 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 본 명세서의 가르침에 기초한 다양한 변형예들이 가능할 수도 있음은 해당 기술분야의 당업자들에게는 명백할 것이다.
본 명세서에서 기술되고 및/또는 도면들에서 도시된, 본 발명의 실시예들 및 변형예들은 단지 일례로서 제공된 것이며, 본 발명의 범위를 이에 한정하고자 함이 아니다. 특별히 달리 언급되지 않는한, 본 발명의 개별 양상들 및 구성요소들은, 본 발명의 기술적 사상 및 청구된 권리범위 내에 남아 있으면서도, 다양한 응용예들을 위해서 생략 또는 변형될 수도 있는바, 이는 본 발명이 이들 다양한 응용예들에게 적응하도록 의도되었기 때문이다.
도2는, 본 발명에 따른 ADC 시스템(200)에 대한 일례를 도시한 도면이다. 입력 신호(204)는, 칩(201)의 다수의 아날로그-디지털 변환기 셀들(202a 내지 202n)로 입력된다. 이러한 일례에서는 외부 샘플링 클럭(250)이 도시되어 있지만, 내부 클럭이 또한 이용될 수 있다. 샘플링 클럭(205)은, 실질적으로 낮은 주파수에서 동작되는바, 예를 들면, 의도된 샘플링 비율보다 1/10 또는 1/20 정도 낮은 주파수에서 동작된다. 시간 분산 장치(206a 내지 206n)로부터 순차적인 시간 기간들(sequential time periods)을 제공함으로써, 순(net) 샘플링 비율을 n 배 만큼 증가시킬 수 있다. 비록, 앞서 언급된 바와 같은 내부 타이밍 소스가 또한 이용될 수도 있지만, 이 일례에서는 외부 소스에 의해 상기 시간 기간들(time periods)이 제공된다. 만일, 상기 입력 신호(204)가 10 GHz까지의 해상력으로 샘플링될 필요가 있다면, 최적 나이퀴스트-새논 샘플링을 위해서는 20 GHz 또는 22 GHz의 샘플링 클럭(205)이 필요할 것이다. 하지만, 본 발명에 따른 시스템에서는, 상기 샘플링 클럭(205)은, 예를 들면 n=20 또는 22인 경우 1GHz에서 동작할 수 있다. 시간 분산 장치(206a 내지 206n)에 의해 제공되는 시간 기간들은, 샘플링 주파수의 1/20, 1/22, 또는 유사한 증분이 될 수 있으며, 따라서 각각의 ADC(202)는 미세하게(slightly) 지연된 포인트에서 상기 입력 신호(204)를 샘플링하게 될 것인바, 이는 20 GHz 또는 22 GHz 의 속도를 갖는 단일 ADC를 사용하는 것과 대등한 샘플링을 야기할 것이다. 각각의 분산 스테이션(가령, 206a)과 이에 대응하는 각각의 ADC(가령, A/D(202a)) 사이에서의 탭 라인 접속들(207a 내지 207n)의 결과로서, 상기 시간 분산 장치(206a 내지 206n)에 의해 제공되는 상기 시간 기간들이 발생한다. 샘플링 클럭(205)에 의해 제공되는 타이밍 신호가, 직렬로 연결된 다수의 분산 스테이션들 또는 분산 장치들(206a 내지 206n)을 통과하여 지나갈 때, 일련의 탭들(taps) 또는 샘플링 프롬프트(prompt))들이 탭 라인 접속들(207a 내지 207n)을 거쳐서 해당 ADC들(206a 내지 206n)로 각각 전송된다.
이러한 접근법이 다수의 ADC들(또는 A-to-D 채널들)(202)을 필요로 할 것인바, 예를 들면, 상기 실시예에서는 적어도 20개 또는 22개의 ADC가 필요하지만, 상기 실시예는, 오래된 기술(예를 들면, 0.18 마이크론급)로 만들어진 칩(201)의 사용을 가능하게 하며, 10 GHz 범위 또는 그 근방의 범위에서 동작하는 신호들에 대한 샘플링을 가능케한다. ADC들(202)의 개수를 더 늘리게 되면, 샘플링된 신호 주파수(또는 이것의 가장 높은 푸리에 변환 성분(fourier transform component)) 역시 더 증가될 수 있다.
본 명세서에서, 구성요소(202a 내지 202n)의 명칭으로는 ADC, 변환기 셀, 또는 채널 등이 사용되었으며 이들 명칭들이 호환가능하게 사용되었음을 유의해야 한다. 일반적으로, 프로세싱 동안에 샘플 데이터를 손실함이 없이 소정 양의 데이터를 처리하기 위해서는, 각각의 A-to-D 채널(202)은 충분한 데이터 전송 능력들을 가져야만 하는바, 예를 들면, A-to-D 채널(202a 내지 202n)에 대응하는 CPU(203a 내지 203n)를 들 수 있다.
입력신호에 대한 각각의 ADC 샘플링 사이에서의 시간 기간은, 다양한 방식으로 얻어질 수 있는바, 이는 후술될 실시예들에서 일례로서 설명된다. 도3a는 본 발명의 제 1 실시예에 따른 시간 분산형 샘플링 시스템(time distributed sampling system)에서, 입력신호(301)에 대해 취해진 샘플링과 트레이스(trace) 패턴(303) 내의 탭들 사이의 시간 관련성을 도시한 도면이다. 트레이스 패턴(303)은, 직렬로 연결된 다수의 길게 연장된(elongated) 와이어들을 포함한다. 이러한 시간 분산형 샘플링 시스템은 다수의 ADC 시스템들을 갖는바, 각각의 ADC 시스템은 도2를 참조하여 앞서 설명된 바와같이 ADC(202) 및 이와 관계된 CPU(203)를 포함하여 구성된다. 타이밍 신호(306)가 제 1 구간(length)을 갖는 와이어(303a)를 거쳐서 탭 포인트(W1) 로 향할 때, 측정가능한 소정 시간(Δt(304) 로 주어짐) 이후에 상기 입력 신호(301)를 샘플링하기 위한 프롬프트가 생성된다. 이러한 타이밍은 ADC 샘플링 포인트 C1으로 표시된다. 타이밍 신호(306)가 제 2 구간의 와이어(303b)를 거쳐서 제 2 탭 포인트(W2)로 계속해서 나아감에 따라, 제 2 시간 기간(Δt) 이후에 상기 입력신호(301)를 샘플링하기 위한 프롬프트가 생성된다. 이러한 타이밍은 ADC 샘플링 포인트 C2 로 표시된다. 분산 라인의 각 탭에 대해서 상기 타이밍 신호(306)가 탭 포인트들(W1 내지 Wn)에서 각 트레이스 패턴(303)에 도달한 후에, 개별 ADC 시스템은 입력 신호(301)를 샘플링한다. 이러한 순차적인 샘플링들의 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
도3a를 참조하여 좀더 상세한 설명이 후술된다. 타이밍 신호(306)가 제 1 구간의 와이어(303a)를 지나서 탭 포인트(W1)에 도달한다. 바로 그 시각에, 입력 신호(301)가 제 1 ADC 시스템에 의해서 샘플링되며, 이는 ADC 샘플링 포인트 C1 으로 표시된다. 타이밍 신호(306)가 제 2 구간의 와이어(303b)를 지나서 W2로 표시되는 탭 포인트에 도달하면, 상기 입력 신호(301)는, 제 2 ADC 시스템에 의해서 ADC 샘플링 포인트 C2 에서 샘플링된다. 앞서 설명된 분산형 샘플링 시스템은, 시간상으로 C1, C2 등으로 명명된 ADC 샘플링 포인트들(302)에서, 입력신호(301)를 계속해서 샘플링한다. 상기 입력 신호(301)는, 타이밍 신호(306)가 다수의 구간들을 갖는 와이어(303)를 통해 지나감에 따라서, 순차적인 각각의 시간 기간들(304 : Δt) 이후에 샘플링된다. 다수의 ADC 시스템들이 칩에 형성되는바, 이는 나이퀴스트-새논 요건을 만족시키도록 입력신호(301)를 적절히 샘플링하기 위함이다.
본 발명을 좀더 상세히 설명하기 위해서 다음의 일례가 고려되는데, 이 일례는 본 발명을 이에 제한하고자 의도된 것은 아니다. 예를 들어, 10 GHz 주파수의 입력 신호(301)가 샘플링되는 경우라면, 10 GHz 입력신호를 적절히 샘플링하기 위한 나이퀴스트-새논 요건을 만족시키기 위해서는, ADC 샘플링 포인트들(302) 간의 상기 시간 차이(304)는, 적어도 50 psec는 되어야 한다. 각각의 ADC 시스템은 샘플링 포인트 C1, C2 등에서 입력신호(301)를 샘플링하는바, 여기서 각각의 샘플링은, 이전의 ADC 샘플링으로부터 50 psec가 경과된 후에 수행될 것이다. ADC 샘플링 포인트들(302)은, 트레이스 패턴(303)을 따라 있는 연속적인 탭 포인트들(W1, W2 등등)에 시간상으로 대응된다. 만일, 각각의 ADC 시스템이 1 nsec 마다 샘플을 캡쳐링(capturing) 또는 취할 수 있다면, 10 GHz의 입력신호를 적절히 샘플링하기 위해서는 총 20개의 ADC 시스템이 필요할 것이다. 이러한 일례에서, 앞서 설명된 바와같은 다수의 구간들을 갖는 상호연결된 와이어들을 이용하는 상기 분산형 샘플링 시스템은, 10 GHz의 입력신호를 20 gsps의 샘플링 비율로 샘플링할 수 있는 단일 ADC와 대등하다.
도3b는 본 발명의 제 2 실시예에 따른 시간 분산형 샘플링 시스템에서, 입력신호(301)에 대해 취해진 샘플링과 직렬로 연결된 인버터 쌍들(305)로 구성된 탭들 사이의 시간 관련성을 도시한 도면이다. 도3a의 클럭킹된 각각의 트레이스 턴들(303)이, 도3b에서는 인버터 쌍들(305)로 대체되었다. 타이밍 신호(306)는 직렬로 연결된 인버터 쌍들(305)을 통해 지나간다. 타이밍 신호(306)가 제 1 인버터 쌍(305a)를 거쳐서 지나갈 때, 제 1 시간 기간(Δt : 304) 이후에 입력신호(301)를 샘플링하기 위한 프롬프트가 생성되는바, 이는 ADC 샘플링 포인트 C1과 일치한다. 타이밍 신호(306)가 제 2 인버터 쌍(305b)를 거쳐 계속 진행함에 따라, 제 2 시간 기간(Δt) 이후에 상기 입력신호(301)를 샘플링하기 위한 프롬프트가 생성되는바, 이는 이는 ADC 샘플링 포인트 C2와 일치한다. 개별 ADC 시스템은, 각각의 ADC 샘플링 포인트(C1 내지 Cn)에서 입력신호를 샘플링하는바, 이는 타이밍 신호(306)가 W1 내지 Wn으로 각각 명명된 포인트들에서 각각의 인버터 쌍들을 통해 진행할 때에 발생한다. 이러한 순차적인 샘플링들의 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
도3b를 참조하여 좀더 상세히 설명하면 다음과 같다. 타이밍 신호(306)가 제 1 인버터 쌍(305a)을 거쳐서 W1 으로 표시된 탭 포인트로 진행할 때, 입력 신호(301)는, 제 1 ADC 샘플링 포인트(시간상에서 C1으로 명명됨)에서 제 1 ADC 시스템에 의해서 샘플링된다. 타이밍 신호(306)가 제 2 인버터 쌍(305b)을 거쳐서 W2 으로 표시된 탭 포인트로 진행할 때, 입력 신호(301)는, 제 2 ADC 샘플링 포인트(C2)에서 제 2 ADC 시스템에 의해서 샘플링된다. 상기 분산형 샘플링 시스템은, 타이밍 신호(306)가 다수의 인버터 쌍들(305)을 거쳐서 지나감에 따라 입력신호(301)를 계속해서 샘플링한다. 타이밍 신호(306)가 각각의 인버터 쌍들(305)을 거쳐서 지나감에 따라, 상기 입력신호(301)는 각각의 순차적인 시간 기간들(Δt : 304) 이후에, 각 ADC 샘플링 포인트(302)에서 샘플링된다. 다수의 ADC 시스템들이 칩에 형성되는바, 이는 나이퀴스트-새논 요건을 만족시키도록 입력신호(301)를 적절히 샘플링하기 위함이다.
도4는 입력 아날로그 신호(405)에 대해 취해진 샘플링과 본 발명의 제 3 실시예에 따른 특정한 유전율을 갖는 물질로 만들어진 디바이스(specific permittivity material device)(401)로 형성된 라인 탭들 사이의 시간 관련성을 도시한 도면이다. 시간 분산 샘플링은, 가령, 표면 탄성파(Surface Acoustic Wave : SAW) 디바이스와 같은, 특정 유전율 물질 디바이스(401)의 사용을 통해서 달성된다. 입력신호(405)는, 타이밍 신호(406)가 디바이스(401)를 따라 있는 각각의 등거리(equi-distant) 포인트(S1 내지 Sn)를 지나갈 때에, 측정가능한 각각의 시간 기간(Δt : 403) 이후에 샘플링된다.
도4에 도시된 특정 유전율 물질 디바이스를 이용한 분산형 샘플링 시스템은, 도3a의 트레이스 분산형 샘플링 시스템과 유사하게 동작한다. 개별 ADC 시스템은, 도2를 참조하여 앞서 설명된 바와같이 ADC 및 해당 CPU를 포함한다. 각각의 ADC 시스템은, 타이밍 신호(406)가 디바이스를 따라 있는 순차적인 각각의 등거리 포인트(S1 내지 Sn)에 도달할 때에, ADC 샘플링 포인트(402)에서 입력신호(405)를 샘플링한다. 타이밍 신호(406)가 디바이스(401)를 통해서 진행함에 따라서, 입력신호(405)를 각각의 증분 시간 기간(Δt : 403) 이후에 샘플링하기 위한 프롬프트가 생성되며, 여기서 Δt(403)의 값은 디바이스(401)의 특정 물질에 의해 결정된다. 타이밍 신호(406)가 제 1 샘플링 포인트(402 : S1)에 도달하면, 제 1 ADC 샘플링 포인트(402 : C1)에서 입력신호(405)를 제 1 ADC 시스템에 의해 샘플링하기 위한 프롬프트가 생성된다. 타이밍 신호(406)가, 제 2 시간 기간(Δt : 403) 이후에 디바이스(401) 내에 있는 제 2 샘플링 포인트(S2)에 도달하면, 해당하는 제 2 ADC 샘플링 포인트(C2)에서 입력신호(405)를 샘플링하기 위해 제 2 ADC 시스템이 프롬프트된다. 앞서 설명된 분산형 샘플링 시스템은, ADC 샘플링 포인트(402)에서 입력신호(405)를 계속해서 샘플링하는바, 상기 ADC 샘플링 포인트(402)는 디바이스(401) 내에 있는 포인트들(S1 내지 Sn)과 시간상에서 대응된다. 이러한 순차적인 샘플링들의 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다.
10 GHz의 입력신호를 사용하는 일례에서, 타이밍 신호(406)는 디바이스(401) 내에 있는 제 1 포인트(S1)을 지난다. 이 시점에서, 제 1 ADC 시스템이 프롬프트되는바, 50 psec인 제 1 시간 기간(403) 이후에 제 1 ADC 샘플링 포인트(C1)에서 입력신호(405)를 샘플링하기 위해서 프롬프트된다. 타이밍 신호(406)가 디바이스(401) 내에 있는 제 2 포인트(S2)로 진행하면, 제 2 ADC 시스템이 프롬프트되어 제 2 ADC 샘플링 포인트(C2)에서 입력신호(405)를 샘플링하는바, 이는 50 psec인 제 2 시간 기간(403) 이후에 발생할 것이다. 만일, 각각의 ADC 시스템이 입력신호(405)를 1 nsec 속도로 샘플링할 수 있다면, 10 GHz의 입력신호(405)를 적절히 샘플링하기 위해서는 20개의 ADC 시스템이 필요할 것이다. 이러한 일례에서, 앞서 설명된 바와같은 특정 유전율 물질 디바이스를 이용하는 상기 분산형 샘플링 시스템은, 10 GHz의 입력신호를 20 gsps의 샘플링 비율로 샘플링할 수 있는 단일 ADC를 사용하는 것과 대등하다.
본 발명의 제 4 실시예는 시퀀서(sequencer) 또는 멀티플라이어(multiplier) 분산형 샘플링 시스템(601)을 개시하고 있는바, 이는 도5를 참조하여 설명된다. 시퀀서 분산형 샘플링 시스템(601)은, 시퀀서(501)로서 이미터 커플드 로직(Emitter Coupled Logic : ECL)을 이용할 수 있다. 시퀀서(501)는, w1 내지 w2로 표현되는 트리거들(508)의 그룹을 포함하여 구성된다. 각각의 트리거(508)는 ADC(502)에 연결 되며, 이들 각각의 ADC(502)는 관계된 CPU(506)에 연결된다.
타이밍 신호(507)는 상기 시퀀서(501)로 입력되며 이후, 각각의 스테이지는 상기 타이밍 신호(507)를 동일한 증분량(Δt)(503)으로 시퀀싱(sequencing) 또는 곱셈(multiply)한다. 따라서, 펄스(504)가 제 1 ADC 트리거(w1)를 지나가면 상기 입력신호(505)는 ADC1에 의해서 샘플링된다. 제 2 시간 기간(Δt)(503) 이후에, 펄스(504)는 제 2 ADC 트리거(w2)를 지나가며, 이때 상기 입력신호(505)는 ADC2 에 의해서 샘플링된다. 이러한 분산형 샘플링 시스템은, n개의 트리거들(w1 내지 wn)을 이용하고 ADC1 내지 ADCn 의 변환기들을 각각 이용하여, 입력신호를 계속해서 샘플링한다. 샘플링된 결과들은 n개의 관계된 CPU(506)에 의해서 프로세스된다. 이러한 순차적인 샘플링들의 결과들은, 다수의 ADC로부터의 순차적인 디지털 출력 값들의 시리즈(series)이다. 상기 디지털 출력 값들은, 동일한 주파수에서의 또는 상이한 주파수들에서의 샘플링들의 결과가 될 수 있다. 시퀀서(501)의 중요한 특질은, 각 트리거들(508) 사이의 시간이 가변적일 수 있다는 점이다.
10 GHz의 입력신호(505)를 사용하는 일례에서, 상기 시퀀서(501)는 각각 w1 내지 wn으로 표시되는 20개의 트리거들(508)을 포함하여 구성된다. 입력 아날로그 신호(505)는, 50 psec 시간 기간(Δt)(503)) 간격으로 순차적으로 샘플링될 것이다. 예를 들면, 50 psec의 제 1 시간 기간(Δt)(503)) 이후에 펄스(504)가 제 1 ADC 트리거(w1)를 통해 진행하면, ADC1은 입력 아날로그 신호(505)를 샘플링 할 것 이다. 이후, 50 psec의 제 2 시간 기간(Δt)(503)) 이후에 펄스(504)가 제 2 ADC 트리거(w2)를 통해 진행하면, ADC2는 입력 아날로그 신호(505)를 샘플링 할 것이다.
만일, 각각의 ADC(502)가 입력 아날로그 신호(505)를 1 nsec 속도로 샘플링할 수 있다면, 10 GHz의 입력신호(505)를 20 gsps의 샘플링 비율로 적절히 샘플링하기 위해서는, 20개의 관계된 ADC들(502) 및 20개의 관계된 CPU들(506)과 함께 20개의 트리거들(508)이 필요할 것이다. 이러한 일례에서, 방금 설명된 것과 같은 시퀀서 또는 멀티플라이어와 함께 다수의 ADC들을 이용하는 분산형 샘플링 시스템은, 10 GHz의 입력신호를 20 gsps의 샘플링 비율로 샘플링할 수 있는 단일 ADC와 대등하다.
도6은, 도5를 참조하여 설명된 시퀀서 또는 멀티플라이어 분산형 샘플링 시스템(601)과 추가 클럭 생성 블록(602)을 도시한 블록도이다. 클럭 생성 블록(602)은 내장형(internal) 또는 외장형(external)일 수도 있으며, 위상 고정 루프(PLL), 지연 고정 루프(DLL), 전압 제어 발진기(VCO), 링 발진기(ring oscillator), 수정 발진기, 또는 다른 유형의 발진기를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도6에는 타이밍 신호(603)가 또한 도시되어 있다.
도7a는 전술한 발명들과 함께 이용될 수 있는 ADC의 회로도(707)로서, 차동 연산증폭기(op amp)를 사용하는 것이다. 도7a에 도시된 차동 연산증폭기 시스템은, 2개의 입력 소스들(701)을 갖고 있으며, 이들 2개의 입력 소스들은 연산증폭기들(702a 및 702b)과 함께 이용되며, 여기서 연산증폭기(702b)는 선택가능한 이득 멀티플라이어를 구비한 전압-대-전류(voltage-to-current) 드라이버이다. 이러한 구성은, 매우 큰 공통 모드 제거(common mode rejection)를 제공할 수 있어, 입력신호의 정확한 재생이 가능하다. 도7a의 시스템에는, 카운터(704), CPU(705), 및 디지털 출력 신호(706)가 또한 도시되어 있다.
도7b는 단일 종단(single-ended) 전압 제어 발진기(703)를 포함하여 구성된 ADC의 회로도(707)이다. 나머지 구성요소들은 도7a와 동일하다. 도7a에 도시된 인버터 시스템은, 샘플링될 입력 신호(701)를 원하지 않는 배경 잡음으로부터 분리할 수 있는 장점을 가졌지만, 도7b의 회로는 잡음 내성(noise immunity)을 갖고 있지 않다. 하지만, 도7b의 인버터 시스템은 오직 1 핀(one pin) 연결을 필요로 하지만, 도7a의 인버터 시스템은 2 핀(twp pin) 연결을 필요로 한다.
도7a 및 도7b에 도시된 ADC 회로는, 앞서 설명된 ADC/CPU 분산형 샘플링 시스템들 중 그 어떤 것과도 함께 사용되어 입력 아날로그 신호를 샘플링할 수 있다.
전술한 ADC/CPU 분산형 샘플링 시스템은 또한, 발명자에게 잘 알려진 다양한 아키텍쳐들과 함께 통합될 수 있다. 본 발명을 실행하기 위한 일 모드는, 개별 컴퓨터들의 어레이를 이용함으로써 구현될 수 있다. 일 어레이가 도8에 개략적으로 도시되어 있으며, 범용 참조번호 10에 의해 지시된다. 컴퓨터 어레이(10)는 다수의(도시된 도면에서는 24개) 컴퓨터(12)들을 갖는다. 이들 컴퓨터들은 때때로 "코어들", "노드들" 이라고 지칭되기도 한다. 도시된 실시예에서, 모든 컴퓨터들(12)은 하나의 다이(14)에 배치되어 있다. 본 발명에 따르면, 각각의 컴퓨터들(12)은 일반적으로 독립적으로 기능하는 컴퓨터들인바, 이는 좀더 상세히 후술될 것이다. 컴퓨터들(12)은 복수개의 상호연결 데이터 버스들(16)에 의해 상호 연결되어 있다(데이터 버스들의 갯수는 앞으로 자세히 후술될 것이다). 이러한 실시예에서, 상기 데이터 버스들(16)는 양방향 비동기 고속 병렬 데이터 버스들이지만, 본 발명의 사상의 범위내에서는 또 다른 상호연결 수단들이 채용될 수도 있다. 어레이(10)에 대한 상기 실시예에서, 컴퓨터들(12) 사이의 데이터 통신은 비동기식일 뿐만 아니라, 개별적인 컴퓨터들(12) 역시 내부적으로는 비동기식 모드에서 동작한다. 개별 컴퓨터들(12)은 비동기식으로 동작하므로 매우 큰 파워를 절약할 수 있는데, 이는 명령들을 수행하고 있지 않을 때에는, 각 컴퓨터(12)는 실질적으로 전력을 사용하지 않을 것이기 때문이며, 또한 이들 사이에서 동작하는 클럭이 없기 때문이다. 당업자는 도8의 다이(die)(14) 상에는 명확성을 위해 생략된 부가적인 구성요소들이 있음을 인식할 것이다. 이러한 부가적인 구성요소들은 파워 버스들, 외부 연결패드들, 및 마이크로프로세서 칩의 기타 다른 공통요소들을 포함한다.
컴퓨터(12e)는 상기 어레이(10)의 주변부에 있지 않은 컴퓨터들(12) 중 하나에 대한 일례이다. 즉, 컴퓨터(12e)는 직교적으로 인접한 네 개의 컴퓨터들(12a, 12b, 12c 및 12d)을 갖는다. 컴퓨터(12a)부터 컴퓨터(12e)까지의 이러한 그룹핑은, 일례로서, 어레이(10)의 컴퓨터들(12) 간의 통신들에 대한 좀더 상세한 논의와 관련되어 사용될 것이다. 도8에 도시된 바와 같이, 컴퓨터(12e)와 같은 안쪽(interior) 컴퓨터들은, 버스들(16)을 통해 직접적으로 서로 통신할 수 있는 네 개의 다른 컴퓨터들(12)을 가질 것이다. 이하의 설명에서는, 어레이(10) 주변부의 컴퓨터들(12)은 오직 세개, 모퉁이 컴퓨터들(12)의 경우에는 오직 두개의 다른 컴 퓨터들(12)과 직접적으로 통신하게 될 것이라는 것을 제외하고는, 논의되는 원칙들은 상기 모든 컴퓨터들(12)에 적용될 것이다.
도9는 도8의 일부를 좀더 상세히 도시한 도면으로, 특히 컴퓨터(12a) 내지 컴퓨터(12e)를 포함하여 오직 몇몇 컴퓨터들(12)만을 도시한 도면이다. 또한, 도9는 데이터 버스들(16)이 각각 읽기 라인(read line)(18), 쓰기 라인(write line) 및 다수의(이 일례에서는 18개) 데이타 라인(data lines)(22)을 가진다는 것을 보여주고 있다. 상기 데이터 라인(22)은, 하나의 18 비트 명령 워드의 모든 비트들을 병렬로 동시에 전송할수 있다.
본 발명의 방법에 따르면, 하나의 컴퓨터(12) 가령, 컴퓨터(12e)는, 자신의 읽기 라인들(18) 중 한개, 두개, 세개 또는 네개 모두를 하이로 설정할 수 있는바, 이는 인접한 컴퓨터들 중 한개, 두개, 세개 또는 네개 모두로부터 데이터를 수신할 준비를 하기 위해서이다. 이와 유사하게, 컴퓨터(12)는 쓰기 라인들(20) 중 한개, 두개, 세개 또는 네개 모두를 하이(high)로 설정하는 것도 역시 가능하다.
인접한 컴퓨터들(12a,12b,12c 또는 12d) 중 하나가 자신과 컴퓨터(12e) 사이의 쓰기 라인(20)을 하이로 설정한 때, 만약 컴퓨터(12e)가 이에 대응하는 읽기 라인(18)을 이미 하이로 설정했다면, 연결된 데이터 라인들(22)을 통해서 컴퓨터(12a, 12b, 12c 또는 12d)들 중 어느 하나로부터 컴퓨터(12e)로 워드가 전송된다. 이후, 전송측 컴퓨터(12)는 그 쓰기 라인(20)을 해제할 것이며, 수신측 컴퓨터(이 일례에서는 12e)는 쓰기 라인(20) 및 읽기 라인(18) 모두를 로우(low)로 할 것이다. 상기 뒤의 동작은 데이터가 수신되었다는 것을 전송측 컴퓨더(12)에 알려 주게 될 것이다. 전술한 설명은, 반드시 일련의 사건들을 순서대로 서술하도록 의도된 것은 아님을 밝혀둔다. 실제 상황에서는, 상기 전송측 컴퓨터(12)가 자신의 쓰기 라인(20)을 해제하기(하이로 올리는 것을 멈춤)전에, 상기 수신측 컴퓨터는 자신의 쓰기 라인(20)을 약간 로우로 설정하려고 할 수도 있다. 이러한 경우에는, 상기 전송측 컴퓨터(12)가 자신의 쓰기 라인(20)을 해제하자마자, 수신측 컴퓨터(12e)에 의해 쓰기 라인(20)이 로우로 될 것이다.
가령, 컴퓨터(12e)가 라이팅(writing : 쓰기)을 예상하면서 자신의 쓰기라인들(20) 중 하나를 하이로 설정한다면, 데이터를 수신하게될 컴퓨터가 자신의 읽기 라인(18)을 하이로 이미 설정해놓지 않는한, 인접한 해당 컴퓨터로부터 데이터가 요청(request)될 때까지(전술한 바와같이), 상기 컴퓨터(12e)는 전력을 사용하지 않으면서 단순히 대기할 것이다. 하지만, 데이터를 수신하게될 컴퓨터가 자신의 읽기 라인(18)을 하이로 이미 설정한 경우에는 데이터는 즉시 전송된다. 이와 유사하게, 컴퓨터(12e)가 읽기(reading)를 예상하면서 자신의 읽기라인들(18)중 하나 이상을 하이로 설정한다면, 2개의 컴퓨터들 사이에서 명령워드를 전송하기 위해서, 선택된 컴퓨터에 연결된 쓰기라인(20)이 하이로 설정될 때까지, 상기 컴퓨터(12e)는 전력을 사용하지 않으면서 단순히 대기할 것이다.
상기 컴퓨터들(12)이 전술된 바와같이 기능하도록 야기하는 수많은 수단들 및/또는 방법들이 있을 수도 있다. 하지만, 이 일례에서는, 일반적으로 컴퓨터들(12)이 내부적으로 비동기식으로 동작하기 때문에 단순히 그렇게 행동하는 것이다(상기 설명된 비동기식 방법으로 그들 사이에서 데이터를 전송하는 것 외에도).
즉, 일반적으로 명령들은 순차적으로 완료된다. 쓰기 또는 읽기 명령이 발생하면, 그 명령이 완료될 때까지는(또는, 아마도 대안적으로는, "리셋(reset)" 등등에 의해 그 명령이 중단(aborted)될 때까지는) 추가 액션이 있을 수 없다. 종래 기술에 따른 정규(regular) 클럭 펄스는 없다. 오히려 펄스는, 실행되고 있는 명령이 읽기 또는 쓰기 유형의 명령이 아닐 때(읽기 또는 쓰기 유형의 명령이 종종 다른 엔티티에 의해 완료될 것을 요구하는 경우) 또는 읽기 또는 쓰기 유형의 동작이 사실상 완료되었을 때에만, 다음 명령을 수행하기 위해서 발생 된다.
도10은 도8 및 도9의 컴퓨터들(12) 중 하나에 대한 일반적인 레이아웃(layout) 일례를 도시한 블록도이다. 도10에 도시된 바와 같이, 상기 컴퓨터들(12) 각각은 일반적으로 자체적인 램(24) 및 롬(26)을 가지는 내장형(self contained) 컴퓨터이다. 앞서 언급한 바와 같이, 컴퓨터들(12)은 때때로 단일 칩 상에서 결합되는, 개별 "코어들(cores)" 로 언급되기도 한다.
컴퓨터(12)의 다른 기본 구성 요소들로는 리턴 스택(return stack)(28), R 레지스터(29), 명령 영역(instruction area)(30), 산술 논리 연산 장치(arithmetic logic unit : ALU)(32), 데이터 스택(data stack)(34) 및 명령들을 디코딩하기 위한 디코드 논리 영역(decode logic section)(36)이 있다. 당업자는 일반적으로 이 일례에서의 컴퓨터들(12)과 같은 스택 기반 컴퓨터들의 동작에 익숙할 것이다. 컴퓨터들(12)은 데이터 스택(34) 및 별도의 리턴 스택(28)을 가지는 듀얼(dual) 스택 컴퓨터들이다.
본 발명의 실시예에서, 컴퓨터(12)는 인접 컴퓨터들(12)과 통신하기 위해서 네개의 통신 포트들(38)을 갖는다. 또한, 상기 통신 포트들(38)은, 업포트(up port)(38a), 우측포트(right port)(38b), 좌측포트(left port)(38c), 및 다운포트(down port)(38d)로 정의된다. 상기 통신 포트들(38)은 오프(off) 상태, 수신(receive) 상태(신호들을 컴퓨터(12)로 받아들이기 위한) 및 발신 상태(신호들을 컴퓨터 밖으로 내보내기 위한)를 갖는, 트리-스테이트 드라이버(tri-state drivers)이다. 물론, 만약 특정 컴퓨터(12)가, 예컨대 컴퓨터(12e)와 같이 어레이(도8)의 안쪽에 있는 것이 아니라면, 적어도 여기서 기술된 목적을 위해서는, 상기 통신 포트들 중 하나 이상이 상기 특정 컴퓨터에서 사용되지는 않을 것이다. 다이(die)의 가장자리에 접하고 있는 통신 포트들(38)은, 컴퓨터(12)의 내부에 있도록 설계되거나 또는 외부에 있지만 컴퓨터와 관련되도록 설계된 추가 회로들을 가질 수 있는바, 이는 이러한 통신 포트(38)들이 외부 입/출력 포트(39)(도8)로서 역할 수 있도록 하기 위함이다. 이러한 외부 입/출력 포트들(39)의 일례들은 USB 포트, RS232 직렬 버스 포트들, 병렬 통신 포트들, AD 및/또는 DA 변환 포트들, 그리고 많은 기타 다른 가능한 변형들을 포함하지만, 이에 한정되는 것은 아니다. 상기 목적을 위해서 임의 유형의 추가 회로 또는 변형된 회로가 채용된다 할지라도, 본 발명의 일실시예에 따르면, 수신된 데이터 및/또는 명령들을 처리하는 것에 관해서 "외부" 입/출력 포트(39)를 동작시키는 방법은, "내부" 통신 포트들(38)에 대하여 본 명세서에서 설명된 바와 매우 유사하다. 도8에서, "에지(edge)" 컴퓨터(12f)는, 외부 입출력 포트(39)을 통해 외부 장치(82)와 통신하기 위한 인터페이스 회로부(블록으로 도시)(80)에 연결되어 있는 것으로 도시되어 있다.
본 발명의 일실시예에서, 명령 영역(30)은, 다수의 레지스터들(40)을 포함하는바, 이 일례에서는 A 레지스터(40a), B 레지스터(40b) 및 P 레지스터(40c)를 포함한다. 이 일례에서, B 레지스터(40b) 및 P 레지스터(40c)가 9비트 레지스터인 반면, A 레지스터(40a)는 풀(full) 18비트 레지스터이다. 또한, 도10에는 블록의 형태로 슬롯 시퀀서(42)가 도시되어 있다.
상기 데이터 스택(34) 및 상기 리턴 스택(28)은, 스택 포인터에 의해 액세스되는 메모리 내의 어레이들이 아닌바, 이는 수많은 종래기술의 컴퓨터들과는 다른점이다. 반면에 상기 스택들(28, 34)은, 레지스터들의 어레이이다. 데이터 스택(34)의 최상층 2개의 레지스터들은, T 레지스터(44) 및 S 레지스터(46)이다. 데이터 스택(34)의 나머지는, 8개의 추가 하드웨어 레지스터들(이 실시예에서는 S2 내지 S9 로 넘버링됨)을 갖는 순환 레지스터 어레이(34a)를 갖는다. 상기 순환 레지스터 어레이(34a) 내의 상기 8개의 레지스터들 중 하나는, 상기 S 레지스터(46) 아래의 레지스터로서 임의의 시간에 선택될 수 있을 것이다. S 레지스터 아래에 있도록 상기 스택 레지스터를 선택하는 쉬트프 레지스터의 값은, 소프트웨어에 의해서 읽혀지거나 쓰여질 수 없다. 이와 유사하게, 리턴 스택(28)의 최상층은 전용 R 레지스터(29)이며, 리턴 스택(28)의 나머지는, 8개의 추가 하드웨어 레지스터들(미도시)(이 실시예에서는 R1 내지 R8 로 넘버링됨)을 갖는 순환 레지스터 어레이(28a)를 갖는다.
전술한 바와같은 레지스터들 이외에도, 상기 명령 영역(30)은, 현재 사용중 인 명령 워드를 저장하기 위한 18 비트 명령 레지스터(30a) 및 현재 사용중인 특정 명령 워드를 위한 추가적인 5 비트 오피코드(opcode) 레지스터(30b)를 갖는다.
전술한 바와 같은, ADC/CPU 분산형 샘플링 시스템은, 앞서 설명된 컴퓨터 어레이와 통합되어, 상이한 유형, 사이즈, 및 목적의 다양한 시스템 조합들을 만들어 낼 수 있다. 또한, 이러한 시스템들은, 함께 기판 상에 집적된 개별적으로 분리된 구성요소들로서 프로세싱될 수도 있으며, 또는 완전하게 하나의 칩으로 프로세싱될 수도 있으며 또는 이들 2개의 프로세스가 결합될 수도 있다.
다음에 설명될 내용은, 상이한 ADC 어레이에 대한 가능성 있는 2개의 일례들을 제공하는바, 이는 본 발명을 더욱 명확히 하기 위해서 제공된 것이며, 본 발명을 이에 제한하고자 의도된 것은 아니다. 도11a는 다수의 컴퓨터들(또는 노드들)(12)을 갖는, 칩들 또는 다이들(14)을 도시한 도면이다. 안쪽의 컴퓨터들(12)은 범용 컴퓨터들(G)(94)로 명명되며, 이들은 상호연결되어 있으며 따라서 이들 사이에서 리소스를 공유할 수 있는바, 이는 전술한 바와 같다. 다이(14)의 가장자리는, 다수의 ADC(A)(95)를 포함하고 있다. 각각의 ADC(A)(95)는, ADC 컴퓨터(C)(96)라고 지칭되는 전용 컴퓨터를 갖는다. 각각의 ADC 컴퓨터(C)(96)는, 범용 컴퓨터(G)(94)중 임의의 것 또는 모든 범용 컴퓨터(G)(94)에 액세스 한다. ADC 컴퓨터(C)(96)들 사이의 연결들은, 사용될 수도 있고 또는 사용되지 않을 수도 있다.
도11b는 다수의 컴퓨터들을 구비한 다이에 대한 또 다른 실시예를 도시한 도면이다. ADC(A)(95)가 다이(14)의 가장자리에 형성되어 있지만, 도11a에서와 같은 전용 ADC 컴퓨터(C)(96)는 없다. 각각의 ADC(A)(95)는, 상호연결된 범용 컴퓨 터(G)(94) 중 임의의 것 또는 모두에게 직접 액세스 할 수 있다.
도11c는 총 40개의 컴퓨터(12)를 구비한 다이(14)를 도시한 도면으로, 여기서, 20개의 컴퓨터는 ADC(A)(95)이며, 20개의 컴퓨터는 범용 컴퓨터(G)(94)이다. 도11c는, 10 GHz의 입력 아날로그 신호를 샘플링하는 앞선 실시예들에서 사용될 수 있는 다이(14)에 대한 일례이다. 각각의 개별 ADC는 1 gsps의 샘플링 비율로 샘플링이 가능하며, 따라서 10 GHz의 입력 아날로그 신호를 샘플링하기 위해서는, 20개의 이러한 ADC(A)(95) 및 20개의 관계된 범용 컴퓨터(G)(94)를 필요로 한다.
도12a는 본 발명의 다른 실시예에 따른 ADC 시스템(1200)의 회로도이다. 본 실시예에서, 측정된 전압은 주파수로 변환된 다음, 디지털 회로에 의해 읽혀진다. A/D 디지털 셀(202)은 입력(204)에 연결된 VCO(1201)을 이용하는 전압 제어 발진기(VCO) 회로에 기초한다. VCO 출력은 카운터(1202)에 입력된 다음, 게이트를 통해 기준 주파수(1203)와 비교되거나 또는 타이밍(timing)된다. 게이팅 신호(1203)가 게이트(1204)의 일 입력에 표명(assert)되면, 카운터(1202)에 의해 게이트(1204)의 다른 입력에 표명되는 카운트 값이 게이트(1204)의 출력에 전달된다. 게이트(1204)의 출력(입력(204) 상에서의 전압을 나타내는 카운트 값)은 CPU(203)에 연결되고, 이 CPU(203)는 라인(1205)을 통해 카운터(1202)의 리셋을 제어한다. 신호(1203)는 CPU(203)에 동시에 제공되거나, 또는 대안적으로는 CPU(203)에 의해 제공되며, 따라서 CPU(203)는, 유효한 카운트 신호가 게이트(1204)에 의해 언제 제공되는지를 나타내는 표시를 갖게 된다. 본 예에서, 게이트(1204)는 XOR 게이트(1204)이다. 즉, XOR 게이트(1204)는 단순히 게이트로서 기능한다.
도12a의 ADC 회로도는 이전에 설명한 종래 기술의 ADC 변환 방법들의 장점들을 결합하여, 이들의 단점들을 감소시키거나 없앤다. 도12a의 ADC 회로도는 도1a의 샘플 홀드 회로의 단순함 및 신뢰성과, 도1b의 위상 검출기, 플래시 회로, 도1c의 연속 근사 회로의 속도 및 정확도를 갖는다. 도12a의 본 발명의 회로는, 보다 적은 수의 구성 요소들을 가지며, 고속의 회로들과 비교하여 매우 적은 전력을 이용한다. 본 발명의 ADC 회로의 입력(204)은 전압 소스들로 한정되지 않으며, 주파수에 의존하지 않는다. VCO(1201)의 범위에 대해 어떠한 제한도 없으며, 카운터(1202)는 임의의 속도 또는 비율(rate)을 가질 수 있다.
도12b는 0.18 미크론 실리콘과 같은 CMOS 실리콘 공정에서의 VCO(1201)의 특성을 도시한 다이어그램(1211)이다. 입력 전압의 범위는 0 내지 1.8V이며, 주파수는 1㎓ 내지 2㎓이다. 하지만, 약 1 내지 1.2V 폭의 좁은 동적 범위 또는 유용한 범위(1212)가 있다. 전달 곡선(1213)은 x축 상의 입력 전압 및 y축 상의 ㎓ 단위의 출력 전압을 보여준다. 당업자라면 입력(204)(도12a)은, 그 출력 스윙이 유용한 범위(1212) 내에 있도록 바이어스되어야 한다는 것을 이해할 것이며, 여기서 전압 값과 주파수 값 사이에는 일대일 관계가 있다. 이러한 일대일 관계는 반드시 선형일 필요가 없다는 것을 주목하자.
도13은 본 발명의 다른 실시예에 따른 향상된 샘플링 시스템(1300)을 나타낸다. A/D 변환기 셀(202)에서, 입력 라인(204)은 선택적인(optional) 입력 버퍼(1307)에 연결된다. 이후, 입력라인은 입력 샘플링 스위치(1301)로 계속되며, 이는 샘플 앤 홀드 캐패시터(1302)에 연결되는바, 샘플 앤 홀드 캐패시터(1302)의 전 압은 VCO(1201)를 제어한다. 이러한 방식은 발진기가 샘플링들 사이에서 안정한 주파수에서 작동될 수 있게 한다. VCO(1201)는 카운터(1202)에 연결되고, 이러한 카운터(102)는 상기 설명한 바와 같이 CPU(203)에 연결된다.
또한, CPU(203)는 본 예에서 샘플 펄스를 제어하며, CPU(203)는 이 샘플 펄스를 버퍼(1306)에 보낸다. 캐패시터(1305) 및 전압 제어 저항기(1304)로 이루어진 저항기 캐패시터 미분기(differentiator)와 같은 개구 클럭 시스템이 이용되는 바, 여기서 저항기(1304)는 전압 조정가능하다. CPU(203)는 미분된 보다 짧아진 펄스를 야기하며, 이러한 펄스는 버퍼(1303)에 의해 버퍼링되고, 입력 샘플링 스위치(1301)를 제어한다. 저항기의 전압을 제어함으로써, CPU(203)는 샘플링 기간(period)의 펄스 폭을 조정하여, 보다 작은 개구 윈도우를 생성함으로써, 샘플링 비율을 증가시킬 수 있다.
전압 제어 저항기(1304) 및 캐패시터(1305)는 저항기 캐패시터 미분기를 형성하는바, 이는 개구 윈도우 사이즈 또는 입력 샘플링 스위치(1301)에 대한 가변 비율을 결정한다. CPU(203)는, 저항기(1304)의 전압을 제어함으로써, 샘플링 기간의 펄스 폭을 조정할 수 있다. 상기 CPU(203)는, 미분된 더 짧아진 펄스를 생성하며, 이에 의해 입력 샘플링 샘플 앤 홀드 스위치(1301)를 제어한다. 더 짧아진 샘플 개구 윈도우는, 더 높은 주파수의 입력 신호들을 샘플링할 수 있는 능력을 제공한다. 가변 샘플 개구 윈도우는 또한, 재동기화(resynchronizing) 회로를 통해서, 샘플링 위상을 다시한번 도로(back together again) 재동기화한다.
펄스 폭을 조정하는 것은, 캐패시터의 세틀링(settling) 시간 등에 영향을 미치며, 따라서 샘플링의 정확성에 영향을 미친다. 속도와 정확성 사이에는 트레이드-오프가 존재하며, 속도가 빠를수록 측정이 부정확해진다. 따라서, 저항기(1304)는, 상기 시스템이 소프트웨어 컨트롤(미도시)을 갖는 것을 허용하는바, 이는 CPU(203)내의 코드와 같은 정확한 동작(running)을 위함이다.
이러한 일례에서, 저항기-캐패시터(RC) 미분기는 CPU의 외부에 있는 것으로 도시되었는바, 이는 설명의 명확성을 위해서이다. 상기 RC 회로의 특정한 세부사항들은, 본 발명의 구현에 있어서 특히나 중요한 것은 아니다. 사실, 해당 기술분야의 당업자라면, 많은 CPU들이 펄스-폭 변조된 신호를 출력할 수 있는 능력을 가지고 있다는 점을 능히 이해할 것이다. 따라서, 제어된 폭을 갖는 펄스들은, CPU(203)로부터 스위치(1301)로 직접 제공될 수도 있으며, 또는 몇몇 특정한 어플리케이션의 세부사항에 따라서 외부 회로들을 거쳐서 제공될 수도 있음을 유의해야 한다. 상기 스위치(1302)로 펄스-폭 변조 신호를 제공할 수 있는 임의의 수단이 사용될 수 있다.
가변 폭 개구 윈도우를 갖는 앞서 설명된 본 발명의 일실시예는, 가변 샘플링 비율을 제공하며, 또한 그 자체로서 이용되거나 또는 앞서 설명된 시간 분산형 ADC 샘플링 시스템들 중 어느 것하고도 결합되어 이용될 수도 있다. 따라서, 다수 ADC 분산형 샘플링 시스템의 각 ADC들은 더 짧아진 펄스를 제공하기 위해서, 가령, 저항기 캐패시터 미분기와 같은 가변 개구 클럭을 포함할 수 있으며 따라서, 더 짧아진 개구 윈도우 및 더 빠른 샘플링 비율을 제공할 수 있다. 이와 유사하게, 상기 ADC 가변 비율 개구 윈도우 샘플링 시스템은, 앞서 설명된 다수 ADC 분산형 샘플링 시스템에 대한 실시예들 중 임의의 것과 함께 사용될 수 있다. 상기 다수 ADC 분산형 샘플링 시스템에 대한 실시예들은, 도3a를 참조하여 설명된 트레이스 패턴 실시예, 도3b를 참조하여 설명된 인버터 쌍 실시예, 도4를 참조하여 설명된 특정 유전율 물질 디바이스 및 도5와 도6을 참조하여 설명된 시퀀서 실시예들을 포함하나, 이에 한정되는 것은 아니다.
전술한 바와같은 모든 실시예들은, 본 발명의 이용가능한 실시예들 중에서 단지 몇몇 사례에 불과하다. 해당 기술분야의 당업자라면, 본 발명의 기술적 사상 및 범위를 벗어남이 없이도, 수많은 변형예들 및 대안예들이 만들어질 수도 있음을 능히 이해할 것이다. 따라서, 본 명세서에서 개시된 내용은 본 발명을 이에 제한하고자 의도된 것이 아니며, 첨부된 청구항들은 본 발명의 전체 범위를 포괄하도록 해석되어야만 한다.
도1은 통상적인 ADC 시스템의 블록도이다.
도1A는 샘플 앤 홀드 ADC의 회로도이다.
도1B는 플래시 ADC의 회로도이다.
도1C는 연속 근사 ADC(successive approximation ADC)의 회로도이다.
도2는 본 발명의 일실시예에 따른 일반적인 ADC 시스템의 블록도이다.
도3a 내지 도3b는 본 발명의 일실시예에 따라, 입력 아날로그 신호에 대한 샘플링과 타이밍 신호 분산 라인에 형성된 탭들과의 타이밍 관계를 도시한 도면이다.
도4는 본 발명의 다른 실시예에 따라, 입력 아날로그 신호에 대한 샘플링과 타이밍 신호 분산 라인에 형성된 탭들과의 타이밍 관계를 도시한 도면이다.
도5 내지 도6은 본 발명의 또 다른 실시예를 도시한 도면이다.
도7a 내지 도7b는 본 발명과 함께 사용될 수 있는 ADC에 대한 회로도이다.
도8은 본 발명에 따른 컴퓨터 어레이에 대한 도면이다.
도9는 도8의 컴퓨터들의 서브세트를 상세히 도시한 도면이며, 도8의 상호연결된 데이터 버스들을 좀더 상세히 도시한 도면이다.
도10은 스택 컴퓨터의 일반적인 레이아웃을 도시한 블록도이다.
도11a 내지 11c는 본 발명에 따른 ADC 및 컴퓨터 시스템 어레이를 도시한 도면이다.
도12a는 본 발명에 따른 ADC 샘플링 시스템의 회로도이다.
도12b는 CMOS 반도체 공정에서 입력 전압 대 출력 주파수의 특성을 도시한 도면이다.
도13은 본 발명에 따른 개선된 ADC 샘플링 시스템의 회로도이다.

Claims (40)

  1. 아날로그-디지털 변환기 시스템으로서,
    입력 신호 라인;
    입력 샘플링 스위치;
    샘플 앤 홀드 캐패시터;
    가변 개구 클럭;
    카운터;및
    전압 제어 발진기
    를 포함하는 아날로그-디지털 변환기 시스템.
  2. 제1항에 있어서,
    상기 샘플 앤 홀드 캐패시터는 상기 전압 제어 발진기를 제어하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  3. 제1항에 있어서,
    상기 가변 개구 클럭은 저항기 캐패시터 미분기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  4. 제1항에 있어서,
    상기 시스템은,
    중앙처리장치(CPU)를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  5. 제1항에 있어서,
    상기 입력 샘플링 스위치는 상기 가변 개구 클럭을 통해 제어되는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  6. 제4항에 있어서,
    상기 CPU 및 상기 가변 개구 클럭은 샘플링 기간(sampling period)의 펄스 폭을 변화시키는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  7. 제1항에 있어서,
    상기 가변 개구 클럭은 전압 제어 저항기 및 캐패시터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템.
  8. 아날로그-디지털 변환기 시스템을 이용하는 방법으로서,
    입력 샘플링 스위치를 제공하는 단계;
    중앙 처리 장치(CPU)를 제공하는 단계;
    전압 제어 발진기를 제공하는 단계;
    가변 개구 클럭을 제공하는 단계;
    상기 CPU를 통해 샘플 펄스를 생성하는 단계; 및
    상기 가변 개구 클럭을 통해 상기 샘플 펄스로부터 미분된(differentiated) 펄스를 형성하는 단계
    를 포함하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  9. 제8항에 있어서,
    상기 가변 개구 클럭은, 저항기 캐패시터 미분기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  10. 제8항에 있어서,
    상기 가변 개구 클럭은,
    전압 제어 저항기; 및
    캐패시터
    를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  11. 제8항에 있어서,
    상기 가변 개구 클럭은,
    상기 입력 샘플링 스위치의 가변 비율 개구 윈도우를 생성하는 것을 특징으 로 하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  12. 제8항에 있어서,
    상기 가변 개구 클럭은, 샘플링 기간의 펄스 폭을 변화시키는 것을 특징으로 하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  13. 제8항에 있어서,
    상기 가변 개구 클럭은, 상기 입력 샘플링 스위치의 개구 윈도우 사이즈를 제어하는 것을 특징으로 하는 아날로그-디지털 변환기 시스템을 이용하는 방법.
  14. 입력 아날로그 신호를 샘플링하는 방법으로서,
    분산형 샘플링 시스템을 통해 타이밍 신호를 라우팅하는 단계;
    다수의 아날로그-디지털 변환기들 중 적어도 하나에 대하여, 가변 개구 클럭을 통해 샘플 펄스로부터 미분된 펄스를 형성하는 단계;
    상기 다수의 아날로그-디지털 변환기들 각각을 이용하여 입력 아날로그 신호를 다수번 샘플링하는 단계; 및
    순차적인 디지털 출력 값들의 시리즈를 형성하기 위해서 상기 입력 아날로그 신호 샘플링들 각각을 결합하는 단계
    를 포함하는 입력 아날로그 신호를 샘플링하는 방법.
  15. 제14항에 있어서,
    중앙 처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  16. 제14항에 있어서,
    상기 가변 개구 클럭은, 저항기 캐패시터 미분기를 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  17. 제15항에 있어서,
    상기 가변 개구 클럭은,
    전압 제어 저항기; 및
    캐패시터
    를 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  18. 제17항에 있어서,
    상기 CPU는, 상기 전압 제어 저항기의 저항을 제어하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  19. 제14항에 있어서,
    상기 가변 개구 클럭은 샘플링 기간의 펄스 폭을 변화시키는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  20. 제14항에 있어서,
    상기 가변 개구 클럭은, 입력 샘플링 스위치의 개구 윈도우 사이즈를 제어하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  21. 제14항에 있어서,
    상기 미분된 펄스는 상기 샘플 펄스보다 짧은 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  22. 제14항에 있어서,
    상기 미분된 펄스는, 입력 샘플링 스위치의 개구 윈도우 사이즈를 더 작아지게 야기하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  23. 제14항에 있어서,
    상기 분산형 샘플링 시스템은,
    상기 입력 아날로그 신호의 순차적으로 타이밍된 샘플링들을 제공하여, 상기 순차적으로 타이밍된 샘플링들 각각이 가장 최근의 선행 샘플링으로부터 소정의 시간만큼 옵셋되도록 하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  24. 제14항에 있어서,
    상기 다수의 아날로그-디지털 변환기들 각각은 기결정된 샘플링 비율로 샘플링할 수 있으며; 그리고
    상기 방법은, 사용되는 아날로그-디지털 변환기들의 총 갯수와 상기 기결정된 샘플링 비율이 곱해진 비율로 샘플링을 할 수 있는 하나의 아날로그-디지털 변환기를 이용하는 것과 대등한 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  25. 제14항에 있어서,
    상기 분산형 샘플링 시스템은,
    다수의 전도성 트레이스 패턴들 -상기 다수의 전도성 트레이스 패턴들은 전기적으로 직렬로 연결되어 각각의 상기 전도성 트레이스 패턴들 사이에서 접합(junction)을 형성하며 -; 및
    상기 타이밍 신호를 통해 각각 형성된, 상기 접합들 각각에서의 다수의 순차적인 샘플링 프롬프트들
    을 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  26. 제14항에 있어서,
    상기 분산형 샘플링 시스템은,
    다수의 인버터 쌍들 -상기 다수의 인버터 쌍들은 전기적으로 직렬로 연결되어 각각의 상기 인버터 쌍들 사이에서 접합(junction)을 형성하며 -; 및
    상기 타이밍 신호를 통해 각각 형성된, 상기 접합들 각각에서의 다수의 순차적인 샘플링 프롬프트들
    을 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  27. 제14항에 있어서,
    상기 분산형 샘플링 시스템은,
    특정 유전물 물질을 포함하는 디바이스; 및
    상기 디바이스를 따라 있는 다수의 등거리 포인트들 각각에서의, 다수의 샘플링 프롬프트들
    을 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  28. 제14항에 있어서,
    상기 분산형 샘플링 시스템은,
    다수의 트리거들을 포함하는 시퀀서 디바이스 -상기 다수의 트리거들 각각은 상기 다수의 아날로그-디지털 변환기들에 각각 연결됨 -;
    상기 시퀀서 디바이스로 라우팅되는 타이밍 신호 -상기 타이밍 신호에는 다수의 펄스들이 곱해지며, 상기 다수의 펄스들은 상기 다수의 트리거들에 각각 대응함-
    를 포함하는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  29. 제14항에 있어서,
    상기 입력 아날로그 신호 샘플링들 각각은, 일정한 주파수의 입력 아날로그 신호로부터 얻어지는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  30. 제14항에 있어서,
    상기 입력 아날로그 신호 샘플링들 각각은, 가변 주파수의 입력 아날로그 신호로부터 얻어지는 것을 특징으로 하는 입력 아날로그 신호를 샘플링하는 방법.
  31. 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법으로서,
    입력 샘플링 스위치를 제공하는 단계;
    가변 개구 클럭을 제공하는 단계;
    CPU를 통해서 샘플 펄스 폭을 생성하는 단계; 및
    상기 아날로그-디지털 변환기의 샘플링 기간의 미분된 펄스 폭을 형성하기 위해서, 상기 샘플 펄스 폭을 변화시키는 단계
    를 포함하는 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법.
  32. 제31항에 있어서,
    상기 미분된 펄스 폭은, 상기 샘플 펄스 폭보다 좁은 것을 특징으로 하는 아 날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법.
  33. 제32항에 있어서,
    상기 좁아진 미분된 펄스 폭은, 상기 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 것을 특징으로 하는 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법.
  34. 제31항에 있어서,
    상기 가변 개구 클럭은, 저항기 캐패시터 미분기를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법.
  35. 제31항에 있어서,
    상기 가변 개구 클럭은,
    전압 제어 저항기; 및
    캐패시터
    를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기의 샘플링 비율을 증가시키는 방법.
  36. 아날로그-디지털 변환기 회로에 있어서,
    전압 제어 발진기;
    카운터;
    기준 주파수 소스;
    입력 신호 소스; 및
    XOR 게이트
    를 포함하는 아날로그-디지털 변환기 회로.
  37. 제36항에 있어서,
    중앙 처리 장치(CPU)로의 연결(connection)을 더 포함하는 아날로그-디지털 변환기 회로.
  38. 제37항에 있어서,
    상기 전압 제어 발진기의 출력은 상기 카운터로 입력되는 것을 특징으로 하는 아날로그-디지털 변환기 회로.
  39. 제38항에 있어서,
    상기 출력은 상기 게이트를 통해서 상기 기준 주파수와 비교되는 것을 특징으로 하는 아날로그-디지털 변환기 회로.
  40. 제37항에 있어서,
    상기 CPU는 상기 카운터의 리셋을 제어하는 것을 특징으로 하는 아날로그-디 지털 변환기 회로.
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