CN102468852B - 高速ad并行采样装置 - Google Patents

Abstract

本发明公开了一种高速AD并行采样装置，它由低速AD、分路器、电平转换器、比较器、滤波电路和复位电路组成。本技术的实质是用低速AD通过并行采样实现了高速AD的功能，装置正常工作时最高可达到2Gsps的高速采样率，这是国内所有AD所不能达到的，而发明本身却十分简单，实现平台费用很低，具有很高的可移植性和借鉴意义。本发明特别适用于高速通信领域的解调接收端，为提高信息处理速率具有很高的意义。

Description

高速AD并行采样装置

技术领域

本发明涉及通信领域高速解调器的一种实用技术，特别适用于采样速率比较高，而现有A/D转换器(以下简称为AD)无法达到所要需采样速率的情况。 

背景技术

AD是信号接受端必不可少的器件，而随着信息速率的不断提高，对AD采样速率的要求也越来越高，它的性能直接决定着解调端的性能指标。 

而我国国内做AD的能力十分有限，目前速率最高的是中科院微电子所研制出的6bit1.4GspsAD，但这也仅是试验阶段未产品化，商业化的AD国内都是采样率1Gsps以下的较低速率AD。 

由上所述，目前受A/D变换器芯片发展水平的限制，单片AD很难同时做到高速率和高精度采样，这对于处理高速信号的解调端来说是十分棘手的一个问题。 

发明内容

本发明的目的在于用低速的AD实现高采样率AD的功能，从而克服了现有AD采样率不足的问题。本平台设计在硬件电路实现上十分简单，花费很少，不用复杂的算法支持，而且具有很强的移植性，曾成功移植到高速DA(4G)的同步处理电路中。本发明主要应用于高速通信领域的解调接收端，为提高信息处理速率具有很高的意义。 

本发明的目的是这样实现的： 

它包括第一至第四balance电桥1-1至1-4、功率分配器2、第一至第二A/D转换器3-1、3-2、电平变换器4、比较器5、分路器6、滤波电路7和FPGA8； 

所述的第一至第四balance电桥1-1至1-4的数据输入端口1分别与外部模拟数据输入端口A、B、C和D相连，第一和第三balance电桥1-1、1-3的输出端口2分别与第一至第二A/D转换器3-1、3-2的数据输入端口1相连，第二和第四balance电桥1-2、1-4的输出端口2分别与第一至第二A/D转换器3-1、3-2的数据输入端口2相连；所述的功率分配器2输入端口1与外部时钟输入端口E相接，功率分配器2输出端口2、3分别与第一至第二A/D转换器3-1、3-2的输入端口3相连；所述的第一A/D转换器3-1的输出端口4-7分别与FPGA8的输入端口3、4、5和6相连，第一A/D转换器3-1的输出端口8与电平变换器4的输入端口1相连；第二A/D转换器3-2的输出端口4-7分别与FPGA8的输入端口7、8、9和10相连，第二A/D转换器3-2的输出端口8与电平变换器4的输入端口2相连；电平变换器4的输出端口3、4分别与比较器5和分路器6的输入端口1相连；比较器5的输出端口3与滤波电路7的输入端口1相连；滤波电路7的输出端口2与FPGA8的输入端口1相连；所述的分路器6的输出端口2与比较器5的输入端口2相连，分路器6的输出端口3与FPGA8的输入端口2相连；所述的FPGA8的输出端口11、12分别与第一至第二A/D转换器3-1、3-2的输入端口9相连； 

第一至第四balance电桥分别将外部输入模拟数据由单端信号转化为差分信号后，再分别输送给第一至第二A/D转换器，功率分配器将外部输入的时钟信号功率等分后，分别输送给第一至第二A/D转换器；第一至第二A/D转换器将输入的模拟信号转化为数字信号后输送给FPGA，并且将采样时产生的时钟输送给电平变换器，电平变换器将输入的数据有LVDS电平变为LVPECL电平后分别输送给分路器和比较器，分路器将LVPECL电平的时钟信号分成两路分别送给比较器 和FPGA，比较器将电平变换器送来的时钟和分路器送来的时钟进行比较，将结果输送给滤波电路，滤波电路将比较器送来的数据进行滤波后送给FPGA，FPGA对滤波电路输入的数据进行分析，再将复位 

信号反馈给两个A/D转换器。 

本发明相比背景技术具有如下优点： 

1.本发明使得原来1G采样率的AD可以达到2G的采样率，目前在该领域是处于领先地位的。 

2.本发明在硬件电路上实现起来十分简单，费用很低。 

3.本发明是在硬件电路上实现的，避免了算法设计上的负担，节省FPGA片内资源。 

4.本发明在具有分路功能AD的使用时都能起到一定的纠正作用，具有很强的通用性。 

附图说明

图1电路原理方框图 

图2AD的工作原理 

图3四种相位差的示意图 

图4双AD采样原理框图 

具体实施方式

参照图1，本发明包括第一至第四balance电桥1-1至1-4、功率分配器2、第一至第二A/D转换器3-1、3-2、电平变换器4、比较器5、分路器6、滤波电路7和FPGA8。图1是本发明的电原理方框图，实施时按图1连接线路。其中第一至第四balance电桥，主要功能是将外部数据输入端口A至D的单端信号变换为差分信号供A/D转换器使用，该电桥采用芯片的型号是TP101，第一至第四balance电桥1-1至1-4的数据输入端口1分别与外部模拟数据输入端口A、B、C和D相 连，第一和第三balance电桥1-1、1-3的输出端口2分别与第一至第二A/D转换器3-1、3-2的数据输入端口1相连，第二和第四balance电桥1-2、1-4的输出端口2分别与第一至第二A/D转换器3-1、3-2的数据输入端口2相连。 

本发明中的功率分配器，将外部时钟端口E的外部输入时钟进行功率等分后输送给A/D转换器做采样时钟使用，功率分配器2的输入端口1与外部时钟输入端口E相接，功率分配器2输出端口2、3分别与第一至第二A/D转换器3-1、3-2的输入端口3相连。 

本发明的A/D转换器共使用了两个，采用的芯片是ATMEL公司的AT84AD001BTD，它们将外部输入的模拟信号进行采样量化等操作后，使信号变为可被数字芯片使用的数字信号输送给FPGA，其中第一A/D转换器3-1的输出端口4-7分别与FPGA8的输入端口3、4、5和6相连，第一A/D转换器3-1的输出端口8与电平变换器4的输入端口1相连；第二A/D转换器3-2的输出端口4-7分别与FPGA8的输入端口7、8、9和10相连，第二A/D转换器3-2的输出端口8与电平变换器4的输入端口2相连。 

本发明的电平变换器4，采用的芯片型号是SY55857L，它的功能是将LVDS电平的数字信号变换为LVPECL电平的信号，并将产生的LVPECL信号输送给分路器和比较器。它的输出端口3、4分别与比较器5和分路器6的输入端口1相连。 

本发明中的比较器5采用的芯片型号是EP08，它的主要功能是对输入数据进行异或操作，然后将输出结果送给滤波电路，它的输出端口3与滤波电路7的输入端口1相连。 

本发明中的分路器6所用芯片为SY10100EL11V，它的输入输出电平要求都是LVPECEL。他主要功能是将电平变换器送来的一路时钟 进行功率等分后变为两路，其中一路送给FPGA，另一路送给比较器。分路器6的输出端口2与比较器5的输入端口2相连，它的输出端口3与FPGA8的输入端口2相连。 

本发明中的滤波电路7由4个特定容值的电容组成，其中分别选取了1UF和0.01UF的两种电容各两个，共同组成滤波网络，对比较器输出结构进行滤波后，将结构输送给FPGA，注意滤波电路尽量靠近FPGA8，它的输出端口2与FPGA8的输入端口1相连。 

本发明中的FPGA8是做采样完后续算法设计使用的，选取的是XILINX公司的XC5VSX95T-2FFG1136C，它将判决是否复位的结果反馈给两个AD。它的输出端口11、12分别与第一至第二A/D转换器3-1、3-2的输入端口9相连。 

发明实现原理 

因目前购买到的AD最高仅有1Gsps采样率，为了实现更高速的采样率，使AD采样率达到1.5Gsps，设计中采用了双路AD并行采样方式。其中AD采用的是ATMEL公司的AT84AD001BTD，采样率1Gsps，双通道8bit量化。一般的，AD仅在采样时钟的上升沿采样，而本设计采用在采样时钟的上升沿和下降沿同时采样，从而将可使用的采样率上升一倍。所以用该AD在交错模式下最高可以实现2Gsps采样。基本构想就是图4所示的双AD采样电路。 

由于AD采样完成后数据速率是1.5Gbps，太高速率的数据进入FPGA是有困难的，AT84AD001BTD每个通道都提供了2分路的功能很好解决这一问题。设计中采用了双AD交替采样，就将原1.5Gbps数据进行了4分路，那么375Mbps的数据进FPGA就很容易了。图2所示的示意图就是这部分的工作原理。由于AD采样完的数据进行了分路，那么AD的输出时钟就要进行2分频才，即产生与输出数据同 步的375MHz时钟。而QPSK解调要求IQ两路的数据同步，时钟也同步，时钟的不同步会导致数据的误判。除PCB板上线路的延时会引起时钟不同步外，在2分路时带入的两个时钟的相位差也会导致时钟的不同步。图3给出了时钟相位差的示意图。设计中只有保证相位差为第一种情况，那么AD并行采样电路才可以正确使用。 

实现时，在两个时钟进行比较前，选取了I路时钟进行分路，以便于一旦两路时钟同步，那么就将时钟直接输给FPGA进行后续算法运算。进行比较的芯片选用的是EP08，用它进行异或操作将结果输出；因为EP08的输入输出信号都需要是LVPECEL电平，所以进EP08前加了一个电平变换芯片55857，由于55857有两个通路，所以本装置可以仅用一片55857。EP08对时钟的比较结果可能有毛刺，这主要是因为存在相位偏差引入的，所以要加滤波电路。滤波电路将结果滤波后输给FPGA后，再由FPGA将复位信号反馈给AD。 

在电路板板图设计时，要特别注意信号延时的问题。因为同步电路目的就是使两片AD的输出数据和时钟同步，所以在布局布线时要特别保证。两路AD输出的时钟从AD输出到入EP08，时延要完全一致，在电路图上I路比Q路多一个分路器件的工作延时所以设计时要加以保证。当比较器的结果通过滤波电路传给FPGA后，FPGA进行判决，得出是否要复位的结论，为了保证两个AD要同时复位所以复位网络要严格等长。保证了两个AD同时开始工作，就是两个AD同时采样，那么输出数据和时钟也就同步了。这样两个AD同时工作就将采样率翻了一倍，实现了2Gsps采样率。 

Claims (2)

1.高速AD并行采样装置，包括第一至第四balance电桥(1-1至1-4)、功率分配器(2)、第一至第二A/D转换器(3-1、3-2)、电平变换器(4)、比较器(5)、分路器(6)、滤波电路(7)和FPGA(8)；

所述的第一至第四balance电桥(1-1至1-4)的数据输入端口1分别与外部模拟数据输入端口A、B、C和D相连，第一和第三balance电桥(1-1、1-3)的输出端口2分别与第一至第二A/D转换器(3-1、3-2)的数据输入端口1相连，第二和第四balance电桥(1-2、1-4)的输出端口2分别与第一至第二A/D转换器(3-1、3-2)的数据输入端口2相连；所述的功率分配器(2)输入端口1与外部时钟输入端口E相接，功率分配器(2)输出端口2、3分别与第一至第二A/D转换器(3-1、3-2)的输入端口3相连；所述的第一A/D转换器(3-1)的输出端口4-7分别与FPGA(8)的输入端口3、4、5和6相连，第一A/D转换器(3-1)的输出端口8与电平变换器(4)的输入端口1相连；第二A/D转换器(3-2)的输出端口4-7分别与FPGA(8)的输入端口7、8、9和10相连，第二A/D转换器(3-2)的输出端口8与电平变换器(4)的输入端口2相连；电平变换器(4)的输出端口3、4分别与比较器(5)和分路器(6)的输入端口1相连；比较器(5)的输出端口3与滤波电路(7)的输入端口1相连；滤波电路(7)的输出端口2与FPGA(8)的输入端口1相连；所述的分路器(6)的输出端口2与比较器(5)的输入端口2相连，分路器(6)的输出端口3与FPGA(8)的输入端口2相连；所述的FPGA(8)的输出端口11、12分别与第一至第二A/D转换器(3-1、3-2)的输入端口9相连；

第一至第四balance电桥分别将外部输入模拟数据由单端信号转化为差分信号后，再分别输送给第一至第二A/D转换器；功率分配器将外部输入的时钟信号功率等分后，分别输送给第一至第二A/D转换器；第一至第二A/D转换器将输入的模拟信号转化为数字信号后输送给FPGA，并且将采样时产生的时钟输送给电平变换器；电平变换器将输入的数据由LVDS电平变为LVPECL电平后分别输送给分路器和比较器；分路器将LVPECL电平的时钟信号分成两路分别送给比较器和FPGA；比较器将电平变换器送来的时钟和分路器送来的时钟进行比较，将结果输送给滤波电路；滤波电路将比较器送来的数据进行滤波后送给FPGA；FPGA对滤波电路输入的数据进行分析，再将复位信号反馈给两个A/D转换器。

2.根据权利要求1所述的高速AD并行采样装置，其特征在于：第一至第二A/D转换器为同步并行处理且并行信号为等时延控制。