KR20080084915A

KR20080084915A - 파워 오버 이더넷 컨트롤러 집적 회로 아키텍처

Info

Publication number: KR20080084915A
Application number: KR1020087004453A
Authority: KR
Inventors: 피에터 보렌캠프; 애그너스 우; 애닐 태미니디; 이치로 후지모리; 데이비드 친; 존 퍼조우
Original assignee: 브로드콤 코포레이션
Priority date: 2006-01-17
Filing date: 2007-01-17
Publication date: 2008-09-22
Also published as: US20070206774A1; WO2007084496A3; EP1980050A2; US20070174527A1; US7782094B2; US7711967B2; US20120250199A1; KR101008509B1; US8432142B2; US20130227313A1; CN101371492B; US20080040625A1; HK1129503A1; US9189043B2; CN101371492A; US8782442B2; US7973567B2; US7936546B2; US20070165345A1; US20100271005A1

Abstract

파워 오버 이더넷(PoE) 통신 시스템은 동일한 통신 링크를 통해 전력과 데이터를 제공하는 장치로, 전력원 장치(PSE)가 DC 전력(예를 들어 48 볼트의 DC)을 전력 수신 장치(PD)에 제공한다. DC 전력은 어느 한 노드에서 다른 노드도 고속 데이터와 함께 동일한 통신 매체에 실려 동시에 전송된다. PSE는 통상적으로 이러한 통신 링크의 제2 노드에 있는 PD에 제공되는 DC 전력을 제어하는 컨트롤러를 포함한다. PSE 컨트롤러는 PD의 전력 요구 조건들을 분석할 수 있도록 송출 및 인입 DC 전원 선로들의 전압, 전류 및 온도를 측정한다. 추가적으로 상기 PSE 컨트롤러는 호환되는 PD를 감지하고 검증하며, 검증된 PD에 대한 전력 등급 분류 특성을 결정하고, PD에 전력을 공급하며, 전력을 모니터링하고, 만약 전력이 더 이상 요청되지 않거나 필요하지 않은 경우에는 PD로부터 전력을 줄이거나 거둬들일 수 있다. 감지 동작 동안에, 만약 PD가 비호환임을 PSE가 알아낸 경우에는, PSE는 이 PD 장치에 대한 전력의 인가를 방지하여 PD를 있을 수도 있는 손상으로부터 보호한다.

Description

파워 오버 이더넷 컨트롤러 집적 회로 아키텍처{POWER OVER ETHERNET CONTROLLER INTEGRATED CIRCUIT ARCHITECTURE}

본 발명은 대체적으로 파워 오버 이더넷(Power over Ethernet, PoE) 장치들에 관한 것으로, 더 상세하게는 전원 설비의 집적 회로에 관한 것이다.

이더넷 통신은 IEEE 802.3 이더넷 표준에 따라 동작하는 두 통신 노드들 사이에서 통신 링크를 통해 고속 데이터 통신을 제공한다. 이러한 두 통신 노드 사이의 통신 매체는 이더넷의 경우에는 꼬임쌍 선(twisted pair wires)이나, 그 밖의 형태의 적절한 통신 매체가 될 수 있다. 파워 오버 이더넷(PoE) 통신 시스템은 공통 통신 링크를 거쳐 전력과 데이터 통신을 함께 제공한다. 좀더 구체적으로는, 통신 링크의 첫 번째 노드의 물리 계층에 연결되어 있는 전력원 장치(power source device, PSE)가 통신 링크의 두 번째 노드에 있는 전력 수신 장치(powered device, PD)에 DC 전력(예를 들어 48 직류 볼트)을 제공하는 것이다. 이러한 DC 전력은 한 노드에서 다른 노드로 고속 데이터와 함께 공통되는 통신 매체를 통해 동시에 전송된다.

PSE는 통상적으로 통신 링크의 두 번째 노드에 있는 PD로 제공되는 DC 전력을 제어할 수 있는 컨트롤러를 포함한다. PSE 컨트롤러는 PD 측의 전력 요구량을 특성지을 수 있도록 송출(outgoing) 및 인입(incoming) DC 송전 선로(supply lines)의 전압, 전류 및 온도를 측정한다. 또한, 상기 PSE 컨트롤러는 호환가능한 PD를 감지하고 검증하며, 검증된 PD에 대한 전력 등급 분류 특성(power classification signature)를 판정하고, PD에 전력을 공급하며, 전력을 감시하고, 전원이 더 이상 요청되지 않거나 필요로 하지 않을 경우에 PD로부터 전력 공급을 삭감하거나 제거할 수 있다. 만약 PSE가 감지를 수행하는 동안에, PD가 비호환임을 알게 된 경우에는, PSE는 이 PD를 예상되는 손상으로부터 보호할 수 있도록 이 PD 장치에 대해 전력을 인가하는 것을 막을 수 있다.

첨부된 도면은 본 발명을, 상세한 설명과 더불어 예시하며, 더 나아가 본 발명의 원리들을 설명하고 관련된 기술 분야에서 숙련된 자들로 하여금 본 발명을 실시하고 이용할 수 있도록 하기 위함이다.

도 1는 종래의 파워 오버 이더넷(PoE) 시스템의 블록도이다.

도 2a는 종래의 PoE 시스템에서 전력원 장치(PSE)에서 전력 수신 장치(PD)로 가는 종래 방식의 전력 전송에 관한 더욱 상세한 도식을 예시한 것이다.

도 2b는 종래의 PoE 통신 시스템에서 전력원 장치(PSE)에서 전력 수신 장치(PD)로 전력을 송신하기 위한 예시적인 구성을 예시한 것이다.

도 3a는 본 발명의 일 실시예에 따른 전력원 장치(PSE) 컨트롤러의 블록도를 예시한 것이다.

도 3b는 본 발명의 일 실시예에 따른 전력원 장치(PSE) 컨트롤러의 블록도의 더욱 상세한 예시이다.

도 4a는 본 발명의 일 실시예에 따른 전류 감지 디지털 아날로그 컨버터(감지 IDAC)의 블록도를 예시한 것이다.

도 4b는 본 발명의 일 실시예에 따라, 유효한 전력 수신 장치 특성과 비유효한 전력 수신 장치 특성, 개방된 부하와 단락된 회로 및 고전압을 구별할 수 있도록, 감지 기능에 의해 측정된 전압을 예시적으로 표시한 것을 나타낸다.

도 4c는 본 발명의 다른 실시예에 따라, 유효한 전력 수신 장치 특성과 비유효한 전력 수신 장치 특성, 개방된 부하와 단락된 회로 및 고전압을 구별할 수 있도록, 감지 기능에 의해 측정된 전압을 예시적으로 표시한 것을 나타낸다.

도 5는 본 발명의 일 실시예에 따른 등급 분류 회로(classification circuit)의 블록도를 예시한 것이다.

도 6a는 본 발명의 일 실시예에 따른 전류 측정 시스템의 블록도를 예시한 것이다.

도 6b는 본 발명의 일 실시예에 따른 전압 측정 시스템의 블록도를 예시한 것이다.

도 6c는 본 발명의 일 실시예에 따른 온도 측정 시스템의 블록도를 예시한 것이다.

도 6d는 본 발명의 일 실시예에 따른 복합 전류 및 온도 측정 시스템의 블록도를 예시한 것이다.

도 7은 본 발명의 일 실시예에 따른 시분할 다중화 방식(time division multiplexing scheme)을 예시한 것이다.

도 8a는 본 발명의 일 실시예에 따른 측정 시스템 및 디지털 정보 획득 시스템(digital aquisition system)을 예시한 것이다.

도 8b는 본 발명의 일 실시예에 따른 상기 측정 시스템 및 디지털 정보 획득 시스템의 타이밍 도의 예시이다.

도 9는 본 발명의 일 실시예에 따른 AC 임피던스 측정 시스템의 블록도를 예시한 것이다.

도 10은 본 발명의 일 실시예에 따른 PSE 컨트롤러의 디지털 섹션의 블록도를 예시한 것이다.

도 11a는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 무인(unmanaged) 스위치/자동 모드의 블록도를 예시한 것이다.

도 11b는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 유인(managed) 스위치/수동 모드의 블록도를 예시한 것이다.

도 11c는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 웹기반(websmart) 스위치/반자동 모드의 블록도를 예시한 것이다.

도 12a는 본 발명의 일 실시예에 따라, I2C(Inter-Integrated Circuit) 인터페이스 및 MDIO(Management Data Input/Output) 인터페이스 중에 선택하는 데에 이용되는 간접 어드레싱 메카니즘을 예시한 것이다.

도 12b는 본 발명의 일 실시예에 따라, 제2 I2C 인터페이스에 접근하는 데에 이용되는 간접 어드레싱 메카니즘을 예시한 것이다.

도 12c는 본 발명의 일 실시예에 따른 PSE 컨트롤러의 JTAG(Joint Test Action Group) 인터페이스의 블록도를 예시한 것이다.

도 13은 본 발명의 일 실시예에 따른 SMPS(switched mode power supply)의 블록도를 예시한 것이다.

도 14는 본 발명의 일 실시예에 따른 시동 전원(start up power supply)의 블록도를 예시한 것이다.

도 15는 본 발명의 일 실시예에 따른 PSE 컨트롤러의 예시적인 동작 단계들의 순서도이다.

이어지는 본 발명의 상세한 설명은 본 발명에 일응하는 예시적인 실시예들을 설명하는 첨부 도면들을 참조한다. 다른 실시예들도 물론 가능하며, 본 발명의 사상과 범위 안에서 그러한 실시예들에 대해 변경을 가하는 것도 이뤄질 수 있다. 따라서, 상세한 설명은 본 발명을 한정하려는 것이 아니다. 어디까지나, 본 발명의 범위는 이어지는 청구범위에 의해 정의된다.

도 1는 종래의 파워 오버 이더넷(PoE) 시스템(100)에 대한 고 수준 도면으로서, 공통 데이터 통신 매체를 통해 DC 전력과 데이터 통신 모두를 제공한다. 도 1을 참조하면, 전력원 장치(PSE)(102)는 DC 전력을 도체(104, 110)를 통해, 예시적인 전기 부하(108)를 가지는 전력 수신 장치(PD)(106)에 제공한다. 상기 PSE(102) 및 PD(106)는 또한 공지의 통신 표준, 예를 들어 IEEE 이더넷 표준에 따라 동작하는 데이터 송수신기들을 포함한다. 더욱 구체적으로는, 상기 PSE(102)는 PSE 측에 물리 계층 장치를 포함하는데, 이는 PD(106) 내에 있는 상응하는 물리 계층 장치와 고속 데이터를 송신 및 수신하며, 이에 대해서는 아래에서 더 논의될 것이다. 적절한 방식을 통해, 상기 PSE(102) 및 상기 PD(106)사이의 전력 전송도 상기 도체들(104, 110)을 통해 고속 데이터의 교환과 동시에 발생한다. 일 예에서, 상기 PSE(102)는, 예를 들어 인터넷 전화기들이나 무선 액세스 포인트와 같은 하나 또는 다수의 PD 장치들과 통신하는, 복수의 포트들을 가지는 데이터 스위치(data switch)이다.

상기 도체 쌍(104, 110)은 고속의 차동 데이터 통신 신호를 운반할 수 있다. 일 예에서, 상기 도체 쌍(104, 110)은 각자 하나 또는 다수의 꼬임선 쌍(twisted wire pairs)을 포함하거나, 그 밖의 종류의 케이블 또는 상기 PSE 및 PD 사이에서 데이터 전송 신호와 DC 전력 전송 신호를 운반할 수 있는 통신 매체를 포함할 수 있다. 이더넷 통신의 경우에는, 상기 도체 쌍(104, 110)은 예를 들어 10 기가비트 이더넷에 이용되는 4 개의 꼬임선 쌍들과 같은, 복수의 꼬임선 쌍들을 포함할 수 있다. 10/100 이더넷에서는, 상기 네 개의 쌍들 중 단지 두 개만 데이터 통신 신호를 운반하며, 나머지 두 개의 도체 상은 사용되지 않는다. 본 명세서에서, 도체 쌍은 설명의 편의를 위해, 이더넷 케이블 또는 통신 링크라고도 언급될 수 있다.

도 2a는 전력원 장치(PSE)가 도체 쌍(104, 110)을 통해 전력 수신 장치(PD)로 DC 전력을 공급하는 PoE 시스템(100)에 관한 더욱 상세한 회로도를 제공한다. PSE(102)는 송수신기 물리 계층 장치(physical layer device, 즉 PHY)(202)를 포함하는데, 이는 차동 송신 포트(port)(204) 및 차동 수신 포트(206)을 통해 전이 중(full duplex) 송신 및 수신 능력을 가진다(본 명세서에서, 송수신기는 PHY라고 불릴 수도 있다). 제1 트랜스포머(transformer)(208)는 상기 송신 포트(204)와 제1 도체 쌍(104) 사이에서 고속 데이터를 주고받을 수 있게 한다. 이와 유사하게, 제2 트랜스포머(212)는 수신 포트(206)와 제2 도체 쌍(110) 사이에서 고속 데이터를 주고받을 수 있게 한다. 각각의 트랜스포머들(208, 212)은 고속 데이터를 송수신기(202)에 또는 송수신기(202)로부터 전하면서도, 큰 전압 값에 민감할 수 있는 송수신기 포트들로부터 여타 저주파 전압 신호 또는 DC 전압 신호를 격리시킨다.

상기 제1 트랜스포머(208)는 제1 권선과 제2 권선을 포함하며, 이때 상기 제2 권선(도체가 있는 쪽)은 센터 탭(center tap)(210)을 포함한다. 이와 유사하게, 제2 트랜스포머(212)는 제1 및 제2 권선들을 포함하는데, 여기서 제2 권선(도체 쪽)은 센터 탭(214)을 포함한다. DC 전압 전원(216)은 출력 전압을 생성하는데, 이 출력 전압은 트랜스포머들의 도체 쪽에 있는 상기 각각의 트랜스포머(208, 210) 센터 탭들 양단에 걸리도록 공급된다. 센터 탭(210)은 DC 전압 전원(216)의 제1 출력에 연결되고, 센터 탭(214)은 DC 전압 전원(216)의 제2 출력에 연결된다. 이에 따라, 상기 트랜스포머들(208, 212)은 상기 DC 전압 전원(216)으로부터 오는 DC 전압을 상기 송수신기(202)의 민감한 데이터 포트들(204, 206)로부터 격리시킨다. 예시적인 DC 출력 전압은 48 볼트이지만, PD(106)의 전압/전력 요구 조건들에 따라 다른 값의 전압들이 사용될 수 있다.

상기 PSE(102)는 더 나아가 PSE 컨트롤러(218)를 포함하며, 이는 PD(106)의 동적인 요구 조건들에 기초하여 DC 전압 전원(216)을 제어한다. 더 구체적으로는, 상기 PSE 컨트롤러(218)는 상기 PD(106)의 전력 요구 조건들을 특성화할 수 있도록, 인출 및 인가 DC 전원 선로들의 전압, 전류 및 온도를 측정한다.

더 나아가, 상기 PSE 컨트롤러(218)는 호환이 되는 PD를 감지하고 검증하며, 검증된 PD에 대해 전력 등급 분류 특성(power classification signature)을 결정하고, 상기 PD에 전력을 공급하며, 그러한 전력을 감시하고, 전원이 더 이상 요청되거나 필요치 않으면 PD로부터 전력 공급을 삭감하거나 제거한다. 감지를 수행하는 동안에, 만약 PSE가 PD가 비호환임을 알게 되는 경우에는, PSE는 그러한 PD에 전력을 인가하는 것을 막아서, 일어날 수 있는 손상으로부터 상기 PD를 보호할 수 있다. IEEE는 IEEE 802.3af™ 내에 정의된 PSE에 의한 감지, 전력 등급 분류 및 PD의 감시에 관해 표준들을 적용해왔는데, 이는 본 출원에 참고자료로서 일체화된다.

도 2a를 계속 참조하면, PD(106)에 관하여 그 내용과 기능들이 이제 논의된다. PD(106)는 차동 송신 포트(236)와 차동 수신 포트(234)를 통해 전이중 송신 및 수신 능력을 갖춘 송수신기 물리 계층 장치(219)를 포함한다. 제3 트랜스포머(220)는 상기 제1 도체 쌍(104)과 수신 포트(234) 사이에서 고속 데이터를 주고받을 수 있게 한다. 이와 유사하게, 제4 트랜스포머(224)는 상기 송신 포트(236)와 제2 도체 쌍(110) 사이에서 고속 데이터를 주고받을 수 있게 한다.

각각의 트랜스포머들(208, 212)은 고속 데이터를 송수신기(202)에 또는 송수신기(202)로부터 전하면서도, 큰 전압 값에 민감할 수 있는 송수신기 포트들로부터 여타 저주파 전압 신호 또는 DC 전압 신호를 격리시킨다.

상기 제3 트랜스포머(220)는 제1 권선과 제2 권선을 포함하며, 이때 상기 제 2 권선(도체가 있는 쪽)은 센터 탭(222)을 포함한다. 이와 유사하게, 제4 트랜스포머(224)는 제1 및 제2 권선들을 포함하는데, 여기서 제2 권선(도체 쪽)은 센터 탭(226)을 포함한다. 상기 센터 탭(222, 226)은 도체들(104, 110)을 거쳐 운반된 DC 전력을 상기 PD(106)의 예시적인 부하(108)에 공급하며, 이때 상기 부하(108)는 상기 PD(106)를 구동시키는 데에 필요한 동적 전력 소모(dynamic power draw)를 나타낸다. DC-DC 변환기(230)가 상기 부하(108) 앞단에 선택적으로 삽입되어 상기 PD(106)의 전압 요구 조건들을 충족시킬 수 있게 전압을 낮출 수도 있다. 더 나아가, 복수의 DC-DC 변환기들(230)이 병렬로 배치되어 복수의 서로 다른 전압들(3 볼트, 5 볼트, 12 볼트)을 출력하여 상기 PD(106)의 서로 다른 부하들(108)에 공급할 수도 있다.

상기 PD(106)는 더 나아가 PD 컨트롤러(228)를 포함하는데, 이는 PoE 구성 중에서 PD 측에서 전압과 전류를 감시한다. 상기 PD 컨트롤러(228)는 더 나아가, 개시를 하는 동안 회귀 측 도체(return conductor)(110)에 필요한 임피던스 특성(signatures)을 제공함으로써, 상기 PSE 컨트롤러(218)가 상기 PD를 유효한 PoE 장치로 인식하고 또한 상기 PD의 전력 요구 요건들을 분류시킬 수 있도록 할 수 있다.

이상적인 동작 시에는, 직류 전류(I_DC)(238)는 DC 전압 전원(216)으로부터 상기 제1 센터 탭(210)을 통해 흘러나와, 도체 쌍(104)에 실려 운반되는 제1 전류(I₁)(240) 및 제2 전류(I₂)(242)로 나뉜다. 상기 제1 전류(I₁)(240) 및 제2 전 류(I₂)(242)는 이어서 제3 센터 탭(222)에서 재결합하여 직류 전류(I_DC)(238)를 재형성하며 이로써 PD(106)에 전력을 공급한다. 회귀 시에는, 상기 직류 전류(I_DC)(238)는 PD(106)로부터 상기 제4 센터 탭(226)을 통해 흘러나와, 도체 쌍(110)에 실려 전송될 수 있도록 나뉜다. 회귀 DC 전류는 상기 제2 센터 탭(214)에서 재결합하며, DC 전압 전원(216)으로 되돌아 온다. 위에서 논의한 바와 같이, 상기 PSE(102)와 상기 PD(106) 사이의 데이터 전송은 위에서 설명한 DC 전력 공급과 동시에 일어난다. 이에 따라, 제1 통신 신호(244) 내지 제2 통신 신호(246)가 상기 PSE(102) 및 상기 PD(106) 사이의 도체 쌍들(104, 110)을 통해 차동 방식으로 동시에 운반된다. 상기 통신 신호들(244, 246)이 DC 전력 전송에 의해 이상적으로는 영향을 받지 않는 차동 신호들이라는 점을 감안하는 것이 중요하다.

도 2a는 PD에 대해 전력을 공급하기 위한 대안 A(Alternative A) 구성을 나타낸다. 해당 기술 분야의 숙련된 자들은 이를 대체할만한 다른 구성들도 PD에 전력을 공급하는 데에 이용될 수 있음을 이해할 것이다. 예를 들어, 도 2b는 종래의 PoE 통신 시스템에서 전력원 장치(PSE)에서 전력 수신 장치(PD)로 전력을 송신하기 위한 예시적인 구성을 예시한 것이다. 종단점 PSE(endpoint PSE) 방식의 대안 A 구성(100)은 도 2a에서 앞서 설명된 바와 같이 PSE로부터 PD로 전력을 공급하기 위한 구성이다. 종단점 PSE 방식의 대안 B 구성(250)은, 두 개의 도체 쌍들은 데이터를 운반하고, 남은 두 개의 도체 쌍들은 PD에 전력을 공급하는 데에 이용되는 방식으로 PSE로부터 PD로 전력을 공급하기 위한 구성을 나타낸다. 좀더 구체적으로는, 두 개의 안쪽 도체 쌍들은 전력만을 운반하고, 두 개의 바깥쪽 도체 쌍들은 데이터만을 운반한다. 이에 따라, 중앙의 도체 쌍은 데이터와 전력이 별개의 전용 도체 상들에 실려 운반되기 때문에 트랜스포머들을 필요로 하지 않는다. 미드스팬 PSE(Midspan PSE) 방식의 대안 B(252)는 PSE로부터 PD로 전력을 공급하기 위한 제3의 구성을 나타낸다. 미드스팬 PSE 구성에서, 상기 미드스팬은 PSE를 포함하는데, 이는 비 PSE 스위치/허브(non-PSE switch/hub)로부터 제공되는 데이터에 전력을 추가할 수 있으며, 그럼으로써 그러한 비 PSE 스위치/허브가 대안(252)에 나타낸 바와 같이 PD와 인터페이스 할 수 있게 된다. 도시된 바와 같이, 데이터 및 전력은 별개의 도체들에 실려 운반된다. 미드스팬 PSE 방식의 대안 B(252)에 대한 더 상세한 설명은 2006년 9월 12일 자로 출원된 미국 특허 출원 "Inband Management for Power Over Ethernet Midspan Using an Embedded Switch"에 주어지며, 이는 그 전체로서 본 명세서에 참고자료로서 일체화된다. 다음의 설명에서 설명되는 PSE 컨트롤러는 도 2a 또는 2b에 설명된 다양한 PoE 구성들 중 어떤 것에서도 이용될 수 있다.

도 3a는 본 발명의 일 실시예에 따른 전력원 장치(PSE) 컨트롤러(300)의 블록도를 예시한 것이다. PSE 컨트롤러(300)는 상기 PSE 컨트롤러(218)의 한 예시적인 실시예이며, PSE 컨트롤러(300)으로 하여금 네 개의 이더넷 선로로 동시에 통신을 할 수 있도록 하는 4 포트 솔루션(four port solution)을 구현한 것이다. 도 3a에 나타낸 바와 같이, 각각의 PD(106.0 내지 106.3)은 각각의 상응하는 도체 쌍들(104.0 내지 104.3 및 110.0 내지 110.3)을 통해 PSE 컨트롤러(300)에 연결되어 있다. PD(106.3)은 센터 탭(214.3)과 센터 탭(210.3)을 통해 각각 핀(VPORTP_3 및 VPORN_3)에 결합되어 있다. 상기 핀 쌍(VPORTP_3 및 VPORN_3)은 PORT3이라고 명명될 수 있다. 이와 유사하게, PD(106.2) 내지 PD(106.0)은 상응하는 센터 탭(214) 및 상응하는 센터 탭(210)을 통해 각각 상응하는 핀(VPORTP 및 VPORN)에 결합되어 있다. PORT3과 유사한 방식을 통해, 상응하는 PD(106.2 내지 106.0)에 대응하는 상기 핀 쌍들(VPORTP_2 내지 VPORTP_0 및 VPORTN_2 내지 VPORTN_0)은 마찬가지로 상응하는 포트들(PORT2 내지 PORT0)로 명명될 수 있다. 본 기술 분야에 숙련된 자들은 본 명세서에 포함된 이러한 기술이 어떤 n 포트 솔루션에도 동일하게 적용 가능하며, 이 경우에 상기 PSE 컨트롤러(300)는 PSE 컨트롤러(300)로 하여금 PD(106.0 내지 106.n)과 통신을 하도록 할 수 있게 이용될 수 있다는 점을 인식할 수 있을 것이다.

도 3b는 본 발명의 일 실시예에 따른 전력원 장치(PSE) 컨트롤러의 블록도의 더욱 상세한 예시이다. PSE 컨트롤러(300)의 주요 기능들은, PD의 링크 섹션(link section)을 탐색하고, 부가적으로 상기 PD를 등급 분류하며, 상기 링크 섹션에 전력을 공급하고(PD가 감지된 경우에 한함), 상기 링크 섹션 측의 전력을 감시하며, 만약 전력이 더 이상 요청되지 않거나 요구되지 않는 경우에는 전력을 다시 감지 단계 수준으로 감축시키는 것이다.

예시적인 실시예에 있어서, 상기 PSE 컨트롤러(300)는 전력을 두 개의 유효한 4 선로 연결선들을 통해 전력을 공급할 수 있다. 각각의 4 선로 연결선에서, 한 쌍으로 묶인 두 개의 도체들은 각각 크기와 극성 면에서 동일한 명목상의 전류를 운반한다. MDI-X 연결선에서는, 도체 1, 2는 VPORTN으로 명시된 음의 포트 전압에 상응하고, 한편 도체 3, 6은 VPORTP라고 명시된 양의 포트 전압에 상응한다. 이와 반대로, MDI 연결의 경우에는, 도체 1, 2는 VPORTP에 상응하고, 도체 3, 6이 VPORTN에 상응한다. MDI-X 연결과 MDI 연결은 대안 A 구성라고 일컬어진다. 대안 B 연결 구성의 경우에, 도체 4, 5는 VPORTP에 상응하고, 도체 7, 8은 VPORTN에 상응한다.

동작 모드에 있어서, PSE 컨트롤러(300)는, 이 PSE 컨트롤러(300)가 전력을 요청하는 PD를 성공적으로 감지하기 전까지는, 전력 인터페이스에 동작 전력을 인가하지 않을 수 있다. 상기 PSE 컨트롤러(300)는 유효하게 감지가 이뤄진 후에 전력 공급을 개시하며, 그렇지 않을 경우에는 PSE 컨트롤러(300)는 전력을 인가하기에 앞서, 새로운 감지 사이클을 시작하여 성공적으로 완료시킨다. 예시적인 실시예에서, 상기 PSE 컨트롤러(300)는 만약 전력이 인가되어도 좋다면 400 ms 미만의 시간 내에 유효한 감지를 마치고 나서 전원을 켜며, 그렇지 않고서 만약 PSE 컨트롤러(300)가 최대 400 ms 내에 전력을 공급하지 못하게 되면, 전력을 공급하기 전의 새로운 감지 사이클을 개시하여 성공적으로 완료하여야 한다. 좀더 구체적으로는, PSE 컨트롤러(300)가 전력을 PD에 공급하기 전에, 감지 기능 동작은 요청을 한 PD의 부하를 측정한다. 상기 감지 기능 동작은 상기 PD가 올바른 특성 저항(signature resistance) 및 올바른 특성 커패시턴스(signature capacitance)를 가지고 있는지에 대해, 상응하는 감지 전류 디지털 아날로그 변환기(감지 IDAC)(302)로부터 PD로 전류 레벨들을 인가시킴으로써 측정한다. 예시적인 실시예 에서, 상기 PD는 19 ㏀에서 26.5 ㏀ 정도의 올바른 특성 저항과 150 nF 이하의 올바른 특성 커패시턴스를 가진다.

도 4a는 본 발명의 일 실시예에 따른 전류 감지 디지털 아날로그 컨버터(감지 IDAC)(400)의 블록도를 예시한 것이다. 상응하는 감지 IDAC(302.0 내지 302.3)은, 전류를 상응하는 핀 VPORTN[3:0]에 인가함으로써, 특정 전류 레벨들을 PD에 강제로 흘려 보낸다. 도 3b에 나타낸 바와 같이, IDAC(302.0 내지 302.3) 중의 각각의 IDAC은 IDAC(400)을 이용하여 구현될 수 있다.

도 4a를 참조하면, 전력을 요청하는 PD는 VPORTP 및 VPORTN에 연결되어 있다. VPORTN은 저항 R1을 통해 DMOS 트랜지스터의 드레인에 연결된다. 예시적인 실시예에서, 저항 R1은 15 ㏀의 값을 가진다. 트랜지스터 Q1의 게이트는 예를 들자면 마이크로프로세서와 같은 적절한 제어 신호원으로부터 제공되는 제어 라인에 연결된다. 상기 제어 라인은 트랜지스터 Q1을 활성화하여 전류를 VPORTN에 강제로 인가한다. 트랜지스터 Q1의 소스는 스위치들(SW1 내지 SW5)로 형성되는 병렬 스위치 뱅크의 일단에 연결된다. 디지털 섹션(338)로부터 제공되는 2 비트 제어 라인(도시되지 않음)은 상기 스위치들(SW1 내지 SW5)을 제어한다. 상기 디지털 섹션(338)은 도 10에서 추가로 설명된다. 상기 스위치들(SW1 내지 SW5)은 더 나아가 상응하는 전류 전원(CS1 내지 CS5)에 연결된다. 좀더 구체적인 예시적 실시예에서는, 상기 전류 전원(CS1)은 170 ㎂를 공급하고, 전류 전원(CS2 내지 CS4)은 각각 30 ㎂를 제공하며, 상기 전류 전원(CS5)은 10 ㎂를 공급한다.

동작 중에, 만약 상기 2 비트 제어 라인이 상응하는 스위치(SW1 내지 SW5)를 활성화시키면, 그 활성화된 스위치에 결합된 상응하는 전류 전원(CS1 내지 CS5)은 VPORTN에 인가될 전류를 제공한다. 예를 들어, 만약 상기 2 비트 제어 라인이 SW1만 활성화한 경우에는, VPORTN에서 보이는 전류는 CS1만의 크기를 가질 것이다. 이와 유사하게, 만약 상기 2 비트 제어 라인이 SW1과 SW2를 활성화시켰다면, VPORTN에서 보이는 전류는 CS1과 CS2을 결합한 것이 될 것이다. 상응하는 감지 IDAC(302.0 내지 302.3)으로부터 특정한 전류 레벨을 PD에 인가한 후에, 상기 감지 기능 동작은 그 결과로서 얻은 전압을 측정함으로써, 예를 들자면, 유효한 전력 수신 장치 특성과 비유효한 장치 특성, 개방된 부하와 단락된 회로 및 고 전압 등을 구별할 수 있다. 상기 감지 기능 동작은 결과로 얻어진 전압을 측정할 수 있도록 2 점 감지법, 4 점 감지법 내지 레거시 감지법(legacy detection)을 이용할 수 있다.

상기 감지 기능 동작은, IEEE 표준 802.3af를 준수하며, 2 점 감지법, 4 점 감지법, 내지 레거시 감지법을 이용하여, 2.8 V에서 10 V에 이르는 감지 전압에 대해 측정을 수행한다. 도 4b는 본 발명의 일 실시예에 따라, 유효한 전력 수신 장치 특성과 비유효한 전력 수신 장치 특성을 결정하는 2 점 감지 기능을 예시한 것이다. 상기 2 점 감지 기능은 연결된 유효한 PD 감지 특성에 관하여 인접하는 측정치들 사이에 최소로 1 V의 차이가 나도록 2.8 V에서 10 V에 이르는 감지 전압에 대해 세 번의 측정을 실시한다.

도 4b는 도 4a에서 논의한 바와 같은 상응하는 IDAC(302.0 내지 302.3)에 의해 PD에 인가되는 전류에 대한 예시적인 그래프(450)와, 예를 들자면 유효한 전력 수신 장치 특성과 비유효한 장치 특성, 개방된 부하와 단락된 회로 및 고 전압 등 을 구별할 수 있도록 감지 기능 동작에서 측정되는 전압에 대한 예시적인 그래프(460)를 나타낸다. 예시적인 실시예에 있어서, 측정점 M0, M1을 측정할 때에 VPORTN에 인가되는 전류는 170 ㎂이며, 측정점 M2를 측정할 전류는 260 ㎂이다. 좀더 구체적으로는, 상기 감지 기능 동작은 M0, M1, M2라고 명시된 세 지점의 결과 전압을 측정하고 전력 요청을 한 PD의 특성 저항과 특성 커패시턴스를 결정한다.

도 4b에 나타난 바와 같이, 2 점 감지 기능 동작은, VPORTN에 인가된 전류가 제1 값에 있는 시점에 M0를 측정한다. 측정된 전압의 안정화(settling)는 통상적으로 36 ms 후에 일어나는데, 그러한 안정화 후에, VPORTN에 인가되는 전류가 제1 값에서 제2 값으로 변경되기에 앞서, 상기 감지 기능 동작은 M1을 측정한다. 만약 M1과 M0 사이의 차이가 0.1875 V 내에 들어온다면 측정된 전압의 안정화는 보장될 수 있다. VPORTN에 인가되는 전류가 제2 값으로 증가된 후에, 상기 감지 기능 동작은 M2를측정한다. M2와 M1 사이의 차이는 특성 저항과 특성 커패시턴스의 값에 상응한다.

도 4c는 도 4a에서 논의된 바와 같이, 상응하는 IDAC(302.0 내지 302.3)에 의해 PD로 인가되는 전류에 대한 예시적인 그래프(460)와, 예를 들어, 유효한 전력 수신 장치 특성과 비유효한 전력 수신 장치 특성, 개방된 부하와 단락된 회로 및 고전압을 구별할 수 있도록 감지 기능에 의해 측정된 전압에 대한 예시적인 그래프(470)를 나타낸다. 예시적인 실시예에서, 상기 VPORTN에 인가되는 전류는 측정점 M3에 대해서는 170 ㎂이고, 측정점 M2에 대해서는 200 ㎂이며, 측정점 M1에 대해서는 230 ㎂이고, 측정점 M0에 대해서는 260 ㎂이다. 좀더 구체적으로는, 상기 감지 기능 동작은 M0, M1, M2, M3라고 명명된 네 지점에서 결과 전압을 측정하고, 전력 공급을 요청하는 PD의 특성 저항 및 특성 커패시턴스를 결정한다.

도 4c에 나타낸 바와 같이, 4 점 감지 기능 동작은 VPORTN에 인가되는 전류가 제1 값일 때에 M0를 측정한다. VPORTN에 인가되는 전류가 제2 값으로 감소한 후에, 상기 감지 기능 동작은 M1을 측정한다. VPORTN에 인가되는 전류가 제3 값으로 감소한 후에는, 상기 감지 기능 동작은 M2를 측정한다. VPORTN에 인가되는 전류가 제4 값으로 감소한 후에는, 상기 감지 기능 동작은 M3를 측정한다. 네 지점(M0 내지 M3)에서 측정이 완료된 후에, 감지 기능 동작은 교변하는 지점들 사이의 차이 즉 델타(delta) 값을 계산한다. 예를 들어, 감지 기능 동작은 지점 M0에서 측정된 전압과 M2로 측정된 전압 사이의 델타 값, 즉 델타V0와, 지점 M1에서 측정된 전압과 M3로 측정된 전압 사이의 또 다른 델타 값, 즉 델타V1을 계산한다. 델타V1과 델타V0 사이의 차이는 특성 저항과 특성 커패시턴스의 값에 상응한다.

특성 저항이 부재할 경우에, 감지 기능 동작은 오직 특성 커패시턴스만을 포함하는 PD에 대하여 레거시 감지법을 이용할 수 있다. 어떤 레거시 PD 장치들에 있어서, PSE 컨트롤러(300)에 제공되는 특성은 순수하게 용량성이기 때문에, 2 점 감지 기능이나 4 점 감지 기능 중 어느 것을 이용하더라도 유효한 전력 수신 장치 특성을 감지할 수 없다. PSE 컨트롤러(300)는 고정된 전류 전원을 인가하고 포트 전압 V_PORT의 슬류레이트(slewrate)를 측정함으로써, 특성 커패시턴스를 측정한다. 레거시 감지법은 VPORTN 핀으로부터 고정된 전류 I_LEGACY를 공급하고 이어서 VPORTN과 VPORTP에 걸친 전압의 슬류레이트를 측정하여 PD 커패시터를 추출하는 방식으로 레거시 PD 포트 커패시터를 추출하도록 구현된다. 레거시 감지 기능 동작을 작동시키는 것은 전류 전원 I_LEGACY를 활성화시킨다. 상기 전류 전원 I_LEGACY는 레거시 PD의 커패시터를 충전시킨다. 교정이 된 샘플들의 변환 시간인 n * 18 ms 또는 n * 1.152 ms에 기초하여, 다음의 공식에 의해 측정되는 포트 전압으로부터 커패시터 값이 추출될 수 있다.

C _PD = I _LEGACY * (Δt/ΔV _PORT )

여기서, C_PD는 용량성(capacitive) 부하를 나타내며, I_LEGACY는 고정된 전류 전원 I_LEGACY를 의미하고, Δt는 인접한 샘플들 사이의 시간 차이를 나타내며, ΔV_PORT는 포트 전압의 변화를 의미한다.

유효한 전력 수신 장치 특성을 감지하는 것에 더하여, PSE 컨트롤러(300)는 개방 부하 조건과 비유효 저항 간의 차이를 차분하여야 한다. 개방 회로 감지 기능은 2 점 감지 기능 또는 4 점 감지 기능 중 어느 하나와 함께 배후에서 동작한다. 만약 2 점 감지 기능의 경우에 측정 지점들 M0 내지 M2 중 어떤 지점 또는 4 점 감지 기능의 경우라면 측정 지점들 M0 내지 M3 중 어떤 지점이 10 V에 도달하면, 감지 프로세스는 개방 부하 프로세스를 활성화하던 동작을 종료시킨다. 개방 부하 프로세스를 수행하는 동안 상기 전류 전원(CS5)에 관해, 상기 감지 기능이 전류 전원(CS5)을 도 4a에 나타난 바와 같이 활성화시킨다. 18 ms가 지난 후에, 개방 부하 감지 기능은 10 V에 도달하였던 해당 측정 지점에 대해 재측정을 실시한다. 만약 18 ms 후에, 측정된 전압이 여전히 10 V보다 더 큰 경우에는 상기 부하는 개방(> 500 kohm)으로 간주된다. 유사한 방식으로, 감지 기능은, 2 점 감지 기능의 경우에 도 4b에 나타낸 바와 같은 M0 내지 M2의 샘플들이, 또는 4 점 감지 기능의 경우에 도 4c에 나타낸 바와 같이 M0 내지 M3의 샘플들이 1 V 이하인 경우에, 단락 회로 상태를 감지할 수 있다. 비슷하게, PSE 컨트롤러(300)는 2 점 감지 기능의 경우에 도 4b에 나타낸 바와 같은 M0 내지 M2의 샘플들이, 또는 4 점 감지 기능의 경우에 도 4c에 나타낸 바와 같이 M0 내지 M3의 샘플들이 10 V를 초과하는 경우에, 고 전압 상태임을 감지할 수 있다. 추가적으로, 상기 PSE 컨트롤러(300)는, 개방 부하 감지 프로세스를 시작하여, 그러한 개방 부하 감지 프로세스 동안에 Vport의 강하가 통상적인 10 V 값 이하일 경우에, 고 전압 상태를 감지할 수 있다.

결과 전압을 측정한 후에, PD의 특성 저항뿐만 아니라 특성 커패시턴스까지 결정될 수 있다. 상기 PSE 컨트롤러(300)는 이러한 특성 저항 및 병렬 특성 커패시턴스에 따라 유효한 전력 수신 특성을 결정할 수 있다. IEEE 표준 802.3af에 따라, 그러한 유효 전력 수신 특성은 19 ㏀부터 26.5㏀ 범위 내에 있는 특성 저항과 150 ㎋의 최대 병렬 특성 커패시턴스를 가진다. 반면에, 비유효한 장치 특성은 15 ㏀보다 같거나 작은 특성 저항과 33 ㏀보다 크거나 같은 특성 저항을 가지며, 10 ㎌보다 크거나 같은 특성 커패시턴스를 가진다. 추가적으로, 15 ㏀에서 19 ㏀, 그리고 26.5 ㏀에서 33 ㏀까지의 특성 저항은 유효한 전력 수신 장치 특성으로도 비유효한 전력 수신 장치 특성으로도 인식될 수 있다. 예시적인 실시예에서, 상기 PSE 컨트 롤러는 15 ㏀과 19 ㏀ 사이, 그리고 26.5 ㏀과 33 ㏀의 특성 저항을 용인할 수 있으며, 그럼으로써 올바른 특성 저항의 범위를 15 ㏀에서 33 ㏀ 사이로 확장시킬 수 있다.

감지 기능을 이용하여 유효한 전력 수신 장치 특성을 결정한 후에는, PSE는 부가적으로 PD를 등급 분류하여, 구현될만한 예를 들자면, 부하 관리와 같은 기능들을 수행하게 할 수 있다. 만약 PSE가 성공적으로 어떤 PD의 감지를 완료해 낸다면, PSE는 PD를 등급 1, 2, 3, 또는 4로 등급 분류하지 않고 대신에 그 PD에 등급 0을 할당하여야 한다. PD를 성공적으로 등급 분류하려면 성공적인 PD 감지와, 그에 따른 성공적인 등급 0 내지 4의 등급 분류가 요구된다. PSE는 PD에 대해, 그 PD가 알려준 등급에 요구되는 최대 전력을 위반하는 경우에, 전력을 거둬들일 수 있다. PSE는 전압을 인가하고 전류를 측정함으로써 PD에 대한 부가적인 등급 분류를 수행한다. PSE 등급 분류 회로는 PD에 연결되었을 때에 공진 현상을 방지할 수 있는 충분한 안정성을 갖춰야 한다.

도 5는 본 발명의 일 실시예에 따른 등급 분류 회로(classification circuit)의 블록도를 예시한 것이다. VPORTP와 VPORTN 사이에 부착된 PD는 PSE로 하여금 자신의 전력 요구 조건들을 등급 분류할 수 있도록 하는 정보를 전력 등급 분류 특성의 형태로 제공한다. PSE 컨트롤러(300)는 VREF_CLASS라고 명시된 어떤 주어진 분류 기준 전압에 대해 I_CLASS라고 명시된 분류 전류를 측정함으로써, 전력 등급 분류 특성을 결정한다.

등급 분류 회로(500)는 대략 15.5 V에서 20.5 V의 전압을 핀들 VPORTP와 VPORTN에 연결된 PD의 양단에 걸쳐 인가한다. 프리앰프(preamplifier)(326)는 VPORTP와 VPORTN에 해당하는 핀들의 양단에 걸리는 전압을 차동 파형에서 싱글엔디드(single-ended) 파형으로 변환한다. 좀더 구체적으로는, 상기 프리엠프(326)는 연산 증폭기(AMP1)를, 저항들(R1 내지 R4)과 더불어 포함한다. 예시적인 일 실시예에서는, 저항(R1)과 저항(R2)의 조합은 6 메가옴(㏁)이고, 저항(R3)과 저항(R4)의 조합은 또한 6 ㏁이다. 예를 들어, 만약 R1이 5 ㏁이면 R2는 1 ㏁이다. 예시적인 다른 실시예에서는, 저항들(R1 내지 R4)은 1 킬로옴/평방(kohm/square)의 면 저항계수를 가지는 "Hi-Po"라고 일컬어지는 폴리(Poly)를 이용하여 구현된다. 저항(R1)과 저항(R2)의 조합은 저항(R3)과 저항(R4)의 조합과 등가인데, 그럼으로써 연산 증폭기(AMP1)의 이득이 거의 1로 설정된다.

등급 분류 모듈(312)은 프리앰프(826)의 출력을 분류 기준 전압 VREF_CLASS에 비교하여 분류 전류 I_CLASS를 생성한다. 더 구체적으로는, 등급 분류 모듈(312)은 프리앰프(326)의 싱글엔디드 출력을 AMP2라고 명시된 비교기를 이용하여 상기 분류 기준 전압에 비교한다. 비교기(AMP2)의 출력은 상기 프리엠프(326)의 싱글엔디드 출력과 상기 분류 기준 전압 VREF_CLASS 사이의 전압 차이를 나타낸다. 부수적인 저 저항값 저항(R5)이 상기 비교기(AMP2)의 출력에 직렬로 위치하여, 정전기 방전(ESD) 보호를 제공한다. 좀더 구체적인 예시적 실시예에서는, 저항(R5)은 600 Ω의 값을 가진다.

주 드라이버 스위치(main driver switch)(Q1)는 상기 프리앰프(326)의 싱글엔디드 출력과 분류 기준 전압 VREF_CLASS 사이의 전압 차이에 기초하여 분류 전류 I_CLASS를 생성한다. 더욱 상세하게는, 상기 비교기(AMP2)의 출력은 상기 주 드라이버 스위치(Q1)의 게이트를 구동한다. 만약 상기 비교기(AMP2)의 출력이 상기 주 드라이버 스위치(Q1)의 문턱 전압보다 크다면, 상기 주 드라이버 스위치(Q1)는 활성화되고, 그럼으로써 분류 전류 I_CLASS를 생성한다. 상기 분류 전류 I_CLASS의 크기는 따라서 부분적으로는 상기 비교기(AMP2)의 출력에 의존한다.

PSE 컨트롤러는 분류 전류 I_CLASS를 측정하고, 측정된 분류 전류 I_CLASS에 기초하여 PD를 등급 분류한다. IEEE 표준 802.3af에 따르면, PSE 컨트롤러(300)는 상기 PD를 다음과 같이 분류한다.

측정된 I_CLASS	등급
0 mA 내지 5 mA	등급 0
> 5 mA 및 < 8 mA	등급 0 또는 1이 될 수 있음
8 mA 내지 13 mA	등급 1
> 13 mA 및 < 16 mA	등급 0, 1, 또는 2가 될 수 있음
16 mA 내지 21 mA	등급 2
> 21 mA 및 < 25 mA	등급 0, 2, 또는 3이 될 수 있음
25 mA 내지 31 mA	등급 3
> 31 mA 및 < 35 mA	등급 0, 3, 또는 4가 될 수 있음
35 mA 내지 45 mA	등급 4
> 45 mA 및 < 51 mA	등급 0, 또는 4가 될 수 있음

상기 PSE 컨트롤러(300)는 세 개의 다른 동작 모드들 중 하나로 동작할 수 있다. 감지 모드(detection mode)에서는, 상기 PSE 컨트롤러(300)는 각 포트의 전압을 연속적으로 측정한다. 반면, 등급 분류 모드에서는, 상기 PSE 컨트롤러(300)는 각 포트의 전류를 연속적으로 측정한다. 마지막으로, 전력 공급 모드에서는, 상기 PSE 컨트롤러(300)는 각 포트의 전류, 전압 및 온도를 연속적으로 측정한다. 더 욱 구체적으로는, 어떤 PD에 대한 성공적인 감지 및 부가 사항인 등급 분류 동작이 완료되면, 상기 PSE 컨트롤러(300)는 전력을 드라이버들(304.0 내지 304.3)에 인가함으로써 전력 공급 모드로 동작을 시작한다. 포트 드라이버들의 전압, 전류 및 온도는 도 6a 내지 도 6d에서 논의되는 측정 시스템들을 이용하여 지속적으로 측정된다.

도 6a는 본 발명의 일 실시예에 따른 전류 측정 시스템의 블록도를 예시한 것이다. 본 발명의 전류 측정 시스템(600)은 도 3b에 나타낸 바와 같은 드라이버들(304.0 내지 304.3)의 일부로서 구현될 수 있다. 포트 드라이버들의 전류를 측정하기 위한 종래의 기술들은 대형 트랜지스터의 드레인과 소스 사이에 연결된 직렬 저항에 의해 소모되는 전압을 측정하는 것을 필요로 한다. 트랜지스터의 크기는 상기 PD로부터 흘러들어오는 전압 및 전류를 안전하게 처리할 수 있을 정도로 커야만 한다. 결과적으로, 전력 소비를 줄일 수 있게 병렬 저항에 대해서는 작은 값이 선택된다. 상기 병렬 저항의 작은 값은 상기 직렬 저항을 정확하게 측정할 수 있는 능력을 감소시키는데, 따라서 전류 측정 시스템의 정확성을 축소시킨다. 이렇게 실제 장치 내에서 전류를 측정하는 대신에, 상기 전류 측정 시스템(600)은 무저항(resistorless) 전류 센서를 이용하는 방법 즉 무저항 스위치 방식을 이용한다. 무저항 스위치 방식은 센스 트랜지스터(sense transistor)와 전류 미러(current mirror)를 이용하여 생성되는 복제 전류(replica current)를 측정한다.

도 6a에 나타낸 바와 같이, 등급 분류 모듈(312)의 출력은 탭 저항성 네트워크(tapped resistive network)(612)에 연결되어 있다. 상기 등급 분류 모듈(312)의 출력은 PD의 등급에 상응하는 0 mA 내지 51 mA까지의 전류이다. 상기 탭 저항성 네트워크(612)의 제1 부분은 주 트랜지스터(main transistor)(614)의 게이트에 연결되고, 게이트 버퍼 증폭기(604)의 입력은 상기 제1 부분과 참조번호 620으로 명시된 상기 탭 저항성 네트워크(612)의 제2 부분 사이에 연결되어 있다. 상기 주 트랜지스터(614)의 드레인은 핀 VPORTN에 연결되어 있고, 상기 트랜지스터(614)의 소스는 전위(potential) VSSP에 연결되어 있다.

전류 측정 시스템(600)은 상기 주 트랜지스터(614)의 경우와 유사한 방법을 통해, 게이트 버퍼 증폭기(604)와 드레인 버퍼 증폭기(602)를 이용하여 상기 센스 트랜지스터에 바이어스를 잡는다. 좀더 구체적으로는, 상기 게이트 버퍼 증폭기(604)는 상기 주 트랜지스터(614)의 게이트-소스 바이어싱을 복제한다. 상기 주 트랜지스터(614)의 게이트-소스 전압은 상기 제2 부분(620)과 상기 전위 VSSP 사이의 전압 차이에 상응한다. 이와 유사하게, 상기 센스 트랜지스터의 게이트-소스 전압은 상기 게이트 버퍼 증폭기(604)의 출력과 전위 VSSS 사이의 전압 차이에 상응한다. 상기 게이트 버퍼 증폭기(604)는 먼저 상기 주 트랜지스터(614)의 게이트-소스 전압을 상기 센스 트랜지스터의 게이트-소스 전압에 비교하고, 이어서 상기 게이트 버퍼 증폭기(604)는 상기 주 트랜지스터(614)의 게이트-소스 바이어싱을 복제할 수 있도록 자신의 출력을 조절한다. 그 결과, 상기 센스 트랜지스터의 게이트는 상기 주 트랜지스터(614)의 게이트와 유사한 방식을 통해 바이어스된다.

이와 유사하게, 상기 드레인 버퍼 증폭기(602)도 상기 주 트랜지스터(614)의 드레인-소스 바이어싱을 복제한다. 상기 주 트랜지스터(614)의 드레인-소스 전압은 핀 전압 VPORTN과 상기 전위 VSSP의 차이에 상응한다. 비슷하게, 상기 센스 트랜지스터의 드레인-소스 전압은 노드(622)의 전압과 상기 전위 VSSS 사이의 전압 차이에 상응한다. 상기 드레인 버퍼 증폭기(602)는 먼저 상기 주 트랜지스터(614)의 드레인-소스 전압을 상기 센스 트랜지스터의 드레인-소스 전압과 비교하며, 이어서 이러한 비교의 결과에 기초하여 트랜지스터(610)에 흐르는 전류를 조절하여, 상기 주 트랜지스터(614)의 드레인-소스 바이어싱을 복제한다. 다른 말로 설명하면, 상기 드레인 버퍼 증폭기(602)는 트랜지스터(610)를 스위칭함으로써, 트랜지스터(606) 및 트랜지스터(608)에 의해 형성된 전류 미러로부터 제공되는 전류가 상기 센스 트랜지스터에 흐를 수 있도록 한다.

트랜지스터(606) 및 트랜지스터(608)에 의해 형성된 전류 미러는 상기 트랜지스터(610)를 통해 상기 센스 트랜지스터로 전류를 공급한다. 상기 센스 트랜지스터의 크기를 상기 주 트랜지스터(614)의 크기보다 작게 만듦으로써, 상기 센스 트랜지스터에 비하여, 크기 비율에 비례하는 양의 전류가 상기 주 트랜지스터(614)를 통해 흐르게 된다. 상기 전류 측정 시스템(600)은 상기 센스 트랜지스터 내의 전류의 양을 측정함으로써, 전력을 아낄 수 있다. 센스 트랜지스터 내의 전류의 복제 전류가 상기 트랜지스터(608)를 통해 저항 RSENSE(624)에 흐르게 된다. 상기 전류 측정 시스템(600)은 상기 저항 RSENSE(624)에 의해 소모되는 값으로서 트랜지스터(608) 내에 흐르는 전류를 측정한다.

예시적인 일 실시예에서, 상기 전류 측정 시스템(600)은 또한 부수적으로 저항(616) 및 커패시터(618)로 형성되고 대략 375 kHz의 대역폭을 허용하는 저주파 통과 필터를 포함한다. 트랜지스터(614) 내 전류의 복제 전류에 의해 나타나는 상기 저항 RSENSE(624)의 전력 소비는 상기 복제 전류를 센스 전압(sense voltage)로 변환시킨다. 이러한 센스 전압은 멀티플렉서(308)로 인가되며 여기에는 ADC(318)가 이어진다. 또 다른 예시적인 실시예에 있어서, 상기 부수적인 저주파 통과 필터는 상기 멀티플렉서(308) 또는 상기 ADC(318) 중 어느 하나의 일부분으로서 구현될 수 있다.

도 6b는 본 발명의 일 실시예에 따른 전압 측정 시스템의 블록도를 예시한 것이다. 전압 측정 시스템(630)은 도 5에서 논의된 바와 같은 등급 분류 회로(500)와 함께 상기 프리앰프(326)를 가지고 구현될 수 있다. 좀더 구체적으로는, 상기 전압 측정 시스템(630)과 등급 분류 회로(500)는 상기 프리앰프(326) 내에 구현될 수 있으며, 예를 들자면 AMP1과 같은 공통 요소를 공유할 수도 있고 또는 서로 간에 완전히 별개로 구현될 수도 있다.

상기 전압 측정 시스템(630)은 핀들 VPORTP 및 VPORTN에 연결된 어떤 PD의 전압을 측정한다. 이러한 약간 다른 예시적 실시예의 경우에, 상기 프리앰프(326)는 연산 증폭기(AMP1)과 함께 저항들(R1 내지 R4)을 포함한다. 예시적인 실시예에서,

저항(R1)과 저항(R2)의 조합은 6 메가옴(㏁)이고, 저항(R3)과 저항(R4)의 조합은 또한 6 ㏁이다. 예를 들어, 만약 R1이 5 ㏁이면 R2는 1 ㏁이다. 예시적인 다른 실시예에서는, 저항들(R1 내지 R4)은 1 킬로옴/평방(kohm/square)의 면 저항계수를 가지는 "Hi-Po"라고 일컬어지는 폴리(Poly)를 이용하여 구현된다. 저항(R1)과 저항(R2)의 조합은 저항(R3)과 저항(R4)의 조합과 등가인데, 그럼으로써 연산 증폭기(AMP1)의 이득이 거의 1로 설정된다. 상기 등급 분류 회로(500)는 상기 연산 증폭기(AMP1)와 상기 저항들(R1 내지 R4)을 공유할 수 있다. 버퍼 증폭기(AMP2)는 상기 연산 증폭기(AMP1)의 출력을 상기 멀티플렉서(308)를 통해 상기 ADC(318)로 연결시킨다. 저항(R5)과 저항(R6)의 비에 의해 상기 버퍼 증폭기(AMP2)의 이득이 결정된다. 예시적인 실시예에서, 상기 버퍼 증폭기(AMP2)의 이득은 전력 공급 모드에서는 1로, 감지 모드에서는 5.625로 설정된다.

도 6c는 본 발명의 일 실시예에 따른 온도 측정 시스템의 블록도를 예시한 것이다. 상기 PSE 컨트롤러(300)는 온도 측정 시스템(650)을 이용하여 예방적인 수단으로서, 각 드라이버(304.0 내지 304.3)의 온도를 결정한다. 상기 PSE 컨트롤러는 만약 측정된 온도가 사전에 결정된 문턱값을 초과하면 각각의 드라이버(304.0 내지 304.3)의 전력을 끌 수 있다.

상기 온도 측정 시스템(650)은 전류 측정 시스템(600)으로 이용되는 주 트랜지스터(614)의 온도를 측정한다. 좀더 구체적으로는, 상기 온도 측정 모듈(654)이 상기 주 트랜지스터(614)의 pn 접합(656)의 온도를 측정한다. 도 6a에서 앞서 논의된 바와 같이, 상기 등급 분류 모듈(312)의 출력은 상기 주 트랜지스터(614)를 활성화시켜, 전류가 VPORTN에서 VSSPA/B로 통할 수 있게 한다. 상기 pn 접합(656)의 온도는 상기 주 트랜지스터(614)의 전류의 양에 기초하여 올라가거나 떨어진다. 상기 온도 측정 모듈(654)의 출력은 멀티플렉서(308)를 통해 ADC(318)로 연결된다. 만약 온도가 소정의 온도를 초과하면, 과열 전력 차단 장치(thermal shutdown device, TSD)(652)가 문제를 일으킨 PD로부터 전력을 제거함으로써, 비록 국부적인 발열 상황들이 일부 포트들에서 감지되더라도 다른 포트들은 동작을 계속할 수 있게 한다.

포트 온도 전력 차단 메카니즘에 더하여, 상기 PSE 컨트롤러(300)는 광역(global) TSD(306)를 포함하여, 만약 전체적인 온도가 소정의 온도를 초과할 경우에, PD들로부터 전력을 제거할 수 있다. 좀더 구체적으로는, 상기 TSD 모듈(306)은 측정된 온도가 소정의 온도를 초과하는 사태가 발생하면, 모든 포트들을 비활성화시킨다. 상기 TSD 모듈(306)은 아날로그 회로로 구현되며, 따라서 상기 온도 측정 시스템(650)의 온도 측정값들은 이러한 보호 목적으로는 이용되지 않는다. 만약 온도 측정 시스템 및 디지털 정보 획득 시스템이 얻은 온도 샘플들의 평균값이 TSD에 관한 어떤 소정의 온도 값을 초과한 경우에는, 모든 포트들은 전원 차단될 것이고, 상기 PSE 컨트롤러(300)는 리셋될 것이다.

도 6d는 본 발명의 일 실시예에 따른 복합 전류 및 온도 측정 시스템의 블록도를 예시한 것이다. 상기 복합 전류 및 온도 측정 시스템(680)은 도 6a에서 앞서 논의된 바와 같은 유사한 방법을 통해 전류를 측정하며, 도 6c에서 앞서 논의한 바와 같은 유사한 방법을 통해 온도를 측정한다. 사익 복합 전류 및 온도 측정 시스템(680)은, 단락 회로들로부터 보호하기 위한다거나, 센스 트랜지스터의 드레인 전압을 정류(regulate)한다거나, 그리고 상기 등급 분류 모듈(312)로부터 오는 전류를 제한한다거나 하는 부가적인 회로를 포함한다.

도 6a 내지 도 6c에 나타낸 바와 같이, 각 측정 시스템은 멀티플렉서(308)와 ADC(318)에 연결된다. 상기 PSE 컨트롤러(300)는 시분할 다중화 방식을 이용할 수 있는데, 이 방식에 의해 전류 측정 시스템(600), 전압 측정 시스템(630) 및 온도 측정 시스템(650)의 각 상응하는 출력들이 하나의 데이터 스트림으로 멀티플렉싱되고, ADC(318)에 의해 디지털화된다. 도 7은 본 발명의 일 실시예에 따른 시분할 다중화 방식(time division multiplexing scheme)을 예시한 것이다. 상기 PSE 컨트롤러(300)는 계속하여 상기 네 개의 포트들 각각의 전류, 전압 및 온도를 측정한다. 이 PSE 컨트롤러의 시분할 다중화 방식은 각 포트마다 세 개의 채널을 할당하는데, 온도 측정치를 위한 제1 채널, 전압 측정치를 위한 제2 채널 그리고 전류 측정치를 위한 제3 채널이며, 모두 하여 12 개의 채널이다.

이러한 시분할 다중화 방식은 상기 네 개의 포트들에 대해 전류, 전압, 온도를 측정하는 데에 T_MEASUREMENT만큼의 시간을 할당한다. 예시적인 실시예에 있어서, 이 시분할 다중화 방식은 상기 네 개의 포트들에 대해 전류, 전압, 온도를 측정하는 데에 144 ㎲만큼의 시간을 할당한다. 상기 시분할 다중화 방식은 각 포트에 대해 전류, 전압과 온도를 측정하는 데에 T_PORT만큼의 시간을 할당한다. 상기 시간 T_PORT는 총 측정 시간 T_MEASUREMENT과 상기 PSE 컨트롤러(300)의 포트들의 개수의 비(ratio)이다. 예를 들어, 144 ㎲의 T_MEASUREMENT를 가지는 4 포트 시스템이라면, 각 포트에 대해서는 전류, 전압 및 온도를 측정하는 데에 36 ㎲가 할당된다. 상기 시분할 다중화 방식은 더 나아가 전류, 전압 및 온도를 측정하기 위한 T_TEMP, T_VOLT, T_CURR라는 시간들 을 할당한다. T_TEMP, T_VOLT, T_CURR의 합은 T_PORT와 같다. 상기 시분할 다중화 방식은 T_TEMP, T_VOLT, T_CURR에 대해 동일한 시간 너비를 할당할 수도 있지만, T_TEMP, T_VOLT, T_CURR의 합이 T_PORT와 같은 한, T_TEMP, T_VOLT, T_CURR에 대해 동일하지 않은 시간 너비를 할당할 수도 있다. 예를 들어, 도 7에 나타낸 바와 같이, 144 ㎲의 T_MEASUREMENT를 가지는 4 포트 시스템은 T_TEMP, T_VOLT, T_CURR에 대해 똑같은 12 ㎲의 시간 너비로 분할된다. 각각의 12 ㎲ 측정은 두 단계로 나뉜다. 첫 번째 단계는 상기 멀티플렉서에 대해 채널이라든가 포트 설정과 같은 올바른 설정들을 선택하고나서 아날로그 디지털 변환을 시작하는 단계이고, 두 번째 단계는 변환이 종료하기를 기다렸다가 ADC 결과들을 획득하는 단계이다.

도 8a는 본 발명의 일 실시예에 따른 측정 시스템 및 디지털 정보 획득 시스템(digital aquisition system)을 예시한 것이다. 동작을 하게 되면, 상기 ADC(318)은, 도 7의 시분할 다중화 방식에 따라 하나로 묶인 전류, 전압 및 온도 측정치들을 샘플링한다. 상기 ADC(318)로부터 제공된 샘플들은 상기 측정 시스템의 유한 상태 머신(finite state machine, FSM)(802)로부터 데이터 획득 모듈(data aquisition module)(806)로 전달된다. 상기 측정 시스템 FSM(802)는 상기 전압, 온도 및 전류 샘플들을 상기 ADC(318)로부터 매 144 ㎲마다 한 번씩(즉 통상적으로 18 ms 내에 128 개 샘플들) 직접 제공한다. 다른 말로 설명하면, 상기 측정 시스템 FSM(802)는 시분할 다중화된 측정치들을 저장하고, 매 144 ㎲마다 한 번씩 각 포트 에 대한 전압, 온도 및 전류 측정치들을 상기 데이터 획득 모듈(896)에 제공한다. 상기 측정 시스템 FSM(802)은 추가적으로, 채널 멀티플렉서(308)에 대해, 도 7의 시분할 다중화 방식에 따라, 상기 전압, 온도 및 전류 측정치들의 패키지화를 가능하게 하는 제어 신호를 제공한다.

도 8b는 본 발명의 일 실시예에 따른 상기 측정 시스템 및 디지털 정보 획득 시스템의 타이밍 도의 예시이다. 상기 데이터 획득 모듈(806)은 각 포트에 대해 상기 측정 시스템 FSM(802)에 의해 제공된 8 개의 전압, 온도 및 전류 측정치들을 저장한다. 다른 말로 설명하면, 상기 측정 시스템 FSM(802)는 총 1.152 ms 동안에 매 144 ㎲마다 한 번씩, 각 포트에 대한 8 개의 전압, 온도 및 전류 측정치들을 상기 데이터 획득 모듈(806)에 제공한다. 상기 데이터 획득 모듈(806) 내에 포함된 소프트웨어 루틴이 각 포트에 대한 8 개의 전압, 온도 및 전류 측정치들을 처리하며, 이어서 그 결과를 상기 데이터 획득 모듈(806) 내의 레지스터들에 기록한다. 좀더 구체적으로는, 상기 데이터 획득 모듈(806) 내의 상기 소프트웨어 루틴은 상기 각 포트에 대한 8 개의 전압, 온도 및 전류 측정치들을 통합한다.

상기 데이터 획득 모듈(806) 내의 상기 소프트웨어 루틴은 상기 각 포트에 대한 8 개의 전압, 온도 및 전류 측정치들을 마이크로컨트롤러(804)에 제공한다. 상기 마이크로컨트롤러(804)는 상기 전압, 온도 및 전류 측정치들에 대해, 이득 오차 및 옵셋 교정을 수행한다. 상기 측정 시스템 및 디지털 정보 획득 시스템(800)은 OTP(one time programmable)(336)으로부터 제공된 OTP 계수들을 이용하여 디지털 방식으로 조정(calibrate)된다. 온도에 관하여 상기 측정 시스템을 보상하기 위 해, 옵셋 및 이득 조정 계수들이 두 개의 최종 시험 온도 값에 관하여 저장된다. 조정 계수들 중간의 인터폴레이션은 실시간 측정되는 포트 온도에 기초하여 수행된다. 상기 마이크로컨트롤러(804)에 의해 이용되는 상기 이득 및 옵셋 계수들은 포트의 번호 및 그 동작 모드에 달려있다. 상기 계수들 중 일부는 다른 동작 모드들에서 공유될 수 있다. 그렇게 옵셋 및 이득이 보상된 전압, 온도 및 전류 측정치들은 상기 마이크로컨트롤러(804)로부터 보내져서, 상기 데이터 획득 모듈(806) 내에 위치한 한 레지스터 내에 매 1.152 ms마다 저장된다. 상기 데이터 획득 모듈(806)은 50 Hz에서 60 Hz 사이의 잡음을 필터링 내지 제거할 수 있도록, 상기 1.152 ms 마다의 옵셋 및 이득 보상된 전압, 온도 및 전류 측정치들 중의 16 개 값들을 통합한다.

상기 포트 드라이버들의 전압, 전류 및 온도를 측정하는 데에 더하여, 상기 PSE 컨트롤러(300)는 MPS(Maintain Power Signature)를 위해 감시 동작을 수행한다. 상기 PSE 컨트롤러는 만약 MPS 조건이 이와 관련된 시간 제한값보다 더 오랫동안 부존재할 경우에 PD로부터 전력을 제거한다. 상기 MPS는 두 가지 성분 즉 AC MPS 성분과 DC MPS 성분으로 구성된다. 상기 PSE 컨트롤러(300)는 부가적으로 AC MPS 성분만 감시하거나, DC MPS 성분만 감시하거나 또는 AC 및 DC MPS 성분들을 모두 감시할 수도 있다.

상기 DC MPS 성분은 만약 DC 전류가 최소한 60 ms 동안 10 mA보다 크거나 같은 경우에 발생한다. 그렇지 않을 경우, 만약 DC 전류가 5 mA 내지 10 mA인 경우에는, 상기 DC MPS 성분은 존재할 수도 있고 부존재할 수도 있다. 그도 아닐 경우, 상기 DC MPS 성분은 만약 상기 PSE 컨트롤러(300)가 DC 전류를 0 내지 5 mA로 검출할 경우에는 부존재한다. 상기 PSE 컨트롤러(300)는 만약 DC MPS가 300 ms 내지 400 ms 보다 큰 구간동안 부존재한 경우에, PD로부터 전력을 제거한다. 그렇지 않을 경우, 만약 DC 전류가 매 360 ms 내지 460 ms마다 적어도 60 ms 동안 10 mA보다 크거나 이와 같을 경우에는, PD로부터 전력을 제거하지 않는다.

AC MPS 성분은 만약 PSE 컨트롤러(300)가 PD 측에서 27 ㏀보다 같거나 낮은 크기의 AC 임피던스를 검출할 경우에 존재한다. 그렇지 않고, 만약 상기 PSE 컨트롤러(300)가 27 ㏀ 및 1980 ㏀ 사이의 AC 임피던스를 검출한 경우에는 AC MPS는 존재할 수도 있고 부존재할 수도 있다. 그도 아닐 경우, 상기 PSE 컨트롤러(300)가 PD 측에서 1980 ㏀과 같거나 이보다 더 큰 값의 AC 임피던스를 검출한 경우에는 AC MPS는 부존재한다. 상기 PSE 컨트롤러(300)는 만약 AC MPS 성분이 300 ms 내지 400 ms보다 더 긴 시간 구간 동안 부존재할 경우에 PD로부터 전력을 제거한다.

상기 PSE 컨트롤러(300)는 차지 펌프(charge pump)에 의해 생성된 AC 신호를 PD의 상응하는 VPORTP 핀에 인가함으로써 AC 임피던스를 측정한다. 도 9는 본 발명의 일 실시예에 따른 AC 임피던스 측정 시스템의 블록도를 예시한 것이다. 상기 AC 임피던스 측정 시스템(900)은 차지 펌프(330) 및 AC 차단 모듈들(328.0 내지 328.3)을 포함한다. 상기 차지 펌프(330)는 상응하는 AC 차단 모듈(328.0 내지 328.3)과 함께 이용되어, VPORT_0 내지 VPORT_3에 연결된 상응하는 핀을 V48과 VCHP 간에 약 27.5 Hz의 주파수로 스위칭하여 AC 파형을 생성해낸다.

상기 차지 펌프(330)는 커패시터들(C_CHP 및 C_CP)을 일종의 에너지 저장 소자들로 이용하여 V_CHP라고 명시된 더 높은 전압 전원을 형성하기 위한 전자 회로이다. 상기 차지 펌프(330)는 V_OPEN이라고 명시된 AMP1의 출력과 핀 V48의 전압의 조합에 따른 상기 커패시터 C_CHP의 충전 및 방전에 의하여, 더 높은 전압 전원 V_CHP를 형성한다. 상기 전압 V_OPEN은 AC 전압을 감지(probing)하는 VPORTP를 나타내며, 통상적으로 1.9 V 내지 3.0 V 사이가 될 수 있다. 상기 커패시터(C_CP)는 핀 VCPA 또는 핀 VCPB(도 3b에서 나타낸 VCPA/B임) 중 어느 하나에 연결된 외부 커패시터이다. 포트 0 및 1에 연결된 PD들은 핀 VCPA에 연결된 외부 커패시터(C_CP)를 공유하는 데에 반해, 포트 2 및 3에 연결된 PD들은 핀 VCPB에 연결된 또다른 외부 커패시터(C_CP)를 공유한다. 차지 펌프(330)의 부하를 회피할 수 있도록, 포트 0 및 1과 포트 2 및 3 사이의 타이밍은 역순(reverse)이 되며, 그럼으로써 한 차례에 오직 하나의 포트 쌍만이 VCP에 연결된다. 상기 차지 펌프(330)는 또한 다이오드(D1)를 포함하여, 상기 고 전압 전원(V_CHP)이 핀 V48에 결합되는 것을 방지하며, 또한 다이오드(D2)를 포함하여 핀 VCPA/B에 실리는 외부의 신호들이 고 전압 전원(V_CHP)에 결합되는 것을 방지한다.

각각의 상응하는 AC 차단 모듈(328.0 내지 328.3)은 SP<3:0>으로부터 받은 상응하는 클럭 신호에 따라 상기 고 전압 전원(V_CHP)과 상기 핀 V48의 전압 사이를 스위칭한다. 예시적인 일 실시예에서, SP<3:0>으로부터 받은 클럭 신호는 약 27.5 Hz의 주파수에 중심을 두고 있다. 좀더 구체적으로는, 각 상응하는 AC 차단 모듈(328.0 내지 328.3)은 SP<3:0>으로부터 받은 클럭 신호에 따라 스위치(S1)와 또 다른 스위치(S2) 사이를 스위칭하여 AC 파형을 생성해낸다. 상기 AC 파형은 VPORT_0 내지 VPORT_3 중의 상응하는 핀을 V48과 V_CHP 사이에서 스위칭한다.

도 10은 본 발명의 일 실시예에 따른 PSE 컨트롤러의 디지털 섹션의 블록도를 예시한 것이다. 디지털 섹션(338)은 PSE 컨트롤러(300)에 대해 다음과 같은 예시적인 기능들을 제공한다. 그러한 기능으로는, 소프트웨어를 통해 모든 포트들에 대해 감지, 등급 분류, 시작 및 차단 프로세스들을 제어하기, 각 포트에서 전압, 전류 및 온도를 지속적으로 감시하기, 전류 감지 디지털 아날로그 컨트롤러에 대해 적절한 제어 신호를 제공하기, 전력 관리 및 감시 활동을 위해 외부 마이크로컨트롤러에 대해 선택가능한 I2C(Inter-Integrated Circuit)/MDIO(Management Data Input/Output) 인터페이스를 제공하기, ROM(read only memory) 및 SRAM(static random access memory)의 형태로 온칩 프로그램 메모리를 제공하기, 펌웨어 패치를 위한 메카니즘과 외부 EEPROM(Electronically Erasable Programmable Read-Only Memory)로부터 프로그램 및 외부 데이터 SRAM에 다운로드하는 기능을 지원하기, 특정한 특수 기능 레지스터들에 대해 액세스를 제공하기, 그리고 예를 들어 온도 과열(over temperature)이나 AC 차단과 같은 다수의 내부/외부 인터럽트 요인들을 지원하기 등이다. 이러한 예시적인 기능들은 단지 예시를 하기 위한 목적이며, 당해 기술 분야에 숙련된 자들에게 명백한 추가 기능들도 구현될 수 있다.

상기 디지털 섹션(338)은 프로그램 메모리 버스를 통해 메모리(1004)에 연결된 마이크로컨트롤러 코어(microcontroller core)(1002), 그리고 내부 데이터 SRAM(1024)를 포함한다. 상기 디지털 섹션(338)은 JTAG(Joint Test Action Group) 인터페이스를 TAP 컨트롤러(1040)와 함께 이용하여 경계 탐색 테스팅(boundary-scan testing)을 수행할 수 있다. 특수 기능 레지스터(special function register, SFR) 버스는 다수의 SFR들을 포함하는 레지스터 뱅크(1038)를 상기 마이크로컨트롤러 코어(1002)에 연결한다. 상기 레지스터 뱅크(1038)는 측정 시스템의 아날로그 디지털 변환기(ADC) 시퀀서(sequencer)(1046), AC 차단 모듈(1048), DC 차단 모듈(1050), 포트 컨트롤러(1052), 단락 회로 감지 모듈(1054), 디지털 아날로그 변환기(DAC) 컨트롤러(1042), 오류 검출 모듈(1056), 포트 과전압(over-voltage, OV) 및 부족전압(under-voltage, UV) 감지 모듈(1058) 및 I2C_1/MDIO_1 선택 모듈(336)을 위한 특수 기능 레지스터들을 제공한다. 상기 디지털 섹션(338)은 더 나아가 온도 과열 모듈(overtemp module)(1060)과 클럭/리셋 관리 유닛(1062)을 더 포함한다. 상기 디지털 섹션(338)은 MDIO_1 인터페이스(1018) 및 I2C_1 인터페이스(1020)이나, 또는 I2C_2 인터페이스(1016)를 통해 다른 PSE 컨트롤러들(300)과 인터페이스될 수 있다.

상기 디지털 섹션(338)은 도 11a 내지 도 11c를 통해 보이는 바와 같은 다양한 방식의 마스터/슬레이브 구성들의 형태로 동작함으로써 그 밖에 연결된 파워 오버 이더넷(PoE) 장치들과 함께 동작할 수 있다. 상기 디지털 섹션(338)은 상기 MDIO_1 인터페이스(1018), I2C_1 인터페이스(1020), 그리고 I2C_2 인터페이스(1016)를 이용하여, 비관리 스위치(unmanaged switch)/자동(autonomous) 모드, 관리 스위치(managed switch)/수동(manual) 모드, 웹기반(websmart) 스위치/반자동(semi-autonomous) 모드로 설정될 수 있다.

상기 I2C_1 인터페이스(1020) 및 I2C_2 인터페이스(1016)는 I2C 규격을 준수하는 2 선로 동기 직렬 버스(two wire synchronous serial bus)를 이용하여 구현될 수 있다. I2C_1 인터페이스(1020)를 위한 핀들(SCLKIN1 및 SCLKOUT1)과, I2C_2 인터페이스(1016)를 위한 핀(SCLK2)에서 찾을 수 있는 SCLK는 모든 전송에 관하여 시간 기준으로서 이용되며, 항상 마스터 I2C에 의해 구동된다. I2C_1 인터페이스(1020)를 위한 SCLKOUT1에 관하여 핀들(SDATAIN1/MDIOIN 및 SDATAOUT1/MDIOOUT)과, I2C_2 인터페이스(1016)를 위한 핀(SDATA2)에서 찾을 수 있는 SDATA는 양방향 직렬 데이터 신호로서, 여기에 정보가 실려 전송된다. POEA에서 이용되는 I2C는 I2C IP를 중심으로 구축되며, 그 기능들은 본 기술 분야에 널리 주지되어 있다. 상기 I2C_1 인터페이스(1020)는 슬레이브 모드에서 사용되며, I2C_2 인터페이스는 POEA 구성에 관하여 마스터 모드나 또는 슬레이브 모드 중 하나에서 사용된다.

상기 MDIO_1 인터페이스(1018)는 외부 CPU/마이크로컨트롤러에 대하여 MDIO 슬레이브 인터페이스로서 역할을 할 수 있으며, 외부 소프트웨어 드라이버로 하여금 상기 특수 기능 레지스터들(SFR)에 액세스하고, 또한 제어 신호들을 상기 디지털 섹션(300)에 보낼 수 있게 한다. 상기 MDIO_1 인터페이스(1018)는 마스터에 의해 구동되는 클럭 신호와 마스터 또는 슬레이브에 의해 구동되는 양방향 데이터 신 호를 포함하는 다지점 공유 방식(multi-drop)의 2 선로 버스로 구현될 수 있다. 상기 MDIO_1 인터페이스(1018)의 기능은 본 기술 분야에 주지되어 있다.

도 11a는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 비관리(unmanaged) 스위치/자동 모드의 블록도를 예시한 것이다. 상기 비관리 스위치/자동 모드는 외부의 마이크로컨트롤러(도시하지 않음) 또는 광학 커플러(opto-coupler)(도시하지 않음)에 대한 필요성을 제거한 저 비용 어플리케이션을 제공한다. 비관리 스위치/자동 모드에서는, 상기 MDIO_1 인터페이스들(1018.1 내지 1018.N)과 상기 I2C_1 인터페이스들(1020.1 내지 1020.N)은 사용되지 않으며, 상기 I2C_2 인터페이스들(1016.1 내지 1016.N)이 최대 16 개의 PSE 컨트롤러(300)(즉 64 개 포트들)에 연결될 수 있다. 이 모드에 있어서, 어드레스 #0에 해당하는 장치인, 디지털 섹션(338.1)을 포함하는 POEA 장치는 I2C_2 버스에 관하여 언제나 마스터로서 설정되며, 반면에 나머지 장치들, 즉 디지털 섹션들(338.2 내지 338.N)을 포함하는 PSE 컨트롤러(300)는 슬레이브들로 설정된다. 선택 사항인 외부 EEPROM(1100)이 맞춤형 레지스터 세팅 및 펌웨어 패치 메카니즘을 지원할 수 있도록 포함될 수 있다. 예시적인 일 실시예에서, 상기 선택 사항인 외부 EEPROM은 도 10에 나타난 바와 같이 소정의 핀들(EE_SCL 및 EE_SDA)에 연결된다.

도 11b는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 관리(managed) 스위치/수동 모드의 블록도를 예시한 것이다. 관리 스위치/수동 모드는 MDIO_1 인터페이스들(1018.1 내지 1018.N)과 I2C_1 인터페이스들(1020.1 내지 1020.N)에 대하여 마스터로서 동작하는 외부 마이크로컨트롤러(1102)를 이용하여 구현될 수 있 다. 이러한 관리 스위치/수동 모드의 경우에, 모든 PSE 컨트롤러(300)는 슬레이브로 설정되고, I2C_2 인터페이스(1016.1 내지 1016.N)는 사용되지 않은 채로 남는다. 전력 관리는 상기 외부 마이크로컨트롤러(1102)에 의해 처리되며, 상기 외부 마이크로컨트롤러(1102)가 시스템 내의 모든 포트들을 감시하고 제어한다.

도 11c는 본 발명의 일 실시예에 따른 PSE 컨트롤러에 관하여 웹기반(websmart) 스위치/반자동 모드의 블록도를 예시한 것이다. 이 웹기반 스위치/반자동 모드에 있어서, 외부 마이크로컨트롤러(1102)는 MDIO_1 인터페이스들(1018.1 내지 1018.N) 및 상기 I2C_1 인터페이스들(1020.1 내지 1020.N)에 관하여 마스터로서 동작하며, 각 POEA 장치로부터 전력 정보를 감시하고 추출한다. 상기 외부 마이크로컨트롤러(1102)는 상기 PSE 컨트롤러(300)에 대해 명령들을 발령하지는 않으며, 모든 포트 상태를 감시하고 통계 데이터를 수집하는 일종의 서버로서 동작한다. 어드레스 #0에 있는 장치인, 디지털 섹션(338.1)을 포함하는 POEA 장치는 I2C_2 인터페이스(1016.1)에 관하여 마스터로서 설정되며, 네트워크 전반에 걸쳐 전력을 관리한다. 선택 사항인 외부 EEPROM(1100)이 맞춤형 레지스터 세팅 및 펌웨어 패치 메카니즘을 지원할 수 있도록 포함될 수 있다.

각 POEA 장치에 대한 어드레스는 고정되어 있고, 도 10에 나타난 바와 같이 소정의 핀들(ADDR0, ADDR1, TDM/ADDR3 및 TMS/ADDR2(ADDR[3:0]))을 통해 액세스할 수 있다. 도 11a 내지 도 11c에서 논의된 바와 같이, 어드레스 #0에 있는 장치만이, 선택된 동작 모드에 따라, MDIO_1 인터페이스(1018) 및 I2C_1 인터페이스(1020)에 관하여 내지는 I2C_2 인터페이스(1016)에 관하여 마스터로서 동작하도 록 구현될 수 있다. 각 POEA 장치의 동작 모드는 아래 표에 설명한 바와 같이 상기 핀들(ASIC_MODE0, ASIC_MODE1 및 ASIC_MODE2(ASIC_MODE[2:0]))에 의해 결정된다.

ASIC_MODE[2:0]	MODE
000	관리 스위치/수동 모드
001	관리 스위치/수동 모드
010	웹기반 스위치들/반자동 모드
011	웹기반 스위치들/반자동 모드
100	비관리 스위치/자동 모드

상기 MDIO_1 인터페이스(1018) 및 I2C_1 인터페이스(1020), 그리고 I2C_2 인터페이스(1016)는 최대 16 개의 PSE 컨트롤러들(300)을 수용할 수 있다. 다른 말로 설명하면, 16 개의 추가 PSE 컨트롤러들(300)을 상기 MDIO_1 인터페이스(1018)/I2C_1 인터페이스(1020)에 연결할 수 있다는 것이고, 또한 추가적인 16개의 PSE 컨트롤러들(300)이 I2C_2 인터페이스(1016)에 연결될 수 있다는 것이다. PSE 컨트롤러(300) 내에 구현된 상기 I2C_1 인터페이스(1018) 및 I2C_1 인터페이스(1016)는 최대 128 개의 I2C 장치들을 어드레싱할 수 있다.

시동 시에, 펌웨어는 PSE 컨트롤러(300)를 적절하게 설정할 수 있도록 ASIC_MODE[2:0]과 ADDR[3:0]을 읽는다. 상기 펌웨어는 예를 들자면 레지스터 세팅이나 마스터/슬레이브 펌웨어 선택을 설정할 수 있다. 시동 시에, 상기 마이크로컨트롤러(804)는 프로그램 ROM(1006)으로부터 펌웨어를 로딩한다. 상기 프로그램 ROM(1006)은 마스터 동작 모드와 슬레이브 동작 모드 양자를 위한 전체 프로그램 드라이버를 포함하고 있다. 상기 마이크로컨트롤러(804)는 또한, 웹기반 스위치들/반자동 모드 또는 비관리 스위치/자동 모드 중 어느 하나로 동작할 경우에, 선택 사항인 상기 외부 EEPROM(1100)으로부터 펌웨어를 로딩할 수 있다. 마스터 펌웨어 의 패치들과 이들의 해당 패치 테이블들도 프로그램 SRAM(1008) 내로 로딩될 수 있고 I2C_2 인터페이스(1016)를 통해 모든 슬레이브들에 탑재될 수 있다. 이러한 코드 패칭 메카니즘은 기능 지향적인 것으로서, 오직 소프트웨어적인 조작만을 요구한다. 패칭의 후보가 될 각 기능은 소정의 프리앰블(pre-amble)을 가지고 있어서, 이 프리앰블이 EEPROM 데이터로부터 구축되는 외부 데이터 SRAM(1010) 내에 자리잡은 패치 테이블에 기초하여, 이 기능에 대한 패치가 이용가능한지 여부를 판정한다. 상기 외부 데이터 SRAM(1010)의 크기는 패치 테이블의 크기를 제한한다. 만약 이러한 기능에 대한 패치가 이용가능하다면, 프로그램 코드는 프로그램 SRAM(1008)(상기 패치들이 선택 사항인 외부 EEPROM으로부터 다운로드된 곳) 내의 새 기능의 어드레스를 찾아보고, 그쪽으로 분기한다. 이러한 구현은 어떤 기능이 패칭을 위한 지원이 필요한지, 그리고 소프트웨어 아키텍처 정의에 대해 어떤 기능이 고려될 필요가 있는지를 미리 식별할 것을 요구한다.

도 12a는 본 발명의 일 실시예에 따라, I2C(Inter-Integrated Circuit) 인터페이스 및 MDIO(Management Data Input/Output) 인터페이스 중에 선택하는 데에 이용되는 간접 어드레싱 메카니즘(indirect addressing mechanism)을 예시한 것이다. 상기 MDIO_1 인터페이스(1018)와 상기 I2C_1 인터페이스(1020) 사이의 선택은 전적으로 정적(static)이며, 동작 모드에 따라 결정된다. 상기 MDIO_1 인터페이스(1018) 내지 상기 I2C_1 인터페이스(1020) 중 어느 하나에 포함되는 선택된 내부 레지스터들에 대한 액세스는 상기 레지스터 뱅크(1038) 내에 있는 특수 기능 레지스터들(SFR)을 이용하여 제공된다. 상기 SFR들은 I2C_MDIO_1_Address 레지스터, I2C_MDIO_1_WriteData 레지스터, I2C_MDIO_1_ReadData 레지스터를 포함한다. 상기 I2C_MDIO_1_WriteData 레지스터는 상기 마이크로컨트롤러(804)로부터 전달받아 상기 MDIO_1 인터페이스(1018) 내지 상기 I2C_1 인터페이스(1020) 중 어느 하나로 전달될 데이터를 저장하며, 반면에 상기 I2C_MDIO_1_ReadData 레지스터는 상기 MDIO_1 인터페이스(1018) 내지 상기 I2C_1 인터페이스(1020) 중 어느 하나로부터 전달받아 상기 마이크로컨트롤러(804)로 전달될 데이터를 저장한다.

이러한 특정 SFR 레지스터들은 MDIO_1 인터페이스(1018) 및 I2C_1 인터페이스(1020)에 의해 공유되는데, 이는 오직 하나의 인터페이스만이 상기 I2C_1/MDIO_1 선택 모듈(1036)에 의해 선택될 수 있기 때문이다. 상기 I2C_1/MDIO_1 선택 모듈(1036)은 멀티플렉서들(1200 내지 1204)을 포함한다. 상기 멀티플렉서들은 ASIC_MODE[2:0] 및 ADDR[2:0]의 값에 기초하여 MDIO_1 인터페이스(1018) 또는 I2C_1 인터페이스(1020) 중 하나를 선택한다. ASIC_MODE[2:0]의 값은 상기 MDIO_1 인터페이스(1018) 또는 I2C_1 인터페이스(1020) 중 하나를 선택하는 반면에, ADDR[2:0]의 값은 어떤 I2C/MDIO 레지스터가 액세스될 것인지를 결정한다. ADDR[2:0]의 값에 따라, 상기 선택 모듈(1036)은 I2C_1 인터페이스(1020)에 포함된 I2C_1 SLAVE ADDRESSES 레지스터들, I2C_1 DATA 레지스터, I2C_1 CNTR 레지스터, I2C_1 STAT 레지스터 및 I2C_1 SRST 레지스터들에 액세스할 수 있다. 이와 유사하게, ADDR[2:0]의 값에 따라, 상기 선택 모듈(1036)은 MDIO_1 인터페이스(1018)에 포함된 MDIO REG ADDRESSES 레지스터들, MDIO CNTR 레지스터, MDIO STAT 레지스터, MDIO_DATA1 레지스터 및 MDIO_DATA2 레지스터에 액세스할 수 있다.

도 12b는 본 발명의 일 실시예에 따라, 제2 I2C 인터페이스에 접근하는 데에 이용되는 간접 어드레싱 메카니즘을 예시한 것이다. 상기 I2C_2 인터페이스(1016)의 내부 레지스터들에 대한 액세스는 레지스터 뱅크(1038)의 SFR 레지스터들을 통한 간접 어드레싱을 이용하여 제공된다. 상기 SFR들은 I2C_2_Address 레지스터, I2C_2_ReadData 레지스터 및 I2C_2_WriteData 레지스터를 포함한다. 상기 I2C_2_WriteData 레지스터는 상기 마이크로컨트롤러(804)로부터 상기 I2C_2 인터페이스(1016)로 전달될 데이터를 포함하는 반면에, 상기 I2C_2_ReadData 레지스터는 I2C_2 인터페이스(1016)로부터 상기 마이크로컨트롤러(804)로 전달될 데이터를 포함한다. ADDR[2:0]의 값에 따라, 상기 I2C_2 인터페이스(1016)의 다음과 같은 레지스터들 즉 I2C_2 DATA 레지스터, I2C_2 CNTR 레지스터, I2C_2 STAT (READ ONLY) 레지스터, I2C_2 CCFS (WRITE ONLY) 레지스터 및 I2C_1 SRST 레지스터는 SFR 버스를 통해 상기 마이크로컨트롤러(804)에 대해 액세스할 수 있다.

도 10, 도 11a 내지 도 11c 및 도 12 a와 도 12b가 다수의 PSE 컨트롤러들을 인터페이스하는 것에 관해 한가지 안만을 설명하고 있지만, 본 기술 분야에 숙련된 자들에게 이해될 수 있듯이, 다른 대안들도 다수의 PSE 컨트롤러들을 인터페이스하는 데에 이용될 수 있다. 예를 들어, I2C 인터페이스에 더불어 UART(universal asynchronous receiver/transmitter) 인터페이스가 이용될 수도 있다.

도 10을 다시 참조하면, 상기 마이크로컨트롤러 코어(1002)는 8 비트 마이크로컨트롤러 아키텍처에 기초하여, 일부 구성의 경우에는 외부 마이크로컨트롤러에 대한 필요성을 제거함으로써 종래의 PSE 컨트롤러의 구현에 유연성을 줄 수 있다. 예시적인 일 실시예에서는, 상기 마이크로컨트롤러 코어(1002)는 종래의 8501 코어를 바탕으로 개선된 것이다. 상기 종래의 8501 코어는 일종의 업계 표준으로, 본 기술 분야에 주지된 것이다. 상기 종래의 8501 코어 상의 면적을 절감할 수 있도록, 불필요한 주변 장치들은 종래의 8501 코어로부터 제거된다.

상기 마이크로컨트롤러 코어(1002)는 8 비트 마이크로컨트롤러(804)를 포함하여, 프로그램 메모리 버스에 연결되어 있는 프로그램 메모리 컨트롤러(1014)를 통해 메모리(1004)에 액세스한다. 상기 프로그램 메모리 컨트롤러(1014)에 더하여, 상기 메모리(1004)는 프로그램 ROM(1006), 프로그램 SRAM(1008), 외부 데이터 SRAM(1010), 그리고 EEPROM 로더(loader)(1012)를 포함할 수 있다. 예시적인 일 실시예에서, 상기 마이크로컨트롤러(804)는 별개의 프로그램 및 데이터 공간을 가지는 주지된 하버드 아키텍처(Harvard architecture)를 이용하여 구현된다. 상기 프로그램 ROM(1006) 및 프로그램 SRAM(1008)은 상기 프로그램 공간을 나타내고, 상기 외부 데이터 SRAM(1010) 및 상기 내부 데이터 SRAM(1024)는 데이터 공간을 나타낸다. 상기 프로그램 ROM(1006)과 상기 프로그램 SRAM(1008)의 사용 및 매핑은 선택된 동작 모드 및 상기 외부 EEPROM(1100)의 이용 가능 여부에 따라 결정된다. 상기 EEPROM 로더(1012)는 상기 외부 EEPROM(1100)의 저장 내용을, 만약 이용 가능한 경우에, 상기 프로그램 SRAM(1008)에 로딩할 수 있다. 상기 EEPROM 로더(1012)는 2 선로 의사 I2C(pseudo-I2C) 인터페이스를 이용하여 리드 바이트 커맨드(read byte command)를 수행한다. 상기 EEPROM 로더(1012)는 읽기 전용 인터페이스로서 이용되는 것으로 의도된 것이다. 상기 디지털 섹션(338)은 상기 EEPROM 로더(1012)에 연 결된 외부 EEPROM(1100)(도 10에는 나타내지 않음)에 대해 쓰기 또는 프로그램을 하지 않는다. 상기 EEPROM 로더(1012)는 마스터 내지 슬레이브 구성 시에, 레지스터들에 대한 기동 정보(startup)을 다운로드할 수 있다. 예를 들어, 마스터는 어떤 시스템 내에서 할당에 이용가능한 총 전력을 알 필요가 있다. EEPROM 로더(1012)는 또한 상기 프로그램 ROM(1006)에 저장된 펌웨어 코드 내의 오류들을 패치할 수 있는 코드를 다운로드할 수 있다. 상기 EEPROM 로더(1012)는 더 나아가, 현재의 펌웨어 코드 내에서는 이용할 수 없는 추가적인 특징들/기능들을 포함하는 코드를 다운로드할 수 있다. EEPROM 로더(1012) 내에 설정된 소정의 레지스터는 상기 마이크로컨트롤러(804)와 통신을 하는 데에 이용된다. 상기 마이크로컨트롤러(804)는 상기 레지스터 설정을 이용하여 직렬 EEPROM 다운로드 프로세스를 설정하고 감시한다. 외부 직렬 EEPROM(1100)(도 10에는 나타내지 않음)을 감지하는 것은 소정의 4 바이트 시퀀스를 감지함으로써 수행된다. 만약 상기 로더가 이 시퀀스를 감지한다면 이는 외부 EEPROM(1100)이 연결된 경우이다. 그렇지 않다면 외부 EEPROM(1100)이 연결되지 않은 것이다.

데이터 메모리 공간은 상기 내부 데이터 SRAM(1024) 및 외부 데이터 SRAM(1008) 모두에 대해 매핑된다. 예시적인 일 실시예에 있어서, 상기 내부 데이터 SRAM(1024)는 길이가 256 바이트로서, 상기 마이크로컨트롤러 코어 내에 제조될 수 있다. 외부 데이터 메모리(310)는 펌웨어 패치 메카니즘과 추가적인 데이터 저장 능력에 대한 지원을 제공할 수 있다. 상기 EEPROM 로더(1012)는 상기 외부 EEPROM(1100)으로부터, 만약 이용 가능한 경우에는, 코드를 상기 외부 데이터 SRAM(1010)로 로딩할 수 있다. 상기 외부 데이터 SRAM(1010)은 물리적으로 상기 프로그램 ROM(1006) 및 상기 프로그램 SRAM(1008)과 똑같은 버스에 연결되어 있다.

상기 마이크로컨트롤러 코어(1002)는 특수 기능 레지스터(SFR) 버스를 이용하여, MDU(multiplication division unit)(1026), 타이머 모듈(1028), 또는 OCI(on-chip instrumentation) 인터페이스(1032)와 같은 특수한 기능들을 액세스할 수 있다. 상기 MDU 유닛(1026)은 32 비트 나눗셈, 16 비트 곱셈, 시프트(shift) 및 정규화(normalize) 기능들을 제공하는 온칩 산술 유닛(on-chip arithmetic unit)이다. 상기 MDU 유닛(1026)은 주로 도 8a 및 도 8b에서 논의되었던 전압, 온도 및 전류 측정치들을 처리하고 교정하는 데에 이용된다. 상기 타이머(1028)는 소프트웨어 식으로 지연기를 구현하는 데에 이용될 수 있는 두 개의 16 비트 타이머들을 포함한다. 상기 마이크로컨트롤러 코어(1002)가 종래의 8501 코어의 개선판이기 때문에, 소프트웨어 방식으로 구현된 지연 루프들은 다른 8501 코어들과는 다르게 동작할 수 있으며, 그래서 지연 루프들은 소프트웨어 대신에 상기 타이머(1028)를 이용하여 구현될 수 있다. 상기 OCI 인터페이스(1032)는 상기 마이크로컨트롤러 코어(1002)의 여하한 자원들을 이용하지 않고서도 운용 제어, 메모리 및 레지스터 가시성(visibility), 복잡 정지점(complex breakpoints) 및 궤적 이력 기능(trace history feature)를 제공함으로써, 상기 마이크로컨트롤러 코어(1002)를 더욱 향상시킨다.

상기 마이크로컨트롤러 코어(1002)는 더 나아가 와치독 타이머(watchdog timer)(1030)를 포함한다. 상기 와치독 타이머(1030)는 만약 주요 프로그램이, 예 를 들어 공전(hang)과 같은 어떤 오류 상황으로 인하여, 예를 들어, 서비스 펄스(service pulse)를 기록하는 방식으로 상기 와치독에 정기적으로 대응하지 않게 되면, 시스템 리셋을 촉발시킨다. 이러한 동작의 의도는 공전 상태로부터 정상적인 동작으로 시스템을 되돌리기 위한 것이다.

상기 디지털 섹션(338)은 인터럽트 구동 방식(interrupt-driven)이다. 인터럽트란, 하드웨어로부터 전달되는 어떤 주의의 필요성을 나타내는 비동기 신호, 또는 소프트웨어에서 동작 수행 중의 변화에 대한 필요성을 나타내는 동기적인 이벤트를 말한다. 하드웨어 인터럽트는 상기 마이크로컨트롤러 코어(1002)로 하여금 문맥 스위치(context switch)를 통해 현재 실행 상태를 저장하고 인터럽트 핸들러(interrupt handler)의 실행을 시작하게끔 한다. 소프트웨어 인터럽트는 보통 명령어 세트 내에 포함된 명령어들로 구현되는데, 하드웨어 인터럽트와 유사하게, 문맥 스위치로 하여금 인터럽트 핸들러를 실행시키도록 한다. 인터럽트는 특히 실시간 컴퓨팅 분야에서, 컴퓨터 멀티태스킹을 위해 통상적으로 이용되는 기술이다. 상기 디지털 섹션(338)은 인터럽트들을 처리하기 위해 인터럽트 컨트롤러(1034)를 포함한다. 예시적인 일 실시예에서, 상기 인터럽트 컨트롤러는 13 개의 인터럽트 소스들을 네 개의 우선 순위 레벨을 가지고 지원한다. 기존 8501의 사전 지정된 인터럽트들과 달리, 예를 들어, 통신 인터페이스 I2C_1/I2C_2/MDIO 인터럽트, 소정의 핀(nINT/READY)으로부터의 외부 인터럽트 소스, 측정 시스템 인터럽트, 내지 포트 0 이벤트와 같이, 포트에 특정된 인터럽트들도 또한 구현될 수 있다.

도 12c는 본 발명의 일 실시예에 따른 PSE 컨트롤러의 JTAG(Joint Test Action Group) 인터페이스의 블록도를 예시한 것이다. 상기 OCI 인터페이스(1032)의 제어는 상기 JTAG 인터페이스의 핀들(TCK, TRST 및 TD0)을 거친다. 상기 JTAG 인터페이스는, 경계 탐색 기술을 가지고 테스트를 할 경우에 이용되는 테스트 액세스 포트들에 관한 Standard Test Access Port 및 Boundary-Scan Architecture라고 이름 붙은 주지된 IEEE 1149.1 표준에 따라, 경계 탐색 테스팅을 수행한다. 디지털 섹션(338)의 JTAG 인터페이스는 도 12c에 나타난 바와 같이 핀들(TDM/ADDR3, TMS/ADDR2, TCK, TRST 및 TD0)을 통해 제어된다. 도 12c에 나타낸 바와 같이, JTAG 인터페이스의 기본적인 구성요소들은 TAP(Test Access Port) 핀들, TAP 컨트롤러 및 테스트 레지스터들을 포함한다. 도 13은 하나의 TAP을 가지는 장치의 JTAG 아키텍처를 묘사한 것이다. 디지털 섹션(338)은 2 개의 TAP 컨트롤러들을 가지고 구현된다. 첫 번째 TAP은 TAP 컨트롤러(340)이라고 식별된 메인 TAP으로, 상기 디지털 섹션(338)의 내부 노드들에 대한 테스트 능력 및 액세스 능력을 위해 이용된다. 두 번째 TAP은 상기 OCI 인터페이스(332) 내에 포함된 TAP 컨트롤러이다. 도 10에 나타난 바와 같이, 상기 핀들(TMS, TCK 및 TRST)은 상기 TAP 컨트롤러(1040) 및 상기 OCI 인터페이스(1032)에 병렬로 연결되어 있다. 상기 TAP 컨트롤러(1040)는 TAP의 TMS 및 TCK 신호들에 일어나는 천이에 응답하는 동기화된 유한 상태 머신(finite state machine)으로서, 이 장치의 JTAG 회로부의 동작 시퀀스를 제어한다. 상기 핀(TDI/ADDR2)은 상기 TAP 컨트롤러(1040)에 연결되어 있다. 상기 핀(TDO)은 상기 OCI 인터페이스(1032)의 TDI 핀에 연결될 것인 반면, 상기 TAP 컨트롤러(1040)의 TDO 핀은 상기 OCI 인터페이스(1032) 내에 있는 핀이 될 것이다.

도 10을 다시 참조하면, 상기 디지털 섹션(338)은 측정 시스템 ADC 시퀀서(1046), AC 차단 모듈(1048), DC 차단 모듈(1050), 포트 컨트롤러(1052), 단락 회로 모듈(1054), DAC 컨트롤러(1042), 오류 감지 모듈(1056), 포트 과전압/부족전압(OV/UV) 감지 모듈(1058) 및 온도 과열 모듈(1060)을 더 포함한다.

상기 측정 시스템 ADC 시퀀서(1046), AC 차단 모듈(1048), DC 차단 모듈(1050), 포트 컨트롤러(1052), 단락 회로 모듈(1054), DAC 컨트롤러(1042), 오류 감지 모듈(1056), 포트 과전압/부족전압(OV/UV) 감지 모듈(1058) 및 온도 과열 모듈(1060)은 ADC(318)로부터 데이터를 수신한다. 상기 측정 시스템 ADC 시퀀서(1046)는 도 8에서 논의한 바와 같은 측정 시스템 FSM(802)의 예시적인 실시예이다. 상기 AC 차단 모듈(1048)은 AC MPS 성분의 존재 또는 부존재를 판정한다. 상기 DC 차단 모듈(1050)은 DC MPS 성분의 존재 또는 부존재를 판정한다. 상기 멀티플렉서(308)는 상기 측정 시스템 ADC 시퀀서(1046)와 더불어 포트 컨트롤러(1052)를 이용하여, 도 7에서 논의된 바와 같은 시분할 다중화 방식을 구현한다. 상기 단락 회로 모듈(1054)은 도 4a 내지 도 4d에서 논의한 바와 같이 단락 회로를 감지하는 데에 이용된다. 상기 DAC 컨트롤러(1042)는 도 4a에 나타낸 것과 같이 IDAC(304)의 스위치들(SW1 내지 SW5)에 대한 2 비트 제어 선로를 제공한다. 상기 오류 감지 모듈(1056)은 예를 들어 단락 회로 상태 또는 개방 회로 상태 등의 소정의 오류 상태들의 발생 시에 인터럽트를 생성시킬 신호를 인터럽트 컨트롤러(1034)에 보낸다. 상기 포트 과전압/부족전압(OV/UV) 감지 모듈(1058)은 도 4a 내지 도 4d의 OV/UV 상태를 감지하는 데에 이용된다. 상기 온도 과열 모듈(1060)은 도 4a 내지 도 4d의 온도 과열 상태를 감지하는 데에 이용된다.

도 3b를 다시 참조하면, 상기 PSE 컨트롤러는 상기 핀들(VDDA 내지 V48)의 전압을 감시할 수 있도록 VDDA/V48 전력 모니터(334)를 포함하며, 선택 사항으로서 스위치드 모드 전원 공급 장치(switched mode power supply, SMPS)(332)를 포함하여, 핀(V48) 상의 전압을 적절한 레벨로 정류하고 PSE 컨트롤러(300)의 각 모듈들에 전력을 제공할 수 있게 한다. 상기 SMPS(332)는 스위칭 레귤레이터를 일체화한 전기 전원 공급 장치로, 선형 레귤레이터에 비해 훨씬 더 좋은 효율을 제공한다.

도 13은 본 발명의 일 실시예에 따른 SMPS(switched mode power supply)의 블록도를 예시한 것이다. 도 13에 나타내었듯이, 인덕터(L_SMPS), 다이오드(D_SMPS) 및 커패시터(C_L)는 외부에 연결된 소자들이다. 상기 SMPS(332)는 핀(VDDA2) 및 핀(VDDA)를 통해 전력을 다수의 PSE 컨트롤러들(300)에 전달할 수 있다. 핀(TESTANA)은 SMPS(332)를 활성화하거나 비활성화하는 데에 이용된다. 테스트 멀티플렉서(324)는 상기 핀(TESTANA)에 기초하여 SMPS(332)의 동작 모드를 선택한다. 상기 SMPS(332)는 벅 레귤레이터(buck-regulator) 설계로 구현되어, 48 V를 3.3 V로 변환한다. 벅 레귤레이터란 스텝 다운 DC-DC 변환기로서, 본 기술 분야에서 주지된 사항이다.

도 13에 나타나 있듯이, 트랜지스터 Q1은 HV 드라이버 및 로직(1400)에 따라, 출력 전압인 VSW를 안정화시킬 수 있도록 빠르게 온/오프 스위칭된다. 상기 HV 드라이버 및 로직(1400)은 또한 OVERL이라고 명명된 과부하(overload), OVERV라고 명명된 과전압(overvoltage) 보호 기능도 제공한다. 좀더 구체적으로는, 상기 HV 드라이버 및 로직(1400)은 핀(VDDA2)에 실린 부하를 핀(VDDA)에 실린 부하에 비교하고 이러한 비교 결과에 기초하여 Q1의 스위칭을 조절함으로써 과부하 보호 기능을 제공한다. 상기 HV 드라이버 및 로직(1400)은 상기 핀(VDDA2)을 기준 전압에 비교하고 그 비교 결과에 기초하여 Q1의 스위칭을 조절함으로써 과전압 보호 기능도 제공한다.

상기 외부 커패시터(C_L)의 충전 시간을 감소시키는 데에 도움이 되도록, V48에서 VDDA로 연결된 프리차지(pre-charge) 저항(도 13에는 도시하지 않음)이 이용될 수 있다. 이 저항은 또한, SMPS가 온(on) 되기 전에 구동될 필요가 있는 내부 오실레이터(320)에 전력을 공급할 수 있다. CLK라고 명명된 상기 SMPS 클럭 신호는 250 kHz 및 285.724 kHz 중에 OTP 프로그램될 수 있으며, ADC 클럭과 동기화된다.

V48로부터 공급되는 내부 시동 전원(internal start up supply)(322)은 내부 오실레이터(320) 및 SMPS(322)를 시동시키기 위해서뿐만 아니라, 밴드갭 기준 전압(bandgap reference voltage)을 만들기 위해서 이용된다. 상기 내부 오실레이터(320)는 상기 디지털 섹션(338)을 위한 클럭 신호를 제공하는 데에 이용된다. 도 14는 본 발명의 일 실시예에 따른 시동 전원(start up power supply)의 블록도를 예시한 것이다. 도 14에 나타나 있듯이, 상기 시동 전원(322)은 기준 전압 생성부(316)에 밴드갭 기준 전압 생성부(314)를 통해 연결되어 있다. 상기 시동 전원(322)은 내부 전압 레귤레이터를 이용하여 구현되어, VBG라고 명명된 밴드갭 기 준 전압을 만들고, 또한 온도 과열 관련 기능에 이용될 수 있는 CTAT라고 명명된 온도 종속 전압을 생성한다. 상기 밴드갭은 OTP(336)로부터 제공된 OTP 비트들에 의해 세부 조절된다.

도 3b를 다시 참조하면, PSE 컨트롤러(300)의 상태, 예를 들어 전력 온/오프를 표시하기 위해, 상기 PSE 컨트롤러(300)는 LED(light emitting diode) 드라이버(310)를 더 포함할 수 있으며, 이는 상응하는 외부의 LED들(도 3b에는 도시되지 않음)에 연결된다. 예시적인 일 실시예에서, 상기 LED 드라이버(310)는 네 개의 회로들을 포함하며, 각각의 회로는 독립적으로 핀들(LED0 내지 LED3)에 연결된 네 개의 외부 LED들을 구동하는 데에 이용될 수 있다.

도 15는 본 발명의 일 측면에 따른 PSE 컨트롤러의 예시적인 동작 단계들의 순서도이다. 본 발명은 이러한 동작 설명에 한정되지 않는다. 오히려, 본 명세서의 설명으로부터, 관련 기술 분야의 숙련된 자들에게, 다른 방식의 동작 제어 흐름도 본 발명의 범위와 사상 내에 포함된다는 점이 명백하게 될 것이다. 다음 논의는 도 15의 단계들을 설명하고자 한다.

단계(1502)에서는, PSE 컨트롤러는 연결된 PD의 특성 저항 및 특성 커패시턴스를 측정하는 것으로써 감지 동작 모드로 진입한다. 전류가 IDAC(302)와 같은 전류원으로부터 PD로 인가되고, 이 PD의 포트들 양단에 걸린 전압을 측정한다. 전압 측정 시스템(630)과 같은 전압 측정 시스템으로 전압을 측정한 후에, 상기 PSE 컨트롤러는 단계(1504)로 진행한다.

단계(1504)에서는, 특성 저항 및 특성 커패시턴스는 단계(1502)의 전압 측정 치로부터 결정된다. 만약 특성 저항이 19 ㏀에서 26.5 ㏀ 사이이고 특성 커패시턴스가 150 ㎋보다 작은 경우에는 유효한 전력 수신 장치 특성이 얻어진다. 만약 유효한 전력 수신 장치가 발견되지 않은 경우에는, 상기 PSE 컨트롤러는 단계(1502)로 되돌아간다. 만약 유한 전력 수신 장치가 발견된 경우에는, PSE 컨트롤러는 단계(1506) 또는 단계(1510) 중 어느 하나로 진행될 수 있다.

단계(1506)는 선택적인 단계로서, 이 단계로 진행하지 않는다면 상기 PSE 컨트롤러는 단계(1510)로 진행한다. 단계(1506)에서는, 상기 PSE 컨트롤러는, 등급 분류 회로(500)와 같은 등급 분류 회로를 이용하여, PD에 인가되는 전압을 분류 기준 전압에 비교함으로써 상기 PD의 분류 전류를 측정하는 것으로써, 등급 분류 동작 모드로 진입한다. 전류 측정 시스템(600)과 같은 전류 측정 시스템을 가지고 전류를 측정한 후에, 상기 PSE 컨트롤러는 단계(1508)로 진행한다.

단계(1508)에서는, 전력 등급 분류 특성이 PSE 컨트롤러에 의해 결정된다. 상기 PSE 컨트롤러는 분류 전류를 측정하고 단계(1506)에서 측정된 분류 전류에 기초하여 상기 PD를 등급 분류한다. 단계(1510)에서는, 상기 PSE 컨트롤러는 드라이버 회로부로 전력을 인가함으로써 전력 수신 모드로 진입하며, 각 포트에 대해 전류, 전압 및 온도를 측정하는 것을 개시한다.

결론

본 발명의 다양한 실시예들이 앞서 설명되었지만, 이들 실시예들은 예시로 제공된 것이며 한정하려는 것이 아니라는 점이 이해되어야 한다. 관련 기술 분야의 숙련된 자들에게, 형식에 있어서 또는 세부 사항에 있어서 본 발명의 사상과 범위 에서 벗어남이 없이 다양한 변경이 가해질 수 있음은 명백할 것이다. 따라서, 본 발명은 다음의 청구범위 및 이의 균등범위에 따라서만 정의되어야 한다.

Claims

전력 수신 장치(PD)의 전류를 측정하기 위한 전류 측정 시스템;

상기 PD의 전압을 측정하기 위한 전압 측정 시스템;

상기 전류 측정 시스템의 온도를 측정하기 위한 온도 측정 시스템; 및

상기 전류 측정 시스템, 상기 전압 측정 시스템 및 상기 온도 측정 시스템에 결합된 멀티플렉서를 포함하는 전력원 장치(PSE) 컨트롤러.
청구항 1에 있어서, 상기 전류 측정 시스템은 상기 PD의 전류를 복제하는 전류 미러에 결합된 센스 트랜지스터를 이용하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 2에 있어서, 상기 전류 측정 시스템은 상기 PD의 복제 전류를 측정하여 전류 수신 장치(PD)의 전류를 결정하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 1에 있어서, 상기 전압 측정 시스템은 상기 PD의 전압을 싱글엔디드 신호로 변환하는 버퍼 증폭기를 포함하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 1에 있어서, 상기 온도 측정 시스템은 상기 전류 측정 시스템 내에 이용되는 트랜지스터의 접합부의 온도를 측정하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 1에 있어서, 상기 멀티플렉서의 출력은 전류 측정치, 전압 측정치 및 온도 측정치를 포함하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 6에 있어서, 상기 전류 측정치, 상기 전압 측정치 및 상기 온도 측정치는 시분할 다중화되는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 1에 있어서,

마이크로컨트롤러와 상기 멀티플렉서 사이에 연결된 아날로그-디지털 변환기(ADC)를 더 포함하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 8에 있어서, 상기 ADC는 상기 멀티플렉서의 상기 출력을 아날로그에서 디지털로 변환하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 1에 있어서,

공급 전압을 가지는 전원에 연결된 스위치드 모드 전원 공급 장치(SMPS)를 더 포함하며, 상기 SMPS는 상기 공급 전압을 정류하여 상기 전류 측정 시스템, 상 기 전압 측정 시스템 또는 상기 온도 측정 시스템 중 적어도 하나에 대해 전력을 공급하는 것을 특성으로 하는 전력원 장치 컨트롤러.
전력 수신 장치(PD)의 전류를 측정할 수 있도록, 전압 측정 시스템에 연결된 전류 감지 디지털 아날로그 변환기(IDAC);

상기 PD의 전압을 측정할 수 있도록 전류 측정 시스템에 결합된 등급 분류 모듈(classification module);

상기 전류 측정 시스템 및 상기 전압 측정 시스템에 연결된 멀티플렉서; 및

상기 멀티플렉서에 연결된 마이크로컨트롤러 코어를 포함하는 전력원 장치 컨트롤러.
청구항 11에 있어서, 상기 전압 측정 시스템은 상기 PD의 특성 저항(signature resistance) 및 특성 커패시턴스(signature capacitance)를 측정하는 데에 상기 IDAC의 출력을 이용하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 12에 있어서, 상기 마이크로컨트롤러 코어는 상기 PD의 특성 저항 및 특성 커패시턴스를 바탕으로 유효한 전력 특성(valid power signature)을 결정하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 11에 있어서, 상기 전류 측정 시스템은 상기 PD의 분류 전류를 측정 하는 데에 상기 등급 분류 모듈의 출력을 이용하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 14에 있어서, 상기 마이크로컨트롤러 코어는 상기 분류 전류를 바탕으로 등급 분류 특성(classification signature)을 결정하는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 11에 있어서, 상기 마이크로컨트롤러 코어는 제1 Inter-Integrated Circuit(I2C) 인터페이스와 제2 I2C 인터페이스에 연결되는 것을 특성으로 하는 전력원 장치 컨트롤러.
청구항 11에 있어서,

공급 전압을 가지는 전원에 연결된 스위치드 모드 전원 공급 장치(SMPS)를 더 포함하며, 상기 SMPS는 상기 공급 전압을 정류하여 상기 IDAC, 상기 등급 분류 모듈, 상기 멀티플렉서 또는 상기 마이크로컨트롤러 코어 중 적어도 하나에 대해 전력을 공급하는 것을 특성으로 하는 전력원 장치 컨트롤러.
전력원 장치(PSE) 컨트롤러에 연결된 전력 수신 장치(PD)를 감지하고 등급 분류(classify)하는 방법에 있어서,

상기 PD에 전류를 인가하는 단계;

전압 측정치를 생성할 수 있도록 상기 전류를 기초로 하여 상기 PD의 전압을 측정하는 단계;

상기 전압 측정치를 시분할 다중화된 데이터 스트림 내의 제1 시간 슬롯 내에 포맷팅하는 단계;

상기 전압 측정치에 기초하여 상기 PD의 장치 특성(device signature)을 결정하는 단계;

상기 PD에 전압을 인가하는 단계;

전류 측정치를 생성할 수 있도록 상기 전압을 기초로 하여 상기 PD의 전류를 측정하는 단계;

상기 전류 측정치를 상기 시분할 다중화된 데이터 스트림 내의 제2 시간 슬롯 내에 포맷팅하는 단계; 및

상기 전류 측정치에 기초하여 상기 PD의 전력 등급 분류 특성(power classification signature)을 결정하는 단계를 포함하는 전력 수신 장치의 감지 및 등급 분류 방법.
청구항 18에 있어서, 상기 장치 특성을 결정하는 단계는

특성 저항이 19 ㏀ 내지 26.5 ㏀이고 특성 커패시턴스는 150 ㎋ 미만인 경우에 PD에 대해 유효한 전력 수신 장치 특성(valid power device signature)을 할당하는 단계를 더 포함하는 것을 특성으로 하는 전력 수신 장치의 감지 및 등급 분류 방법.
청구항 18에 있어서, 상기 PD의 전력 등급 분류 특성을 결정하는 단계는

상기 분류 전류에 기초하여 상기 PD에 대해 상응하는 등급 코드(class code)를 할당하는 단계를 더 포함하는 것을 특성으로 하는 전력 수신 장치의 감지 및 등급 분류 방법.