JP4983377B2

JP4983377B2 - 蓄電素子の電圧検出器

Info

Publication number: JP4983377B2
Application number: JP2007122080A
Authority: JP
Inventors: 幸司吉田; 義光小田島; 浩之半田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2007-01-11
Filing date: 2007-05-07
Publication date: 2012-07-25
Anticipated expiration: 2027-05-07
Also published as: EP2103947A1; US20100052650A1; JP2008191137A; WO2008084593A1

Description

本発明は、蓄電素子の電圧を検出するための電圧検出器に関するものである。

近年、環境への配慮や燃費向上のために自動車（以下、車両という）の駆動をエンジンだけでなくモータによっても行うハイブリッド車や、モータのみで駆動する電気自動車等が開発されている。これらの車両には、モータによる車両駆動を行うために、多数の蓄電素子（例えば二次電池やキャパシタ）が搭載されている。

このような蓄電素子に対しては、充放電制御や異常検知等のためにそれぞれの両端電圧を検出する必要がある。その検出方法として、例えば下記特許文献１に記載されているものが提案されている。図９は、その電圧検出器のブロック回路図である。図９において、複数の蓄電素子１０１（ここでは８個の二次電池）は直列に接続されている。各蓄電素子１０１の両端はそれぞれ抵抗器１０３を介して切替スイッチ１０５に接続されている。切替スイッチ１０５はマルチプレクサからなり、その切替制御は切替スイッチ駆動回路１０７により行われる。切替スイッチ１０５の出力は２個直列に接続したフライングキャパシタ１０９のいずれかの端子に接続されている。フライングキャパシタ１０９の端子にはそれぞれサンプリングスイッチ１１１が接続されている。従って、サンプリングスイッチ１１１は図９に示すように３個となる。それらの出力は電圧検出回路１１３に接続されている。電圧検出回路１１３の出力は異常判定回路１１５に接続されている。

次に、このような電圧検出器の動作を説明する。まず、切替スイッチ駆動回路１０７は例えば図９の一番上の切替スイッチ１０５と、その下の切替スイッチ１０５をオンにする。この時、あらかじめ全てのサンプリングスイッチ１１１をオフにしておく。その結果、図９の一番上の蓄電素子１０１の両端電圧が、上側のフライングキャパシタ１０９にコピーされる。その後、切替スイッチ駆動回路１０７は切替スイッチ１０５を全てオフにする。この状態で、一番上と二番目のサンプリングスイッチ１１１をオンにすることで、一番上の蓄電素子１０１の両端電圧が電圧検出回路１１３に入力される。電圧検出回路１１３は前記両端電圧を異常判定回路１１５に出力する。これにより、前記両端電圧が異常であれば異常判定回路１１５は外部に異常信号を発信する。

このような動作を全ての蓄電素子１０１に対して順次行うことにより、各蓄電素子１０１の両端電圧を電圧検出回路１１３で求めることができる上、異常判定回路１１５により蓄電素子１０１の異常を検出することができる。
特開２００２−２８１６８１号公報

上記の蓄電装置によると、確かに各蓄電素子１０１の両端電圧を検出することができるのであるが、切替スイッチ１０５やサンプリングスイッチ１１１を切り替えてフライングキャパシタ１０９に両端電圧を一旦コピーしてから検出する動作を各蓄電素子１０１に対して順次行う必要があるので、全ての蓄電素子１０１の両端電圧を検出し終わるまでに時間がかかり、検出中に電圧が変動した場合等に検出精度が悪くなるという課題があった。

本発明は、前記従来の課題を解決するもので、高速に蓄電素子１０１の両端電圧を検出することができる高精度な蓄電素子の電圧検出器を提供することを目的とする。

前記従来の課題を解決するために、本発明の蓄電素子の電圧検出器は、正電極、および負電極を有する蓄電素子に対し、エミッタ端子を前記負電極に接続し、ベース端子とコレクタ端子を接続した第１ｐｎｐ型トランジスタと、一端を前記正電極に接続した電圧電流変換素子と、エミッタ端子を前記電圧電流変換素子の他端に接続し、ベース端子を前記第１ｐｎｐ型トランジスタの前記ベース端子に接続した第２ｐｎｐ型トランジスタと、前記第１ｐｎｐ型トランジスタの前記コレクタ端子に接続され、前記コレクタ端子から電流を引く電流源と、前記第２ｐｎｐ型トランジスタのコレクタ端子に接続され、コレクタ電流を検出する電流検出回路と、前記電流検出回路の出力から前記正電極と前記負電極の間の電圧を出力する電圧出力回路とを備え、前記蓄電素子の前記負電極は前記電流検出回路に対して正の電圧にバイアスされており、前記蓄電素子は直列に接続されるとともに、複数の前記蓄電素子の最大電圧を有する正電極と、複数の前記蓄電素子の最小電圧を有する負電極を除く他の負電極との間にそれぞれ電流補償抵抗器を接続した構成を有し、前記電流補償抵抗器は、前記各蓄電素子の負電極に接続された前記第１ｐｎｐ型トランジスタの前記コレクタ端子から引かれる電流と前記各電圧電流変換素子に流れる電流の和電流を供給でき、かつ前記蓄電素子の電圧が均等である場合は前記各電流補償抵抗器に流れる電流と前記和電流が等しくなるような抵抗値を有するようにするとともに、前記電流源の電流値が直列接続された前記蓄電素子の総電圧に比例するようにしたものである。

また、本発明の蓄電素子の電圧検出器は、正電極、および負電極を有する蓄電素子に対し、エミッタ端子を前記正電極に接続し、ベース端子とコレクタ端子を接続した第１ｎｐｎ型トランジスタと、一端を前記負電極に接続した電圧電流変換素子と、エミッタ端子を前記電圧電流変換素子の他端に接続し、ベース端子を前記第１ｎｐｎ型トランジスタの前記ベース端子に接続した第２ｎｐｎ型トランジスタと、前記第１ｎｐｎ型トランジスタの前記コレクタ端子に接続され、前記コレクタ端子に電流を供給する電流源と、前記第２ｎｐｎ型トランジスタのコレクタ端子に接続され、コレクタ電流を検出する電流検出回路と、前記電流検出回路の出力から前記正電極と前記負電極の間の電圧を出力する電圧出力回路とを備え、前記蓄電素子の前記正電極は前記電流検出回路に対して負の電圧にバイアスされており、複数の前記蓄電素子は直列に接続されるとともに、複数の前記蓄電素子の最小電圧を有する負電極と、複数の前記蓄電素子の最大電圧を有する正電極を除く他の正電極との間にそれぞれ電流補償抵抗器を接続した構成を有し、前記電流補償抵抗器は、前記各蓄電素子の正電極に接続された前記第１ｎｐｎ型トランジスタの前記コレクタ端子に供給される電流と前記各電圧電流変換素子に流れる電流の和電流を供給でき、かつ前記蓄電素子の電圧が均等である場合は前記各電流補償抵抗器に流れる電流と前記和電流が等しくなるような抵抗値を有するようにするとともに、前記電流源の電流値が直列接続された前記蓄電素子の総電圧に比例するようにしたものである。

本発明の蓄電素子の電圧検出器によれば、蓄電素子の負電極が正の電圧にバイアスされる場合、電流源を駆動して第１ｐｎｐ型トランジスタのコレクタ端子から電流を引くことにより、第２ｐｎｐ型トランジスタのコレクタ電流が蓄電素子の両端電圧に比例した電流となり、これを電流検出回路で検出することで、電圧出力回路で両端電圧として出力できるので、この電圧検出器を蓄電素子毎に設ければ各蓄電素子の両端電圧を直接検出でき、検出時間が短縮され、高精度な電圧が検出できるという効果が得られる。

また、本発明によれば、蓄電素子の正電極が負の電圧にバイアスされる場合、電流源を駆動して第１ｎｐｎ型トランジスタのコレクタ端子に電流を供給することにより、第２ｎｐｎ型トランジスタのコレクタ電流が蓄電素子の両端電圧に比例した電流となるので、これを電流検出回路と電圧出力回路で前記両端電圧として出力することで、上記と同様に検出時間が短縮され、高精度な電圧が検出できるという効果が得られる。

以下、本発明を実施するための最良の形態について図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いたブロック回路図である。図２は、本発明の実施の形態１における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いた他の構成のブロック回路図である。図３は、本発明の実施の形態１における蓄電素子の電圧検出器のｐ型ＦＥＴを用いたブロック回路図である。

図１において、複数の蓄電素子１１は直列に接続されて蓄電部１３を構成している。なお、蓄電素子１１には急速充放電特性に優れる電気二重層キャパシタを用いた。蓄電部１３は二次電池１５とも直列に接続されている。この時、図１に示すように二次電池１５の正極に蓄電部１３が接続されているので、蓄電素子１１はいずれも正の電圧にバイアスされていることになる。これら蓄電部１３、および二次電池１５は充放電装置１７に接続されている。これにより、蓄電部１３や二次電池１５の充電や負荷１９への放電等が制御される。

次に、各蓄電素子１１の両端電圧を検出するための電圧検出器２０について詳しく説明する。蓄電素子１１は電気二重層キャパシタからなるので、正電極２１と負電極２３を有する。この内、負電極２３には第１ｐｎｐ型トランジスタ２５のエミッタ端子が接続されている。また、第１ｐｎｐ型トランジスタ２５のベース端子とコレクタ端子の間も接続されている。

一方、正電極２１には電圧電流変換素子２７の一端が接続されている。電圧電流変換素子２７は本実施の形態１では抵抗値Ｒの抵抗器とした。電圧電流変換素子２７の他端には第２ｐｎｐ型トランジスタ２９のエミッタ端子が接続されている。第２ｐｎｐ型トランジスタ２９のベース端子には、第１ｐｎｐ型トランジスタ２５のベース端子と接続されている。

第１ｐｎｐ型トランジスタ２５のコレクタ端子には、電流源３１が接続されている。電流源３１は第１ｐｎｐ型トランジスタ２５のコレクタ端子から電流を引く動作を行うもので、具体的な回路は図１に示したように、２個の抵抗器３１ａ、３１ｂと、２個のトランジスタ３１ｃ、３１ｄと、１個のツェナーダイオード３１ｅからなる構成である。電流源３１の駆動電力は駆動スイッチ３２によってオンオフ制御される。これにより、電流源３１は駆動スイッチ３２により蓄電素子１１の電圧検出時にのみ駆動され、それ以外の時は停止するように制御している。

一方、第２ｐｎｐ型トランジスタ２９のコレクタ端子には電流検出回路３３が接続されている。これは、第２ｐｎｐ型トランジスタ２９のコレクタ電流を検出する回路であり、具体的には抵抗値Ｒ０の抵抗器から構成される。従って、電流検出回路３３にコレクタ電流Ｉが流れたとすると、電流検出回路出力電圧ＶｏはＶｏ＝Ｒ０・Ｉとなるので、電流値をそれに比例した電圧値に変換することができる。

電流検出回路３３の出力は電圧出力回路３５に接続されている。電圧出力回路３５は電流検出回路出力電圧Ｖｏから正電極２１と負電極２３の間の両端電圧Ｖｃｅｌｌに換算して出力するものである。

以上の構成要素から蓄電素子１１の電圧検出器２０が構成されている。なお、図１では複数の蓄電素子１１の内の１つだけに電圧検出器２０が接続されているブロック回路図を示しているが、これは他の蓄電素子１１にも同様に接続されており、図１ではわかりやすくするために１つの蓄電素子１１にのみ接続した様子を示した。また、蓄電素子１１だけでなく二次電池１５のそれぞれにも同様に電圧検出器２０を接続してもよい。

電圧出力回路３５の出力はマイクロコンピュータからなる制御回路３７に入力される。これにより、制御回路３７は蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができる。また、制御回路３７は電圧検出タイミング信号Ｔｍを駆動スイッチ３２と電圧出力回路３５に送信している。

次に、このような蓄電素子１１の電圧検出器２０における動作について説明する。制御回路３７は蓄電素子１１の両端電圧Ｖｃｅｌｌを検出するタイミング（例えば既定時間経過毎など）になれば電圧検出タイミング信号Ｔｍを駆動スイッチ３２と電圧出力回路３５に送信する。これを受けると、駆動スイッチ３２がオンになるとともに電圧出力回路３５に対し蓄電素子１１の両端電圧Ｖｃｅｌｌを出力するよう要求する。

駆動スイッチ３２がオンになると、電流源３１が駆動し、第１ｐｎｐ型トランジスタ２５のコレクタ端子から電流源３１により定められた電流が引き込まれる。これにより、第１ｐｎｐ型トランジスタ２５はベース、エミッタ間が順バイアスされるので、電圧Ｖｂｅ１が発生する。ここで、第２ｐｎｐ型トランジスタ２９のベース端子は第１ｐｎｐ型トランジスタ２５のベース端子と接続されているので、両者のベース電圧は等しくなる。一方、第２ｐｎｐ型トランジスタ２９のエミッタ端子は電圧電流変換素子２７である抵抗値Ｒの抵抗器を介して正電極２１に接続されているので、順バイアスされていることになる。従って、第２ｐｎｐ型トランジスタ２９のベース、エミッタ間には電圧Ｖｂｅ２が発生し、エミッタ電流が流れる。

ここで、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９の順バイアス時のベース、エミッタ間電圧は、ほぼ等しくなるので（Ｖｂｅ１≒Ｖｂｅ２）、仮想的に第２ｐｎｐ型トランジスタ２９のエミッタ端子は負電極２３の電圧と等しくなる。従って、電圧電流変換素子２７には蓄電素子１１の両端電圧Ｖｃｅｌｌが印加されるので、第２ｐｎｐ型トランジスタ２９のエミッタ電流はＶｃｅｌｌ／Ｒとなる。上記したように、第２ｐｎｐ型トランジスタ２９は順バイアスされているので、前記エミッタ電流のほとんどはコレクタ端子に流れ、コレクタ電流Ｉ＝Ｖｃｅｌｌ／Ｒとなる。

以上のことから、第２ｐｎｐ型トランジスタ２９のコレクタ電流Ｉは蓄電素子１１の両端電圧Ｖｃｅｌｌに比例した電流となって電流検出回路３３に流れ込む。その結果、電流検出回路３３からは、電流検出回路３３を構成する抵抗器の抵抗値Ｒ０とコレクタ電流Ｉの積で表される電流検出回路出力電圧Ｖｏが出力される。この電圧Ｖｏが電圧出力回路３５に入力されると、電圧出力回路３５は蓄電素子１１の両端電圧Ｖｃｅｌｌに換算する。この時、既に制御回路３７からは両端電圧Ｖｃｅｌｌの出力要求を受けているので、換算した両端電圧Ｖｃｅｌｌを直ちに制御回路３７に出力する。

このようにして制御回路３７は蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができるが、この際、従来のように多数のスイッチを順次切り替えたり、両端電圧をフライングキャパシタに一旦コピーする等の動作をする必要がなくなるので、従来よりも高速に蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができる。その結果、例えば二次電池１５が負荷１９の挙動により急激に変化しても、各蓄電素子１１の両端電圧Ｖｃｅｌｌを直接検出しているので、検出中の電圧絶対値の変動に対しほとんど影響を受けず、高精度な両端電圧Ｖｃｅｌｌの検出が可能となる。

各蓄電素子１１の両端電圧Ｖｃｅｌｌを検出し終われば、制御回路３７は駆動スイッチ３２をオフにするよう出力電圧タイミング信号Ｔｍを送信する。これにより、駆動スイッチ３２がオフになり、電流源３１は第１ｐｎｐ型トランジスタ２５のコレクタ端子からの電流引き込みを停止する。同時に、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９のベース電流の供給も停止し、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９はオフになる。これにより、第２ｐｎｐ型トランジスタ２９のコレクタ電流Ｉも０になる。従って、蓄電素子１１の両端電圧Ｖｃｅｌｌを検出する時にのみ駆動スイッチ３２をオンにするように制御しているので、蓄電素子１１からの不要放電を抑制することができる。

このような動作を繰り返すことにより不要放電を抑制しつつ各蓄電素子１１の両端電圧Ｖｃｅｌｌを求めることができる。

なお、本実施の形態１では蓄電素子１１の正電極２１、および負電極２３が二次電池１５により正の電圧にバイアスされているため、電圧検出時には第１ｐｎｐ型トランジスタ２５や第２ｐｎｐ型トランジスタ２９のエミッタ端子にはコレクタ端子に対して高い電圧がかかる。従って、トランジスタとしてはｐｎｐ型を用いる必要がある。

また、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９の順バイアス時のベース、エミッタ間電圧Ｖｂｅ１、およびＶｂｅ２はほぼ等しいとしたが、実際には第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９の特性バラツキと、両者に流れる電流の差により、Ｖｂｅ１とＶｂｅ２で若干の差が発生する。この電圧差を無くすためには、電流源３１の電流と第２ｐｎｐ型トランジスタ２９のコレクタ電流がほぼ等しくなるように、電流源３１の抵抗器３１ｂの抵抗値を設定し、かつ第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９で特性が揃ったものを用いるようにすればよい。これによって、より高精度な両端電圧Ｖｃｅｌｌが得られる。

さらに、電流源３１の電流が蓄電素子１１の正電極２１と負電極２３の間の電圧（両端電圧Ｖｃｅｌｌ）にほぼ比例するように変化させることで、両端電圧Ｖｃｅｌｌが変化してもＶｂｅ１とＶｂｅ２の差が小さくなるため、より一層誤差が小さくなり高精度化が図れる。このような回路構成例を図２に示す。

図２における図１との相違点は電流源３１の内部配線と駆動スイッチ３２の接続配線である。すなわち、トランジスタ３１ｃのコレクタ端子に駆動スイッチ３２の一端が接続され、駆動スイッチ３２の他端にはツェナーダイオード３１ｅと抵抗器３１ａがこの順に直列接続される。ここで、抵抗器３１ａの抵抗値をＲｃとする。

抵抗器３１ａの他端は蓄電部１３の最大電圧（Ｖｃ）出力に接続される。ここで、トランジスタ３１ｃのベース、エミッタ電圧をＶｂｅ、二次電池１５の出力電圧をＶｂとすると、ツェナーダイオード３１ｅのツェナー電圧ＶｚがＶｂ＝Ｖｂｅ＋Ｖｚを満たすようなツェナーダイオード３１ｅを選択する。これにより、第１ｐｎｐ型トランジスタ２５のコレクタ電流Ｉｃ（＝電流源３１が引き込む電流）はＩｃ＝Ｖｃ／Ｒｃとなる。一方、蓄電素子１１の両端電圧Ｖｃｅｌｌは蓄電部１３の電圧Ｖｃに比例するので、これらの関係からコレクタ電流Ｉｃは両端電圧Ｖｃｅｌｌに比例することになる。

このような構成とすることで、電流源３１の電流（＝Ｉｃ）が蓄電素子１１の両端電圧Ｖｃｅｌｌにほぼ比例するように変化させることができ、さらに高精度な電圧検出器２０を得ることができる。

以上の構成、動作により、高速に蓄電素子の両端電圧を検出することができる高精度な電圧検出器を実現できた。

なお、本実施の形態１では電圧検出器２０の回路構成に第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９を用いたが、これは図３に示した回路構成のように、それぞれ第１ｐ型ＦＥＴ３９、および第２ｐ型ＦＥＴ４１に替えてもよい。但し、この場合は電流源３１がオフの時、第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１を確実にオフにするために、オフ抵抗器４２を第２ｐ型ＦＥＴ４１のゲート端子と正電極２１の間に接続している。なお、図３でこれら以外の回路構成は図１と同じであるので、図１と同じ番号を付す。この場合、それぞれのソース端子、ゲート端子、およびドレイン端子は次のように接続される。

まず、第１ｐ型ＦＥＴ３９はソース端子が負電極２３に接続され、ゲート端子とドレイン端子が接続される。また、ドレイン端子には電流源３１が接続される。従って、第１ｐｎｐ型トランジスタ２５におけるエミッタ端子、ベース端子、およびコレクタ端子への接続を、第１ｐ型ＦＥＴ３９のソース端子、ゲート端子、およびドレイン端子にそれぞれ行うことになる。これにより、ドレイン端子から電流源３１に電流が引き込まれる。

次に、第２ｐ型ＦＥＴ４１はソース端子が電圧電流変換素子２７の一端に接続され、ゲート端子が第１ｐ型ＦＥＴ３９のゲート端子と接続される。また、ドレイン端子には電流検出回路３３が接続される。従って、第２ｐｎｐ型トランジスタ２９におけるエミッタ端子、ベース端子、およびコレクタ端子への接続を、第２ｐ型ＦＥＴ４１のソース端子、ゲート端子、およびドレイン端子にそれぞれ行うことになる。これによりドレイン電流Ｉを検出することができる。

図３の構成における動作は図１と同じである。すなわち、第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１はお互いのゲート端子が接続されており、電流源３１により引き込まれる電流で順バイアスされると、それぞれのゲート、ソース間には電圧Ｖｇｓ１、Ｖｇｓ２が発生する。ここで、第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１のゲートしきい値電圧Ｖｔｈが等しく、かつ順方向伝導アドミタンスが大きいとすると、Ｖｇｓ１≒Ｖｇｓ２となり、第２ｐ型ＦＥＴ４１のソース電圧は負電極２３の電圧と仮想的に等しくなる。従って、図１と同様に、第２ｐ型ＦＥＴ４１のソース電流はＶｃｅｌｌ／Ｒとなり、また、ソース電流はほとんどドレイン端子に流れるので、ソース電流とドレイン電流Ｉがほぼ等しくなる。これらのことから、Ｉ＝Ｖｃｅｌｌ／Ｒとなる。このドレイン電流Ｉから電流検出回路３３と電圧出力回路３５により高速に両端電圧Ｖｃｅｌｌを検出できる。

また、電流源３１がオフの時は、オフ抵抗器４２により第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１のゲート電圧が正電極２１の電圧になるので、両者とも確実にオフとなる。これにより、電流が流れなくなるので、蓄電素子１１の不要放電を抑制できる。

また、図１の構成では第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９においてそれぞれ僅かではあるがベース電流が流れるので、その分コレクタ電流Ｉに誤差が含まれる。しかし、図３のように第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１で構成すると、ベース電流に相当する電流が流れなくなるので誤差が低減され、図１の構成に比べさらに高精度な蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができる。

また、図１の場合と同様に、第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１で特性が揃ったものを用い、かつ両者に流れる電流の差が無くなるように電流源３１の抵抗器３１ｂの抵抗値を設定することによって、より高精度な両端電圧Ｖｃｅｌｌが得られる。

また、図３の構成においても電圧検出時に第１ｐ型ＦＥＴ３９と第２ｐ型ＦＥＴ４１のソース端子にはドレイン端子に対して高い電圧がかかるので、ＦＥＴとしてはｐ型を用いる必要がある。

（実施の形態２）
図４は、本発明の実施の形態２における蓄電素子の電圧検出器のｎｐｎ型トランジスタを用いたブロック回路図である。図５は、本発明の実施の形態２における蓄電素子の電圧検出器のｎ型ＦＥＴを用いたブロック回路図である。

本実施の形態２の蓄電素子の電圧検出器の構成において、図１と同じ構成要素には同じ番号を付して詳細な説明を省略する。すなわち、本実施の形態２における特徴は以下の通りである。

１）蓄電部１３が二次電池１５の負極に接続され、かつ二次電池１５の負極がグランドに接続される構成であるので、蓄電素子１１は正電極２１、および負電極２３とも負の電圧にバイアスされる。そこで、図１の第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９に替わって図４の第１ｎｐｎ型トランジスタ４３と第２ｎｐｎ型トランジスタ４５を用いた。

２）蓄電素子１１の正電極２１、および負電極２３は負電圧となり、その電圧絶対値は前者の方が後者より小さくなるので、第１ｎｐｎ型トランジスタ４３のエミッタ端子には正電極２１を接続した。

３）上記と同様の理由で、電圧電流変換素子２７の一端は負電極２３に接続した。

４）電流源３１の電圧は正であるため、蓄電素子１１の正電極２１より電圧が大きい。従って、電流源３１を駆動すると、電流源３１から第１ｎｐｎ型トランジスタ４３のコレクタ端子に電流が供給される。

５）それに伴い、第２ｎｐｎ型トランジスタ４５のコレクタ電流は図１の場合とは逆方向に流れる。

次に、動作については電流の流れる方向が逆になるものの、蓄電素子１１の両端電圧Ｖｃｅｌｌを求める方法は実施の形態１と全く同じになる。すなわち、電流源３１から第１ｎｐｎ型トランジスタ４３のコレクタ端子に電流が供給されると、第２ｎｐｎ型トランジスタ４５のコレクタ電流Ｉが蓄電素子１１の両端電圧Ｖｃｅｌｌに比例した電流（Ｉ＝Ｖｃｅｌｌ／Ｒ）となって電流検出回路３３に流れる。この電流Ｉを電流検出回路３３で電流検出回路出力電圧Ｖｏとして出力し、電圧出力回路３５で蓄電素子１１の両端電圧Ｖｃｅｌｌに換算する。

以上の構成、動作により、蓄電素子が負の電圧にバイアスされていても、高速にその両端電圧を検出することができる高精度な電圧検出器を実現できた。

なお、本実施の形態２では電圧検出器２０の回路構成に第１ｎｐｎ型トランジスタ４３と第２ｎｐｎ型トランジスタ４５を用いたが、これは図５に示した回路構成のように、それぞれ第１ｎ型ＦＥＴ４７、および第２ｎ型ＦＥＴ４９に替えてもよい。但し、この場合も図３の構成と同様に、電流源３１がオフの時、第１ｎ型ＦＥＴ４７と第２ｎ型ＦＥＴ４９を確実にオフにするために、オフ抵抗器４２を第２ｎ型ＦＥＴ４９のゲート端子と負電極２３の間に接続している。なお、図５でこれら以外の回路構成は図４と同じであるので、図４と同じ番号を付す。この場合、第１ｎ型ＦＥＴ４７と第２ｎ型ＦＥＴ４９のソース端子、ゲート端子、およびドレイン端子は、順に第１ｎｐｎ型トランジスタ４３と第２ｎｐｎ型トランジスタ４５におけるエミッタ端子、ベース端子、およびコレクタ端子の部分に接続する。

図５の構成における動作は図４と同じである。従って、高速に蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができる。なお、図５のように第１ｎ型ＦＥＴ４７と第２ｎ型ＦＥＴ４９を用いる構成とすることにより、図３の構成と同様にベース電流に相当する電流が流れなくなるので誤差が低減され、図４の構成に比べさらに高精度な蓄電素子１１の両端電圧Ｖｃｅｌｌを検出することができる。

（実施の形態３）
図６は、本発明の実施の形態３における蓄電素子の電圧検出器のブロック回路図である。図７は、本発明の実施の形態３における蓄電素子の電圧検出器の実際の蓄電素子両端電圧Ｖｃｒと電流検出回路出力電圧Ｖｏの相関図である。

本実施の形態３の蓄電素子の電圧検出器の構成において、図１と同じ構成要素には同じ番号を付して詳細な説明を省略する。すなわち、本実施の形態３における構成上の特徴は以下の通りである。

１）電圧検出器２０において、電圧電流変換素子２７を抵抗値Ｒの抵抗器とし、抵抗値切替スイッチ５１と、抵抗値Ｒｂの切替抵抗器５３を直列に接続した状態で電圧電流変換素子２７の両端に接続した。これにより、抵抗値切替スイッチ５１をオンオフ制御することにより、電圧電流変換素子２７としての抵抗器の抵抗値Ｒを切り替えることが可能な構成となる。

２）蓄電素子１１の両端にバイパス制御回路５５を設けた。バイパス制御回路５５は実際の蓄電素子１１の両端電圧Ｖｃｒが過電圧となった時に、バイパス制御回路５５に接続したバイパス抵抗器５７により両端電圧Ｖｃｒを下げる役割を有する。

３）抵抗値切替スイッチ５１はバイパス制御回路５５を介して接続された制御回路３７により送信されるバイパス制御信号Ｂｃによってオンオフ制御される。

以上の構成により、蓄電素子１１の過電圧を低減できるので、蓄電素子１１の寿命を延ばすことができ、高信頼性が得られる。なお、抵抗値切替スイッチ５１がオフの時は電圧電流変換素子２７の抵抗値はＲであるが、オンの時は切替抵抗器５３が電圧電流変換素子２７と並列に接続されることになるので、その合成抵抗値はＲ・Ｒｂ／（Ｒ＋Ｒｂ）となる。なお、本実施の形態３ではＲ≒Ｒｂとしたので、前記合成抵抗値は抵抗値切替スイッチ５１がオフの時の電圧電流変換素子２７の抵抗値Ｒの約半分になる。その結果、抵抗値切替スイッチ５１がオンならば第２ｐｎｐ型トランジスタ２９のコレクタ電流Ｉは約２倍になる。

次に、本実施の形態３の蓄電素子１１の電圧検出器２０における動作について説明する。図６において、上記した構成上の相違点以外の部分の動作は実施の形態１と同じであるので、詳細な説明を省略し、ここでは本実施の形態３の特徴となる動作について説明する。

制御回路３７は、実施の形態１で説明した動作により各蓄電素子１１の両端電圧Ｖｃｅｌｌを求める。その結果、蓄電素子１１の定格電圧（本実施の形態３では２．２Ｖとした）を上回る過電圧が、いずれかの蓄電素子１１に印加されていたとする。この状態を放置すると、その蓄電素子１１のみ劣化が進行してしまうので、これを抑制するために制御回路３７は当該蓄電素子１１に接続されたバイパス制御回路５５に対してバイパス制御信号Ｂｃを送信する。これを受け、バイパス制御回路５５はバイパス抵抗器５７を蓄電素子１１の両端に接続するよう制御する。その結果、蓄電素子１１の電荷はバイパス抵抗器５７により放電され、その両端電圧Ｖｃｒは低下していく。やがて、定格電圧以下に下がると、バイパス制御回路５５はバイパス抵抗器５７を蓄電素子１１の両端から切り離し、放電を停止する。

このような過電圧バイパス状態であることを明確に示すために、バイパス制御回路５５はバイパス抵抗器５７を蓄電素子１１の両端に接続する際に、抵抗値切替スイッチ５１をオンにする。これにより、実施の形態１と同じ動作により蓄電素子１１の両端電圧Ｖｃｅｌｌを求めると、過電圧バイパス状態にある蓄電素子１１は電圧電流変換素子２７の実質抵抗値がＲ・Ｒｂ／（Ｒ＋Ｒｂ）となるので、第２ｐｎｐ型トランジスタ２９のコレクタ電流Ｉは通常よりも多く流れることになる。その結果、電流検出回路３３の出力が大きくなり、電圧出力回路３５の出力である両端電圧Ｖｃｅｌｌも大きくなる。この通常とは明確に異なる電圧を検出することで、制御回路３７を介して外部に蓄電素子１１の過電圧バイパス状態を知らせることができる。

この時の実際の蓄電素子１１の両端電圧Ｖｃｒに対する電流検出回路出力電圧Ｖｏの相関を図７に示す。図７において、横軸は実際の蓄電素子１１の両端電圧Ｖｃｒ、縦軸は電流検出回路出力電圧Ｖｏをそれぞれ示す。通常の蓄電素子１１の両端電圧検出動作時は、図７の太実線に示すように、実際の蓄電素子１１の両端電圧Ｖｃｒに対して傾きＲ０／Ｒに比例した電流検出回路出力電圧Ｖｏが得られる。

一方、過電圧バイパス状態時では、図７の太点線で示したように、実際の蓄電素子１１の両端電圧Ｖｃｒに対して傾きＲ０／（Ｒ・Ｒｂ／（Ｒ＋Ｒｂ））に比例した電流検出回路出力電圧Ｖｏが得られる。ここで、本実施の形態３では前記したようにＲ≒Ｒｂとしているので、傾きはおよそ２・Ｒ０／Ｒとなり、太実線の傾きの約２倍になる。その結果、電流検出回路出力電圧Ｖｏも約２倍になる。但し、太点線の相関特性は抵抗値切替スイッチ５１がオンになっている場合に得られ、これがオンになる時は蓄電素子１１が過電圧の範囲にある時だけである。従って、図７の横軸に両矢印で示した過電圧範囲に電圧Ｖｃｒが入っている時だけ約２倍の電流検出回路出力電圧Ｖｏが得られることになる。これにより、図７からも明らかなように通常の蓄電素子１１の両端電圧検出動作時に得られる電流検出回路出力電圧Ｖｏの幅（図７の縦軸における下側の両矢印）と、過電圧バイパス状態時に得られる電流検出回路出力電圧Ｖｏの幅（図７の縦軸における上側の両矢印）はオーバーラップすることなく完全に独立している。従って、電流検出回路出力電圧Ｖｏに応じた電圧出力回路３５の出力である両端電圧Ｖｃｅｌｌを外部に出力することで、蓄電素子１１が過電圧バイパス状態であるか否かを外部回路（図示せず）が容易に判断できる。

以上の構成、動作により、高速に蓄電素子の両端電圧を検出することで、前記両端電圧の高精度化が可能となる上に、蓄電素子が過電圧バイパス状態であることを外部回路が容易に判断できる蓄電素子の電圧検出器を実現できた。

なお、本実施の形態３では電圧電流変換素子２７を構成する抵抗器の抵抗値を２段階に切替可能としたが、これは複数の切替抵抗器と、それらに直列に接続された複数の抵抗値切替スイッチを用いて、抵抗値を多段階に切り替える構成としてもよい。これにより、過電圧バイパス状態以外にも、例えば蓄電素子１１の両端電圧が既定値より低くなる過放電状態等も、電圧出力回路３５の出力である両端電圧Ｖｃｅｌｌにより、外部回路で容易に区別することが可能となる。

また、本実施の形態３においては、図１と同様に蓄電素子１１の正電極２１、および負電極２３が正の電圧にバイアスされているので、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９を用いたが、これは図３に示す第１ｐ型ＦＥＴ３９、および第２ｐ型ＦＥＴ４１に替えてもよい。また、蓄電素子１１の正電極２１、および負電極２３が負の電圧にバイアスされている場合は、図４に示す第１ｎｐｎ型トランジスタ４３と第２ｎｐｎ型トランジスタ４５を用いてもよく、また図５に示す第１ｎ型ＦＥＴ４７と第２ｎ型ＦＥＴ４９を用いてもよい。

また、実施の形態１〜３において、蓄電部１３は複数の蓄電素子１１を直列に接続した構成としたが、これに限定されるものではなく、負荷１９が要求する電力仕様に応じて、並列や直並列接続としてもよい。

（実施の形態４）
図８は、本発明の実施の形態４における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いたブロック回路図である。本実施の形態４の蓄電素子の電圧検出器の構成において、図１と同じ構成要素には同じ番号を付して詳細な説明を省略する。すなわち、図８において、本実施の形態４における特徴は以下の通りである。なお、図８では説明をわかりやすくするために、蓄電素子１１が３個の場合について説明する。

１）蓄電部１３は必ず複数の蓄電素子１１の直列接続構成を有するようにした。この場合、蓄電素子１１は並列接続されている部分があれば、並列接続部分をひとまとめにして、それ毎に全体が直列接続される構成とする。

２）複数の蓄電素子１１の内、最大電圧を有する正電極（以下、最大電圧正電極６１と呼び、図８では一番上の蓄電素子１１の正電極に相当する）と、電流源３１の基準電流入力部６３との間に基準電流用抵抗器６４を接続した。以下、基準電流用抵抗器６４の抵抗値をＲｃとし、それに流れる電流値をＩｓとする。

３）最大電圧正電極６１と、複数の蓄電素子１１の内、最小電圧を有する負電極（以下、最小電圧負電極６７と呼び、図８では二次電池１５に接続される蓄電素子１１の負電極に相当する）を除く他の負電極（図８における電極６９）との間に、それぞれ電流補償抵抗器６５を接続した。なお、図８において、一番上の蓄電素子１１の負電極に接続される電流補償抵抗器６５の抵抗値をＲａ２、その次の蓄電素子１１の負電極に接続される電流補償抵抗器６５の抵抗値をＲａ３とし、それぞれの抵抗器に流れる電流値を順にＩｓｗ２、Ｉｓｗ３とする。

４）電流補償抵抗器６５は、各蓄電素子１１の負電極に接続された第１ｐｎｐトランジスタ２５のコレクタ端子から引かれる電流値Ｉｃと各電圧電流変換素子２７に流れる電流値（Ｉ１、またはＩ２、またはＩ３）の和電流を供給でき、かつ蓄電素子１１の電圧値（Ｖｃ１、Ｖｃ２、Ｖｃ３）が均等である場合は各電流補償抵抗器６５に流れる電流値（Ｉｓｗ２、Ｉｓｗ３）と前記和電流が等しくなるような抵抗値（Ｒａ２、Ｒａ３）を有するようにした。

５）これにより、電流源３１の電流値Ｉｓが、直列接続された蓄電素子１１の総電圧値Ｖｃ（＝Ｖｃ１＋Ｖｃ２＋Ｖｃ３）に比例するようにした。具体的には基準電流入力部６３にコレクタを、基準電流用抵抗器６４にエミッタを、最小電圧負電極６７にベースをそれぞれ接続したｐｎｐ型のトランジスタ６６を設けている。

６）電流源３１の電流、および電流補償抵抗器６５の電流を駆動停止する駆動スイッチ３２をそれぞれ設けた。なお、電流源３１に対する駆動スイッチ３２は電流源３１の一端（基準電流入力部６３）に、電流補償抵抗器６５に対する駆動スイッチ３２は電流補償抵抗器６５の一端にそれぞれ接続すればよい。図８の構成では、電流源３１に対する駆動スイッチ３２を最大電圧正電極６１と基準電流用抵抗器６４の間に、電流補償抵抗器６５に対する駆動スイッチ３２を最大電圧正電極６１と電流補償抵抗器６５の間に接続した。

７）駆動スイッチ３２は蓄電素子１１の電圧検出時にのみ同時にオンにして電流源３１および電流補償抵抗器６５を駆動させる構成とした。

ここで、４）の構成上の特徴から、基準電流用抵抗器６４の抵抗値Ｒｃと各電流補償抵抗器６５の抵抗値Ｒａ２、Ｒａ３の決定方法について具体的に説明する。なお、電圧電流変換素子２７の抵抗値は一番上の蓄電素子１１の正電極に接続されているものから順にＲ１、Ｒ２、Ｒ３とする。

まず、各電流補償抵抗器６５は全駆動スイッチ３２がオンの時、第１ｐｎｐトランジスタ２５のコレクタ端子から引かれる電流値Ｉｃと各電圧電流変換素子２７に流れる電流値（Ｉ１、またはＩ２、またはＩ３）の和電流を供給でき、かつ蓄電素子１１の両端電圧値（Ｖｃ１、Ｖｃ２、Ｖｃ３）が均等である場合は各電流補償抵抗器６５に流れる電流値（Ｉｓｗ２、Ｉｓｗ３）と前記和電流が等しくなる抵抗値としなければならない。この条件から、まず電流値の式は以下のようになる。

Ｉｓｗ２＝Ｉ２＋Ｉｃ（１）Ｉｓｗ３＝Ｉ３＋Ｉｃ（２）さらに、電圧条件として、
Ｖｃ１＝Ｖｃ２＝Ｖｃ３（３）となる。

また、電流源３１は基準電流入力部６３に流れる電流値Ｉｓが全ての第１ｐｎｐトランジスタ２５のコレクタ端子から引かれる電流値Ｉｃと等しくなるように設定している。さらに、電流値Ｉｓは蓄電素子１１の電圧バランスが取れている時、電圧電流変換素子２７に流れる電流とも等しくなるように構成している。従って、Ｉｓ＝Ｉｃ＝Ｉ１＝Ｉ２＝Ｉ３となる。

これらのことから、（１）、（２）式は
Ｖｃ１／Ｒａ２＝Ｖｃ２／Ｒ２＋Ｖｃ／Ｒｃ（４）（Ｖｃ１＋Ｖｃ２）／Ｒａ３＝Ｖｃ３／Ｒ３＋Ｖｃ／Ｒｃ（５）となる。また、Ｉ３＝Ｉｓより
Ｖｃ３／Ｒ３＝Ｖｃ／Ｒｃ（６）が得られる。

ここで、電圧電流変換素子２７の抵抗値Ｒ１、Ｒ２、Ｒ３が全て等しいとし（Ｒ１＝Ｒ２＝Ｒ３＝Ｒ）、図８より蓄電素子１１の総電圧値Ｖｃ＝Ｖｃ１＋Ｖｃ２＋Ｖｃ３であるので、これらの関係式と（４）〜（６）式より、
Ｒｃ＝３・Ｒ（７）Ｒａ２＝Ｒ／２（８）Ｒａ３＝Ｒ（９）が得られる。このようにして、基準電流用抵抗器６４の抵抗値Ｒｃと各電流補償抵抗器６５の抵抗値Ｒａ２、Ｒａ３を決定することができる。

次に、このような蓄電素子１１の電圧検出器２０の動作について説明する。

実施の形態１と同様に制御回路３７が電圧検出タイミング信号Ｔｍを駆動スイッチ３２と電圧出力回路３５に送信すると、全駆動スイッチ３２がオンになる。これにより、基準電流用抵抗器６４に電流値Ｉｓが流れ、電流源３１が駆動する。その結果、各第１ｐｎｐ型トランジスタ２５のコレクタ端子から電流源３１により電流値Ｉｃの電流が引き込まれる。この時、各第２ｐｎｐ型トランジスタ２９のコレクタ端子からは電流値Ｉ１、Ｉ２、Ｉ３の電流がそれぞれ流れる。この電流値は、上記したように、各蓄電素子１１の電圧バランスが取れている時にＩｓ＝Ｉｃ＝Ｉ１＝Ｉ２＝Ｉ３となるようにしているので、各蓄電素子１１の電圧バランスが取れている限り、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９のエミッタ電流は蓄電部１３の印加電圧が変化しても等しくなる。この場合、両者のベース−エミッタ間電圧はＶｂｅ１＝Ｖｂｅ２となる。このことから、各蓄電素子１１の両端電圧に比例した正確な電流値Ｉ１、Ｉ２、Ｉ３が得られるので、さらに高精度な電圧検出が可能となる。

一方、各蓄電素子１１の電圧バランスが取れていない時は、第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９のエミッタ電流が異なり、その差は各蓄電素子１１に対してそれぞれ、電圧バランスが取れている時の電流値Ｉｃ（＝Ｉｓ）と、実際の蓄電素子１１の両端電圧から求まる電流値Ｉ１＝Ｖｃ１／Ｒ１、Ｉ２＝Ｖｃ２／Ｒ２、Ｉ３＝Ｖｃ３／Ｒ３との差となる。これらの電流差から第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９のベース−エミッタ間電圧の電圧差が若干発生するが、この差は電圧バランスが取れているほど小さくなる。実際、蓄電素子１１は後述するように電圧バランスが取れていなくても取れる方向に制御されるため、ほぼ電圧バランスが取れている状態に保たれる。従って、ベース−エミッタ間電圧はＶｂｅ１≒Ｖｂｅ２となる。ゆえに、十分高い電圧検出精度が得られる。

なお、具体的な電圧検出方法は実施の形態１と同様である。すなわち、Ｉ１＝Ｖｃ１／Ｒ１、Ｉ２＝Ｖｃ２／Ｒ２、Ｉ３＝Ｖｃ３／Ｒ３となるので、制御回路３７は電流検出回路３３と電圧出力回路３５を介して各蓄電素子１１の両端電圧値Ｖｃ１、Ｖｃ２、Ｖｃ３を得ることができる。従って、実施の形態１と同様に高速に蓄電素子１１の両端電圧を検出することができる。

ここで、式（１）、（２）が成立するように基準電流用抵抗器６４の抵抗値Ｒｃと各電流補償抵抗器６５の抵抗値Ｒａ２、Ｒａ３を決定しているので、各電極６９から電流が流れることはない。また、最大電圧正電極６１と最小電圧負電極６７からは充放電装置１７を介して電流が供給される。ゆえに、実施の形態１のような電圧検出時の蓄電素子１１からの電流持ち出しがなくなるので、電圧検出により蓄電素子１１の電圧バランスが崩れることがない。

さらに、抵抗値Ｒｃ、Ｒａ２、Ｒａ３の決定条件として、各蓄電素子１１の両端電圧値が均等（Ｖｃ１＝Ｖｃ２＝Ｖｃ３）になるような抵抗値としているので、駆動スイッチ３２をオンにすることで、電流補償抵抗器６５が各蓄電素子１１の電圧バランスを取るように動作することになる。その結果、電圧にバラツキがあったとしても、電圧検出動作により各蓄電素子１１の電圧バランスを取ることができる。

ここで、電圧バランスを取る動作の具体例について以下に説明する。

図８において、例えば電圧バランスが取れておらず、蓄電素子１１の両端電圧値Ｖｃ２が他の両端電圧値Ｖｃ１、Ｖｃ３より大きい場合を考える。全蓄電素子１１の電圧バランスが取れていると、両端電圧値はＶｃ１＝Ｖｃ２＝Ｖｃ３＝Ｖｃ／３となるので、電圧バランスが取れていない場合の両端電圧値は次の関係を有する。

Ｖｃ２＞Ｖｃ／３（１０）Ｖｃ１＜Ｖｃ／３（１１）Ｖｃ３＜Ｖｃ／３（１２）ここで、Ｉｓｗ２＝Ｖｃ１／Ｒａ２、Ｉｓ＝Ｉｃ＝Ｖｃ／Ｒｃであるので、これらに（７）、（８）、（１１）式を代入すると、
Ｉｓｗ２＝Ｖｃ１／（Ｒ／２）＜Ｖｃ／３／（Ｒ／２）＝２Ｉｃ
∴Ｉｓｗ２＜２・Ｉｃ（１３）が得られる。

同様に、Ｉｓｗ３についても、Ｉｓｗ３＝（Ｖｃ１＋Ｖｃ２）／Ｒａ３、Ｉｓ＝Ｉｃ＝Ｖｃ／Ｒｃであるので、（９）〜（１１）式を代入し、
Ｉｓｗ３＝（Ｖｃ１＋Ｖｃ２）／Ｒ＞２・Ｖｃ／３／Ｒ＝２Ｉｃ
∴Ｉｓｗ３＞２・Ｉｃ（１４）となる。

また、両端電圧値Ｖｃ２は他の両端電圧値Ｖｃ１、Ｖｃ３より大きいので、抵抗値がＲ２の電圧電流変換素子２７に流れる電流値Ｉ２は電圧バランスが取れている時の電流値Ｉｃよりも大きくなる。従って、
Ｉ２＞Ｉｃ（１５）となる。同様に、抵抗値がＲ３の電圧電流変換素子２７に流れる電流値Ｉ３は電流値Ｉｃよりも小さくなる。従って、
Ｉ３＜Ｉｃ（１６）となる。

以上の（１３）〜（１６）式に示すように、それぞれの電流値に大小関係があるため、その差分にあたる電流が蓄電素子１１から引き出されたり、蓄電素子１１に供給されることになる。この時の電流の様子を図８の点線矢印で示す。電極６９には蓄電素子１１の放電電流Ｉｄｉｓや充電電流Ｉｃｈが流れ、蓄電素子１１が充放電される。上記の具体例では前記充放電により、両端電圧値Ｖｃ２は小さくなる方向に、両端電圧値Ｖｃ１とＶｃ３は大きくなる方向に、それぞれ変化する。その結果、各蓄電素子１１の両端電圧値Ｖｃ１〜Ｖｃ３は電圧バランスが取れて安定化する。

逆に、蓄電素子１１の両端電圧値Ｖｃ２が他の両端電圧値Ｖｃ１、Ｖｃ３よりも小さい場合も、各蓄電素子１１の充放電が逆になるだけで、電圧バランスが取れる。

これらのことから、各蓄電素子１１の両端電圧値Ｖｃ１〜Ｖｃ３がどのようなアンバランス状態であっても、電圧バランスが取れる方向に各蓄電素子１１が充放電され、安定化することがわかる。

次に、各蓄電素子１１の両端電圧値Ｖｃ１〜Ｖｃ３の検出が完了すれば、制御回路３７は全駆動スイッチ３２をオフにする。この際の動作の詳細は実施の形態１と同じである。なお、本実施の形態４においても、全ての駆動スイッチ３２をオフにすることで、電圧検出器２０の消費電力を０にすることができる。

以上の構成、動作により、高速に蓄電素子１１の両端電圧を検出することができる上に、蓄電素子１１からの電流持ち出しがない構成としているので、電圧バランスが崩れることなく高精度に検出可能な電圧検出器を実現できた。

なお、本実施の形態４では蓄電素子１１の直列接続数が３の場合について説明したが、これは直列接続数が２や４以上の場合でも同様に構成することで、同等の効果を得ることができる。

また、本実施の形態４においても、実施の形態１で説明したように第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９に替わって、それぞれｐ型ＦＥＴを用いてもよい。

また、実施の形態２で説明したように、蓄電部１３と二次電池１５を逆に接続して、蓄電部１３の最大電圧正電極６１と二次電池１５の負電極を接続する構成としてもよい。但し、この場合は次のように接続構成を変更する必要がある。

１）基準電流用抵抗器６４は、複数の蓄電素子１１の最小電圧負電極６７と電流源３１の基準電流入力部６３の間に接続する。

２）電流補償抵抗器６５は、複数の蓄電素子１１の最小電圧負電極６７と、複数の蓄電素子１１の最大電圧正電極６１を除く他の正電極との間にそれぞれ接続する。

３）第１ｐｎｐ型トランジスタ２５と第２ｐｎｐ型トランジスタ２９に替わって、いずれも図４と同様にｎｐｎ型トランジスタを接続する。

４）電流補償抵抗器６５は、各蓄電素子１１の正電極に接続された第１ｎｐｎトランジスタのコレクタ端子に供給される電流と各電圧電流変換素子２７に流れる電流の和電流を供給でき、かつ蓄電素子１１の電圧が均等である場合は各電流補償抵抗器６５に流れる電流と前記和電流が等しくなるような抵抗値を有するようにする。なお、各抵抗値は上記した計算方法と同様にして得られる。

また、実施の形態１〜４において蓄電素子１１には電気二重層キャパシタを用いたが、これは電気化学キャパシタ等の他の蓄電素子でもよい。

また、蓄電部１３と二次電池１５も直列接続構成としているが、これに限定されるものではなく、並列接続としてもよい。

本発明にかかる蓄電素子の電圧検出器は、各蓄電素子の両端電圧を直接検出でき、検出時間が短縮され、高精度な電圧が検出できるので、特に電圧変動が大きい車両用の蓄電素子の電圧検出器等として有用である。

本発明の実施の形態１における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いたブロック回路図本発明の実施の形態１における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いた他の構成のブロック回路図本発明の実施の形態１における蓄電素子の電圧検出器のｐ型ＦＥＴを用いたブロック回路図本発明の実施の形態２における蓄電素子の電圧検出器のｎｐｎ型トランジスタを用いたブロック回路図本発明の実施の形態２における蓄電素子の電圧検出器のｎ型ＦＥＴを用いたブロック回路図本発明の実施の形態３における蓄電素子の電圧検出器のブロック回路図本発明の実施の形態３における蓄電素子の電圧検出器の実際の蓄電素子両端電圧Ｖｃｒと電流検出回路出力電圧Ｖｏの相関図本発明の実施の形態４における蓄電素子の電圧検出器のｐｎｐ型トランジスタを用いたブロック回路図従来の電圧検出器のブロック回路図

符号の説明

１１蓄電素子
２０電圧検出器
２１正電極
２３負電極
２５第１ｐｎｐ型トランジスタ
２７電圧電流変換素子
２９第２ｐｎｐ型トランジスタ
３１電流源
３２駆動スイッチ
３３電流検出回路
３５電圧出力回路
３９第１ｐ型ＦＥＴ
４１第２ｐ型ＦＥＴ
４３第１ｎｐｎ型トランジスタ
４５第２ｎｐｎ型トランジスタ
４７第１ｎ型ＦＥＴ
４９第２ｎ型ＦＥＴ
６１最大電圧正電極
６３基準電流入力部
６４基準電流用抵抗器
６５電流補償抵抗器
６７最小電圧負電極

Claims

正電極、および負電極を有する蓄電素子の電圧検出器であって、
エミッタ端子を前記負電極に接続し、ベース端子とコレクタ端子を接続した第１ｐｎｐ型トランジスタと、
一端を前記正電極に接続した電圧電流変換素子と、
エミッタ端子を前記電圧電流変換素子の他端に接続し、ベース端子を前記第１ｐｎｐ型トランジスタの前記ベース端子に接続した第２ｐｎｐ型トランジスタと、
前記第１ｐｎｐ型トランジスタの前記コレクタ端子に接続され、前記コレクタ端子から電流を引く電流源と、
前記第２ｐｎｐ型トランジスタのコレクタ端子に接続され、コレクタ電流を検出する電流検出回路と、
前記電流検出回路の出力から前記正電極と前記負電極の間の電圧を出力する電圧出力回路とを備え、
前記蓄電素子の前記負電極は前記電流検出回路に対して正の電圧にバイアスされており、
前記蓄電素子は直列に接続されるとともに、
複数の前記蓄電素子の最大電圧を有する正電極と、複数の前記蓄電素子の最小電圧を有する負電極を除く他の負電極との間にそれぞれ電流補償抵抗器を接続した構成を有し、
前記電流補償抵抗器は、前記各蓄電素子の負電極に接続された前記第１ｐｎｐ型トランジスタの前記コレクタ端子から引かれる電流と前記各電圧電流変換素子に流れる電流の和電流を供給でき、かつ前記蓄電素子の電圧が均等である場合は前記各電流補償抵抗器に流れる電流と前記和電流が等しくなるような抵抗値を有するようにするとともに、
前記電流源の電流値が直列接続された前記蓄電素子の総電圧に比例するようにした蓄電素子の電圧検出器。
前記第１ｐｎｐ型トランジスタ、および前記第２ｐｎｐ型トランジスタに替えて、それぞれ第１ｐ型ＦＥＴ、および第２ｐ型ＦＥＴを備え、
前記第１ｐｎｐ型トランジスタ、および前記第２ｐｎｐ型トランジスタの前記エミッタ端子への接続を、前記第１ｐ型ＦＥＴ、および前記第２ｐ型ＦＥＴのソース端子に、それぞれ行い、
前記第１ｐｎｐ型トランジスタ、および前記第２ｐｎｐ型トランジスタの前記ベース端子への接続を、前記第１ｐ型ＦＥＴ、および前記第２ｐ型ＦＥＴのゲート端子に、それぞれ行い、
前記第１ｐｎｐ型トランジスタ、および前記第２ｐｎｐ型トランジスタの前記コレクタ端子への接続を、前記第１ｐ型ＦＥＴ、および前記第２ｐ型ＦＥＴのドレイン端子に、それぞれ行った請求項１に記載の蓄電素子の電圧検出器。
正電極、および負電極を有する蓄電素子の電圧検出器であって、
エミッタ端子を前記正電極に接続し、ベース端子とコレクタ端子を接続した第１ｎｐｎ型トランジスタと、
一端を前記負電極に接続した電圧電流変換素子と、
エミッタ端子を前記電圧電流変換素子の他端に接続し、ベース端子を前記第１ｎｐｎ型トランジスタの前記ベース端子に接続した第２ｎｐｎ型トランジスタと、
前記第１ｎｐｎ型トランジスタの前記コレクタ端子に接続され、前記コレクタ端子に電流を供給する電流源と、
前記第２ｎｐｎ型トランジスタのコレクタ端子に接続され、コレクタ電流を検出する電流検出回路と、
前記電流検出回路の出力から前記正電極と前記負電極の間の電圧を出力する電圧出力回路とを備え、
前記蓄電素子の前記正電極は前記電流検出回路に対して負の電圧にバイアスされており、
複数の前記蓄電素子は直列に接続されるとともに、
複数の前記蓄電素子の最小電圧を有する負電極と、複数の前記蓄電素子の最大電圧を有する正電極を除く他の正電極との間にそれぞれ電流補償抵抗器を接続した構成を有し、
前記電流補償抵抗器は、前記各蓄電素子の正電極に接続された前記第１ｎｐｎ型トランジスタの前記コレクタ端子に供給される電流と前記各電圧電流変換素子に流れる電流の和電流を供給でき、かつ前記蓄電素子の電圧が均等である場合は前記各電流補償抵抗器に流れる電流と前記和電流が等しくなるような抵抗値を有するようにするとともに、
前記電流源の電流値が直列接続された前記蓄電素子の総電圧に比例するようにした蓄電素子の電圧検出器。
前記第１ｎｐｎ型トランジスタ、および前記第２ｎｐｎ型トランジスタに替えて、それぞれ第１ｎ型ＦＥＴ、および第２ｎ型ＦＥＴを備え、
前記第１ｎｐｎ型トランジスタ、および前記第２ｎｐｎ型トランジスタの前記エミッタ端子への接続を、前記第１ｎ型ＦＥＴ、および前記第２ｎ型ＦＥＴのソース端子に、それぞれ行い、
前記第１ｎｐｎ型トランジスタ、および前記第２ｎｐｎ型トランジスタの前記ベース端子への接続を、前記第１ｎ型ＦＥＴ、および前記第２ｎ型ＦＥＴのゲート端子に、それぞれ行い、
前記第１ｎｐｎ型トランジスタ、および前記第２ｎｐｎ型トランジスタの前記コレクタ端子への接続を、前記第１ｎ型ＦＥＴ、および前記第２ｎ型ＦＥＴのドレイン端子に、それぞれ行った請求項３に記載の蓄電素子の電圧検出器。
前記電流源を駆動、停止させる駆動スイッチを前記電流源に接続し、前記蓄電素子の電圧検出時にのみ前記駆動スイッチをオンにして前記電流源を駆動させる請求項１、または３に記載の蓄電素子の電圧検出器。
前記電圧電流変換素子は抵抗器からなり、前記抵抗器の抵抗値が切替可能な構成とした請求項１、または３に記載の蓄電素子の電圧検出器。
前記電流源の電流が前記蓄電素子の前記正電極と前記負電極の間の電圧に比例するようにした請求項１、または３に記載の蓄電素子の電圧検出器。
前記電流源の電流、および前記電流補償抵抗器の電流を駆動停止する駆動スイッチを前記電流源、および前記電流補償抵抗器の一端に接続し、前記蓄電素子の電圧検出時にのみ前記駆動スイッチをオンにして前記電流源および前記電流補償抵抗器を駆動させる請求項１、または３に記載の蓄電素子の電圧検出器。