JP2007258243A

JP2007258243A - Ｍｏｓトランジスタ特性検出装置及びｃｍｏｓ回路特性自動調整装置

Info

Publication number: JP2007258243A
Application number: JP2006077313A
Authority: JP
Inventors: Osamu Taketoshi; 修竹歳; Sadahiro Watanabe; 定拡渡邊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2007-10-04
Also published as: US7397265B2; US20070216439A1

Abstract

【課題】回路規模及び消費電力の増大を抑えつつ、対象回路中のＭＯＳトランジスタが飽和領域で動作するようにＣＭＯＳ回路の動作状態を自動調整する。
【解決手段】ＣＭＯＳ回路特性自動調整装置は、対象回路（１００）中のＭＯＳトランジスタ（１０１ａ）のドレイン電圧を最小にするレプリカ信号を生成するレプリカ信号生成回路（１０）と、レプリカ信号を受けるレプリカ回路（２０）と、対象回路及びレプリカ回路中のＭＯＳトランジスタのドレイン電圧をそれぞれ受ける電圧バッファ（３０ａ，３０ｂ）と、これら電圧バッファの出力電圧をそれぞれのドレインに受けるＭＯＳトランジスタ（１０１ｃ，１０１ｄ）と、これらＭＯＳトランジスタに流れる電流の大小を比較する比較回路（４０）と、その比較結果に基づいて対象回路及びレプリカ回路の動作状態を調整する調整回路（５０）とを備えている。
【選択図】図１

Description

本発明は、ＭＯＳトランジスタの動作状態を検出する装置に関し、特に、ＣＭＯＳ回路において定電流源として用いられるＭＯＳトランジスタが飽和領域で動作しているか否か（以下、飽和領域動作性とも称する）を検出する装置、及びその検出結果に基づいてＣＭＯＳ回路の動作状態を自動調整する装置に関する。

従来より、ＣＭＯＳ回路ではプロセスばらつきや温度変動などによりＭＯＳトランジスタの閾値電圧が変動し、トランジスタ特性が影響を受けることが知られている。他方、近年のプロセス微細化に伴い、ゲート酸化膜の耐圧低下及び電源電圧の低電圧化が進み、ＭＯＳトランジスタの閾値電圧の変動がトランジスタ特性に与える影響が大きくなりつつある。

例えば、アナログ回路において重要な素子である定電流源の場合、これを構成するＭＯＳトランジスタは飽和領域で動作する必要があるが、電源電圧の低下に伴うトランジスタの動作範囲の縮小や閾値電圧の変動などにより、飽和領域での動作保証が困難となる。このため、ＭＯＳトランジスタの飽和領域動作性を検出する手段、及び、場合によっては飽和領域動作性を保証するためにＭＯＳトランジスタの動作状態を自動調整する手段が別途必要となる。

この問題に対して、従来、ＡＤコンバータなどの計測回路を用いてＭＯＳトランジスタの閾値電圧を測定し、その測定結果をフィードバックして、ＭＯＳトランジスタの動作状態を自動調整している（例えば、特許文献１参照）。
特開２００２−７６２８０号公報（第７頁、第１図）

しかし、従来の手法では、ＡＤコンバータを設ける必要から回路規模及び消費電力が増大してしまう。この問題に鑑み、本発明は、回路規模及び消費電力の増大を抑えつつ、ＭＯＳトランジスタの飽和領域動作性を検出する装置、さらにはＭＯＳトランジスタが飽和領域で動作するようにＣＭＯＳ回路の動作状態を自動調整する装置の提供を課題とする。

上記課題を解決するために本発明が講じた手段は、対象回路中の第１のＭＯＳトランジスタが飽和領域で動作しているか否かを検出する装置として、対象回路に入力されたならば第１のＭＯＳトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、対象回路のレプリカであって、第１のＭＯＳトランジスタに相当する第２のＭＯＳトランジスタを有し、レプリカ信号が入力されるレプリカ回路と、第１のＭＯＳトランジスタのドレイン電圧が入力される第１の電圧バッファと、第２のＭＯＳトランジスタのドレイン電圧が入力される第２の電圧バッファと、特性及びゲート及びソースの印加電圧が第１のＭＯＳトランジスタと同じであり、ドレインに第１の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第１のＭＯＳトランジスタ群と、特性及びゲート及びソースの印加電圧が第１のＭＯＳトランジスタと同じであり、ドレインに第２の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第２のＭＯＳトランジスタ群と、第１のＭＯＳトランジスタ群に流れる第１の電流及び第２のＭＯＳトランジスタ群に流れる第２の電流の大小比較をする比較回路とを備えたものとする。

これによると、対象回路中の第１のＭＯＳトランジスタが取り得る最小のドレイン電圧がレプリカ回路中の第２のＭＯＳトランジスタにおいて再現され、これらドレイン電圧は、それぞれ、第１及び第２の電圧バッファによって第１及び第２のＭＯＳトランジスタ群における各ＭＯＳトランジスタのドレイン電圧として再現され、比較回路によって、第１及び第２のＭＯＳトランジスタ群のそれぞれに流れる第１及び第２の電流の大小比較が行われる。そして、この第１及び第２の電流の大小比較の結果から、対象回路中の第１のＭＯＳトランジスタが飽和領域で動作しているか否かを知ることができる。

具体的には、比較回路は、第１の電流を第１の電圧に変換する第１のＩＶ変換回路と、第２の電流を第２の電圧に変換する第２のＩＶ変換回路と、第１及び第２の電圧の大小比較をする比較器とを有する。

より具体的には、第１及び第２のＩＶ変換回路は、いずれも、ダイオード接続されたＭＯＳトランジスタ、又は抵抗素子である。

また、具体的には、第１の電圧バッファは、第１のＭＯＳトランジスタのドレイン電圧及び第１のＭＯＳトランジスタ群におけるＭＯＳトランジスタのドレイン電圧が入力される演算増幅器と、第１のＭＯＳトランジスタ群に接続され、ゲートに演算増幅器の出力電圧が印加されるＭＯＳトランジスタとを有する。同様に、第２の電圧バッファは、第２のＭＯＳトランジスタのドレイン電圧及び第２のＭＯＳトランジスタ群におけるＭＯＳトランジスタのドレイン電圧が入力される演算増幅器と、第２のＭＯＳトランジスタ群に接続され、ゲートに演算増幅器の出力電圧が印加されるＭＯＳトランジスタとを有する。

また、上記課題を解決するために本発明が講じた手段は、ＣＭＯＳ回路における対象回路中の第１のＭＯＳトランジスタが飽和領域で動作するように当該ＣＭＯＳ回路の動作状態を自動調整する装置として、対象回路に入力されたならば第１のＭＯＳトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、対象回路のレプリカであって、第１のＭＯＳトランジスタに相当する第２のＭＯＳトランジスタを有し、レプリカ信号が入力されるレプリカ回路と、第１のＭＯＳトランジスタのドレイン電圧が入力される第１の電圧バッファと、第２のＭＯＳトランジスタのドレイン電圧が入力される第２の電圧バッファと、特性及びゲート及びソースの印加電圧が第１のＭＯＳトランジスタと同じであり、ドレインに第１の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第１のＭＯＳトランジスタ群と、特性及びゲート及びソースの印加電圧が第１のＭＯＳトランジスタと同じであり、ドレインに第２の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第２のＭＯＳトランジスタ群と、第１のＭＯＳトランジスタ群に流れる第１の電流及び第２のＭＯＳトランジスタ群に流れる第２の電流の大小比較をする比較回路と、比較回路の比較結果に基づいて、対象回路及びレプリカ回路の動作状態を調整する調整回路とを備えたものとする。

これによると、対象回路中の第１のＭＯＳトランジスタが取り得る最小のドレイン電圧がレプリカ回路中の第２のＭＯＳトランジスタにおいて再現され、これらドレイン電圧は、それぞれ、第１及び第２の電圧バッファによって第１及び第２のＭＯＳトランジスタ群における各ＭＯＳトランジスタのドレイン電圧として再現され、比較回路によって、第１及び第２のＭＯＳトランジスタ群のそれぞれに流れる第１及び第２の電流の大小比較が行われる。そして、この第１及び第２の電流の大小比較の結果から、対象回路中の第１のＭＯＳトランジスタが飽和領域で動作しているか否かを知ることができ、その比較結果に基づいて対象回路及びレプリカ回路の動作状態を調整することで、対象回路中の第１のＭＯＳトランジスタが飽和領域で動作するように自動調整することができる。

好ましくは、比較回路は、比較結果として、第１及び第２の電流の電流差の有無を示すデジタル信号を出力するものとする。そして、調整回路は、上記のデジタル信号によって上記の電流差があることが示されたとき、第２の電流が第１の電流に近づくように、対象回路及びレプリカ回路の動作状態を調整するものとする。

これによると、対象回路中の第１のＭＯＳトランジスタの動作範囲を段階的に飽和領域内に移動させることができる。

より好ましくは、調整回路は、一回の調整で、対象回路及びレプリカ回路の動作状態を調整可能範囲の限界に設定するものとする。

これによると、対象回路中の第１のＭＯＳトランジスタの動作範囲をより早く飽和領域内に移動させることができる。

また、より好ましくは、調整回路は、上記のデジタル信号によって上記の電流差がないことが示されたとき、第２のＭＯＳトランジスタの動作点をピンチオフ点に近づけるように、対象回路及びレプリカ回路の動作状態を調整するものとする。

これによると、対象回路中の第１のＭＯＳトランジスタが飽和領域で動作するようにしつつ、その消費電力を低減することができる。

さらに、第２の電流を第１の電流に近づけるときの調整幅は、第２のＭＯＳトランジスタの動作点をピンチオフ点に近づけるときの調整幅よりも大きいことが好ましい。

これによると、対象回路中の第１のＭＯＳトランジスタについて、その動作範囲が飽和領域外にあるときには比較的早く飽和領域内に移動させ、その動作範囲が飽和領域内にあるときにはその飽和領域動作性を維持しつつ徐々にその消費電力を低減することができる。

また、好ましくは、比較回路は、比較結果として、第１及び第２の電流の電流差に応じた大きさのアナログ信号を出力するものとする。そして、調整回路は、上記のアナログ信号に従って、第２のＭＯＳトランジスタの動作点がピンチオフ点に近づくように、対象回路及びレプリカ回路の動作状態を調整するものとする。

これによると、対象回路中の第１のＭＯＳトランジスタの動作範囲を、飽和領域内でその消費電力が最小となるような最適動作範囲に移動させることができる。

具体的には、調整回路は、対象回路及び前記レプリカ回路に印加される電源電圧を調整するものである。

また、具体的には、調整回路は、対象回路及びレプリカ回路に印加されるバイアスを調整するものである。

また、具体的には、調整回路は、第１及び第２のＭＯＳトランジスタ並びに第１及び第２のＭＯＳトランジスタ群における各ＭＯＳトランジスタに印加される基板電圧を調整するものである。

上記のとおり本発明によると、回路規模及び消費電力の増大を抑えつつ、対象回路におけるＭＯＳトランジスタの飽和領域動作性を検出することができ、さらに、当該ＭＯＳトランジスタが飽和領域で動作するようにＣＭＯＳ回路の動作状態を自動調整することができる。このため、ＬＳＩの歩留まりを向上することができる。

また、ＬＳＩ上でプロセスばらつきや温度変動による回路特性の影響を低減することができるため、設計時の動作マージンを余分に確保する必要がなくなり、動作マージンを削減することができる。そして、本発明は、特に、動作範囲が限定される低電圧回路に有効である。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態に係るＣＭＯＳ回路特性自動調整装置の構成を示す。本装置は、レプリカ回路１０、レプリカ信号生成回路２０、電圧バッファ３０ａ及び３０ｂ、比較回路４０、調整回路５０、及びｎＭＯＳトランジスタ１０１ｃ及び１０１ｄを備え、対象回路１００における定電流源としてのｎＭＯＳトランジスタ１０１ａが飽和領域で動作するように対象回路１００の動作状態を調整するものである。対象回路１００は、任意のＣＭＯＳ回路である。以下では、便宜のために、対象回路１００は差動増幅回路であるとして説明する。

対象回路１００は、ｎＭＯＳトランジスタ１０１ａ、ｐＭＯＳトランジスタ１０２ａ及び１０３ａ、及びｎＭＯＳトランジスタ１０４ａ及び１０５ａから構成される。ｎＭＯＳトランジスタ１０１ａのゲートにはバイアスＶｂｎが印加され、ソースには基準電圧が印加される。ｐＭＯＳトランジスタ１０２ａ及び１０３ａのゲートにはバイアスＶｂｐが印加され、ソースには基準電圧が印加される。ｎＭＯＳトランジスタ１０４ａ及び１０５ａのゲートには、それぞれ、差動入力信号ＶＩとしての電圧ＶＩ１及びＶＩ２が印加される。

レプリカ回路１０は、対象回路１００のレプリカであり、本実施形態では差動増幅回路として構成されている。レプリカ回路１０において、ｎＭＯＳトランジスタ１０１ｂ、１０４ｂ及び１０５ｂ並びにｐＭＯＳトランジスタ１０２ｂ及び１０３ｂは、それぞれ、対象回路１００におけるｎＭＯＳトランジスタ１０１ａ、１０４ａ及び１０５ａ並びにｐＭＯＳトランジスタ１０２ａ及び１０３ａに相当する。レプリカ回路１０におけるこれらｎＭＯＳトランジスタ及びｐＭＯＳトランジスタは、それぞれ、対象回路１００におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと同じ特性のものである。対象回路１００と同様に、ｎＭＯＳトランジスタ１０１ａのゲートにはバイアスＶｂｎが印加され、ソースには基準電圧が印加される。また、ｐＭＯＳトランジスタ１０２ｂ及び１０３ｂのゲートにはバイアスＶｂｐが印加され、ソースには基準電圧が印加される。しかし、対象回路１００とは異なり、ｎＭＯＳトランジスタ１０４ｂ及び１０５ｂのゲートにはレプリカ信号Ｖｒｅｐが入力される。

レプリカ信号生成回路２０は、レプリカ信号Ｖｒｅｐを生成する。レプリカ信号Ｖｒｅｐは、対象回路１００に入力されたならばｎＭＯＳトランジスタ１０１ａのドレイン電圧Ｖｄ１を最小にするような信号である。差動増幅回路の場合、差動入力が同相、かつ、振幅中心レベルのとき、ドレイン電圧Ｖｄ１は最小となる。したがって、本実施形態では、レプリカ信号生成回路１０は、レプリカ信号Ｖｒｅｐとして、差動入力信号ＶＩの振幅中心レベルの電圧を出力する。具体的には、電圧ＶＩ１及びＶＩ２を抵抗分圧することで差動入力信号ＶＩの振幅中心レベルの電圧を得ることができる。

電圧バッファ３０ａは、演算増幅器３１ａ及びｎＭＯＳトランジスタ３２ａから構成される。演算増幅器３１ａには、対象回路１００におけるｎＭＯＳトランジスタ１０１ａのドレイン電圧Ｖｄ１、及びｎＭＯＳトランジスタ１０１ｃのドレイン電圧Ｖｄ３が入力される。ｎＭＯＳトランジスタ３２ａは、ｎＭＯＳトランジスタ１０１ｃと接続され、ゲートに演算増幅器３１ａの出力電圧が印加される。すなわち、電圧バッファ３０ａは、ドレイン電圧Ｖｄ１及びＶｄ３が等しくなるように動作する。演算増幅器３１ａの反転及び非反転の入力端のインピーダンスは十分に高いため、演算増幅器３１ａによる対象回路１００及びｎＭＯＳトランジスタ１０１ｃへの動作影響は無視することができる。

電圧バッファ３０ｂは、演算増幅器３１ｂ及びｎＭＯＳトランジスタ３２ｂから構成される。演算増幅器３１ｂには、レプリカ回路１０におけるｎＭＯＳトランジスタ１０１ｂのドレイン電圧Ｖｄ２、及びｎＭＯＳトランジスタ１０１ｄのドレイン電圧Ｖｄ４が入力される。ｎＭＯＳトランジスタ３２ｂは、ｎＭＯＳトランジスタ１０１ｄと接続され、ゲートに演算増幅器３１ｂの出力電圧が印加される。すなわち、電圧バッファ３０ｂは、ドレイン電圧Ｖｄ２及びＶｄ４が等しくなるように動作する。演算増幅器３１ｂの反転及び非反転の入力端のインピーダンスは十分に高いため、演算増幅器３１ｂによるレプリカ回路１０及びｎＭＯＳトランジスタ１０１ｄへの動作影響は無視することができる。

比較回路４０は、ｎＭＯＳトランジスタ１０１ｃ及び１０１ｄのそれぞれに流れるドレイン電流Ｉｄ３及びＩｄ４の大小比較を行う。ここで、ｎＭＯＳトランジスタ１０１ｃ及び１０１ｄは、いずれも、対象回路１００におけるｎＭＯＳトランジスタ１０１ａと同じ特性であり、ゲートにはバイアスＶｂｎが印加され、ソースには基準電圧が印加されている。したがって、ｎＭＯＳトランジスタ１０１ｃには、ｎＭＯＳトランジスタ１０１ａに流れるドレイン電流Ｉｄ１がミラーリングされてドレイン電流Ｉｄ３が流れる。同様に、ｎＭＯＳトランジスタ１０１ｄには、ｎＭＯＳトランジスタ１０１ｂに流れる電流Ｉｄ２がミラーリングされてドレイン電流Ｉｄ４が流れる。すなわち、比較回路４０は、実質的にはドレイン電流Ｉｄ１及びＩｄ２の大小比較を行うものである。

具体的には、比較回路４０は、ダイオード接続接続されたｐＭＯＳトランジスタ４１ａ及び４１ｂ、及び比較器４２から構成される。ｐＭＯＳトランジスタ４１ａは、ｎＭＯＳトランジスタ１０１ｃに流れるドレイン電流Ｉｄ３を電圧Ｖ１に変換する能動負荷あるいはＩＶ変換回路として動作する。同様に、ｐＭＯＳトランジスタ４１ｂは、ｎＭＯＳトランジスタ１０１ｄに流れるドレイン電流Ｉｄ４を電圧Ｖ２に変換する能動負荷あるいはＩＶ変換回路として動作する。比較器４２は、ｐＭＯＳトランジスタ４１ａ及び４１ｂのそれぞれによって変換された電圧Ｖ１及びＶ２の大小比較を行う。すなわち、比較回路４０は、ドレイン電流Ｉｄ３及びＩｄ４の大小比較を、これら電流を一端電圧に変換した上で間接的に行っている。もちろん、ドレイン電流Ｉｄ３及びＩｄ４の大小比較を直接的に行うようにしてもよい。

比較回路４０の出力はデジタル信号及びアナログ信号のいずれでもよい。デジタル信号の場合には、ドレイン電流Ｉｄ３及びＩｄ４に電流差があるか否かを端的に表すことができる。一方、アナログ信号の場合には、電流差の大きさを表すことができる。

調整回路５０は、比較回路４０の比較結果に基づいて、対象回路１００及びレプリカ回路１０の動作状態を調整する。具体的には、調整回路５０は、比較回路４０の比較結果によってドレイン電流Ｉｄ３及びＩｄ４の電流差があることが示されたとき、ドレイン電流Ｉｄ２がドレイン電流Ｉｄ１に近づくように、対象回路１００及びレプリカ回路１０の動作状態を調整する。一方、比較回路４０の比較結果からドレイン電流Ｉｄ３及びＩｄ４の電流差がないことが示されたとき、ｎＭＯＳトランジスタ１０１ｂの動作点がピンチオフ点に近づくように、対象回路１００及びレプリカ回路１０の特性を調整する。

図２を参照しながら調整回路５０による調整の原理について説明する。定電流源として用いられるｎＭＯＳトランジスタ１０１ａは飽和領域で動作する必要がある。さらに、低電力動作の観点から、ドレイン電圧はより小さいことが好ましい。このことから、範囲ＡがｎＭＯＳトランジスタ１０１ａの最適動作範囲となる。しかし、実際には、プロセスばらつきや温度変動などにより、ｎＭＯＳトランジスタ１０１ａは線形領域を含む範囲Ｂで動作することがある。この場合、範囲Ｂの下限点、すなわち、ｎＭＯＳトランジスタ１０１ｂの動作点におけるドレイン電流とｎＭＯＳトランジスタ１０１ａの動作点におけるドレイン電流との間には電流差が生じており、同様の電流差はｎＭＯＳトランジスタ１０１ｃとｎＭＯＳトランジスタ１０１ｄとの間にも生じている。調整回路５０は、比較回路４０の比較結果から電流差があることを検知したとき、ｎＭＯＳトランジスタ１０１ｂのドレイン電流がｎＭＯＳトランジスタ１０１ａのドレイン電流に近づくように、対象回路１００及びレプリカ回路１０の動作状態を調整する。この結果、ｎＭＯＳトランジスタ１０１ａの動作範囲は、その全体が線形領域に含まれるように方向αに移動する。

調整回路５０による調整量が大き過ぎた場合、ｎＭＯＳトランジスタ１０１ａの動作範囲は、最適動作範囲である範囲Ａを過ぎて範囲Ｃにまで達してしまうことがある。この場合、ｎＭＯＳトランジスタ１０１ｂは飽和領域で動作しているため、範囲Ｃの下限点であるｎＭＯＳトランジスタ１０１ｂの動作点におけるドレイン電流とｎＭＯＳトランジスタ１０１ａの動作点におけるドレイン電流との間には電流差は生じていない。したがって、ｎＭＯＳトランジスタ１０１ｃとｎＭＯＳトランジスタ１０１ｄとの間でも電流差は生じていない。調整回路５０は、比較回路４０の比較結果から電流差がないことを検知したとき、ｎＭＯＳトランジスタ１０１ｂの動作点がピンチオフ点に近づくように、対象回路１００及びレプリカ回路１０の動作状態を調整する。この結果、ｎＭＯＳトランジスタ１０１ａの動作範囲は、最適動作範囲である範囲Ａに戻る方向βに移動する。

調整回路５０は、例えば、対象回路１００及びレプリカ回路１０に印加される電源電圧やバイアスＶｂｐを調整可能な可変電源であってもよい。電源電圧又はバイアスＶｂｐを調整することでドレイン電圧Ｖｄ１及びＶｄ２並びにドレイン電圧Ｖｄ３及びＶｄ４が連動して変化し、ｎＭＯＳトランジスタ１０１ｂの動作点を任意に移動させることができる。

また、調整回路５０は、ｎＭＯＳトランジスタ１０１ａ〜１０１ｄに印加される基板電圧を調整可能な可変電源であってもよい。プロセスばらつきや温度条件などによりｎＭＯＳトランジスタ１０１ａ〜１０１ｄの閾値電圧が高い方にシフトし、動作領域が線形領域へとシフトすることがあるが、基板電圧を調整することでｎＭＯＳトランジスタ１０１ａ〜１０１ｄの閾値電圧が変化し、ピンチオフ点を任意に移動させることができる。このため、特にドレイン電圧を変化させなくともｎＭＯＳトランジスタ１０１ｂの動作点をピンチオフ点に近づけることができる。基板電圧Ｖｂｓと閾値電圧Ｖｔとの間には次式が成り立つ。
Ｖｔ＝Ｖｔ０＋γ（√（Ｖｂｓ＋２φＦ）−√（２φＦ））
ただし、Ｖｔ０は基板−ソース間の電圧をゼロとしてときの閾値電圧、γは基板バイアスの効果を表す係数、φＦはフェルミポテンシャルである。このように、閾値電圧は、基板電圧の平方根の関数として影響している。

電源電圧を調整するとＣＭＳＯ回路全体に影響が及ぶのに対して、基板電圧の調整では影響の範囲が、例えば、ｐ基板のみのように局所的である。したがって、他への影響を考慮すると基板電圧の調整が有利である。基板電圧には設定限界があり、例えば、ｐ基板の基板電圧にはｎＭＯＳトランジスタの信頼性上の上限値がある。基板電圧が設定限界を超えた場合には、基板−ソース間、及び基板−ドレイン間のＰＮ接合が順方向となり、基板へと電流が流れ、トランジスタとして機能しなくなる。この特性を利用すると、基板電圧を設定限界値に設定しても、ドレイン電流Ｉｄ１とドレイン電流Ｉｄ２との間に電流差が生じているようなら、そのＣＭＯＳ回路は定格電圧内で補償不可能な不良品であると判断することができる。

本実施形態に係るＣＭＯＳ回路特性自動調整装置の処理シーケンスについて図３のフローチャートを参照しながら説明する。まず、ｎＭＯＳトランジスタ１０１ｃのドレイン電流Ｉｄ３とｎＭＯＳトランジスタ１０１ｄのドレイン電流Ｉｄ４との大小比較が行われる（ステップＳ１０）。そして、ドレイン電流Ｉｄ３及びＩｄ４に電流差がある場合（ステップＳ１１のＹＥＳ肢）、（１）対象回路１００及びレプリカ回路１０の電源電圧を上げるか、（２）バイアスＶｂｐを下げるか、又は（３）ｎＭＯＳトランジスタ１０１ａ〜１０１ｄの基板電圧を上げるかのいずれかの処理が行われる（ステップＳ１２）。一方、ドレイン電流Ｉｄ３及びＩｄ４に電流差がない場合（ステップＳ１１のＮＯ肢）、ステップＳ１２とは逆の処理、すなわち、（１）対象回路１００及びレプリカ回路１０の電源電圧を下げるか、（２）バイアスＶｂｐを上げるか、又は（３）ｎＭＯＳトランジスタ１０１ａ〜１０１ｄの基板電圧を下げるかのいずれかの処理が行われる（ステップＳ１３）。そして、ステップＳ１２又はＳ１３に続いて、調整処理を終了するか否かが判定され、続行する場合にはステップＳ１０に戻る（ステップＳ１４のＮＯ肢）。この処理シーケンスにより、ｎＭＯＳトランジスタ１０１ａの動作範囲を最適動作範囲（図２参照）に近づけることができる。

上記処理シーケンスは、ＣＭＯＳ回路の起動時等の回路初期化時に、又は回路動作に影響しない範囲で一定時間（例えば、１ｍｓ）ごとに実行すればよい。回路初期化時に上記処理シーケンスを実行することで、プロセスばらつきのようなサンプル依存の動作点のずれに対応することができる。また、一定時間ごとに上記処理シーケンスを実行することで、温度変動などによる動作状態に依存した動作点のずれに対応することができる。

なお、ステップＳ１２及びＳ１３における各種電圧の調整は、連続的なものであっても離散的なものであってもよい。すなわち、比較回路４０から、ドレイン電流Ｉｄ３及びＩｄ４の電流差に応じた大きさのアナログ信号が出力される場合には、各種電圧をアナログ信号に従って連続的に調整すればよい。一方、比較回路４０から、ドレイン電流Ｉｄ３及びＩｄ４の電流差の有無を示すデジタル信号が出力される場合には、各種電圧を所定の幅、例えば、１００ｍＶのステップで離散的に調整すればよい。

さらに、ステップＳ１３での調整幅よりもステップＳ１２での調整幅の方を大きく設定するとよい。例えば、ステップＳ１２では１００ｍＶのステップで調整し、ステップＳ１３ではその１／１０の１０ｍＶのステップで調整する。これは、ｎＭＯＳトランジスタ１０１ａが飽和領域で動作していない場合には、より早く飽和領域で動作する必要があるのに対して、ｎＭＯＳトランジスタ１０１ａが飽和領域で動作している場合には、急激な調整を行うとｎＭＯＳトランジスタ１０１ａの動作範囲が再び飽和領域からはみ出てしまうおそれがあるからである。

また、ステップＳ１３は特に省略してもよい。ステップＳ１２の処理のみで、ｎＭＯＳトランジスタ１０１ａを飽和領域で動作させるという所期の目的が達せられる。そして、ステップＳ１２において、一回の調整で各種電圧を調整可能範囲の限界に設定することで、最も素早くｎＭＯＳトランジスタ１０１ａの動作範囲を飽和領域内に移動させることができる。

以上、本実施形態によると、特に回路規模及び消費電力を増大させることなく、対象回路における定電流源としてのＭＯＳトランジスタが飽和領域で動作するようにＣＭＯＳ回路特性を自動調整することができる。

（第２の実施形態）
図４は、第２の実施形態に係るＣＭＯＳ回路特性自動調整装置の構成を示す。本装置は、レプリカ回路１０、レプリカ信号生成回路２０、電圧バッファ３０ａ’及び３０ｂ’、比較回路４０’、調整回路５０、及びＭＯＳトランジスタ群６０ａ及び６０ｂを備え、対象回路１００における定電流源としてのｎＭＯＳトランジスタ１０１ａが飽和領域で動作するように対象回路１００の動作状態を調整するものである。なお、レプリカ回路１０、レプリカ信号生成回路２０、調整回路５０は第１の実施形態に係る装置の構成要素と同様であるためこれらの説明を省略し、以下、第１の実施形態と異なる点についてのみ説明する。

ＭＯＳトランジスタ群６０ａは、４個のｎＭＯＳトランジスタ１０１ｃ１、１０１ｃ２、１０１ｃ３及び１０１ｃ４から構成される。また、ＭＯＳトランジスタ群６０ｂは、４個のｎＭＯＳトランジスタ１０１ｄ１、１０１ｄ２、１０１ｄ３及び１０１ｄ４からなる。これらｎＭＯＳトランジスタ１０１ｃ１〜１０１ｃ４及び１０１ｄ１〜１０１ｄ４は、いずれも、対象回路１００におけるｎＭＯＳトランジスタ１０１ａと同じ特性であり、ゲートにはバイアスＶｂｎが印加され、ソースには基準電圧が印加されている。なお、ＭＯＳトランジスタ群６０ａ及び６０ｂを構成するｎＭＯＳトランジスタの個数は任意であり、ここでは説明の便宜上４個としている。

電圧バッファ３０ａ’は、演算増幅器３１ａからなる電圧フォロワ回路である。演算増幅器３１ａには、対象回路１００におけるｎＭＯＳトランジスタ１０１ａのドレイン電圧Ｖｄ１が入力される。電圧バッファ３０ａ’は、演算増幅器３１ａの出力端がＭＯＳトランジスタ群６０ａに直接接続されているため、ｎＭＯＳトランジスタを３２ａが介在する図１に示した電圧バッファ３０ａと比べて精度はやや劣るものの、ＭＯＳトランジスタ群６０ａにおけるｎＭＯＳトランジスタ１０１ｃ１〜１０１ｃ４のドレイン電圧Ｖｄ３をドレイン電圧Ｖｄ１と等しくすることができる。

電圧バッファ３０ｂ’は、演算増幅器３１ｂからなる電圧フォロワ回路である。演算増幅器３１ｂには、レプリカ回路１０におけるｎＭＯＳトランジスタ１０１ｂのドレイン電圧Ｖｄ２が入力される。電圧バッファ３０ｂ’は、演算増幅器３１ｂの出力端がＭＯＳトランジスタ群６０ｂに直接接続されているため、ｎＭＯＳトランジスタを３２ｂが介在する図１に示した電圧バッファ３０ｂと比べて精度はやや劣るものの、ＭＯＳトランジスタ群６０ｂにおけるｎＭＯＳトランジスタ１０１ｄ１〜１０１ｄ４のドレイン電圧Ｖｄ４をドレイン電圧Ｖｄ２と等しくすることができる。

ｎＭＯＳトランジスタ１０１ｃ１〜１０１ｃ４のそれぞれには、ｎＭＯＳトランジスタ１０１ａに流れるドレイン電流Ｉｄ１がミラーリングされてドレイン電流Ｉｄ３が流れ、ＭＯＳトランジスタ群６０ａにはその４倍の電流（４＊Ｉｄ３）が流れる。同様に、ｎＭＯＳトランジスタ１０１ｄ１〜１０１ｄ４のそれぞれには、ｎＭＯＳトランジスタ１０１ｂに流れる電流Ｉｄ２がミラーリングされてドレイン電流Ｉｄ４が流れ、ＭＯＳトランジスタ群６０ｂにはその４倍の電流（４＊Ｉｄ４）が流れる。したがって、ＭＯＳトランジスタ群６０ａ及び６０ｂには、それぞれ、ドレイン電流Ｉｄ１及びＩｄ２の４倍に相当する電流が流れることになる。

比較回路４０’は、比較器４２及び抵抗４３ａ及び４３ｂから構成される。抵抗４３ａは、ＭＯＳトランジスタ群６０ａに流れる電流（４＊Ｉｄ３）を電圧Ｖ１’に変換する能動負荷あるいはＩＶ変換回路として動作する。同様に、抵抗４３ｂは、ＭＯＳトランジスタ群６０ｂに流れる電流（４＊Ｉｄ４）を電圧Ｖ２’に変換する能動負荷あるいはＩＶ変換回路として動作する。比較器４２は、抵抗４３ａ及び４３ｂのそれぞれによって変換された電圧Ｖ１’及びＶ２’の大小比較を行う。すなわち、比較回路４０’は、実質的にはドレイン電流Ｉｄ１の４倍に相当する電流及びドレイン電流Ｉｄ２の４倍に相当する電流の大小比較を行うものである。

以上、本実施形態によると、対象回路における定電流源としてのＭＯＳトランジスタのドレイン電流とレプリカ回路における相当ＭＯＳトランジスタのドレイン電流との電流差を、第１の実施形態の４倍の精度で検出することができる。このため、対象回路及びレプリカ回路におけるＭＯＳトランジスタのそれぞれに流れる電流が微少な場合でも、これらの電流差を検出することができる。

なお、上記説明は対象回路におけるｎＭＯＳトランジスタの飽和領域動作性の保証をするためのものであるが、本発明は、対象回路におけるｐＭＯＳトランジスタの飽和領域動作性を保証するためにも適用可能である。その場合、例えば、図２中のステップＳ１２及びＳ１３での調整が逆になることは言うまでもない。

また、単に対象回路におけるＭＯＳトランジスタの飽和領域動作性を検出できればよいのであれば、第１及び第２の実施形態において調整回路５０を省略してもよい。これにより、ＭＯＳトランジスタ特性検出装置として機能する。

本発明に係る装置は、回路規模及び消費電力の増大を抑えつつ、対象回路におけるＭＯＳトランジスタの飽和領域動作性を検出することができ、さらに、当該ＭＯＳトランジスタが飽和領域で動作するようにＣＭＯＳ回路の動作状態を自動調整することができるため、特に、定電流源としてのＭＯＳトランジスタを備えた低電圧動作のＣＭＯＳ回路に有用である。

第１の実施形態に係るＣＭＯＳ回路特性自動調整装置の構成図である。特性調整の原理を説明するための図である。特性調整のフローチャートである。第２の実施形態に係るＣＭＯＳ回路特性自動調整装置の構成図である。

符号の説明

１０レプリカ回路
２０レプリカ信号生成回路
３０ａ，３０ａ’電圧バッファ（第１の電圧バッファ）
３０ｂ，３０ｂ’電圧バッファ（第２の電圧バッファ）
３１ａ，３１ｂ演算増幅器
３２ａ，３２ｂｎＭＯＳトランジスタ（ＭＯＳトランジスタ）
４０，４０’ 比較回路
４１ａｐＭＯＳトランジスタ（第１のＩＶ変換回路、ＭＯＳトランジスタ）
４１ｂｐＭＯＳトランジスタ（第２のＩＶ変換回路、ＭＯＳトランジスタ）
４２比較器
４３ａ抵抗（第１のＩＶ変換回路、抵抗素子）
４３ｂ抵抗（第２のＩＶ変換回路、抵抗素子）
５０調整回路
６０ａＭＯＳトランジスタ群（第１のＭＯＳトランジスタ群）
６０ｂＭＯＳトランジスタ群（第２のＭＯＳトランジスタ群）
１０１ａｎＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１０１ｂｎＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
１０１ｃ，１０１ｃ１〜１０１ｃ４ｎＭＯＳトランジスタ（第１のＭＯＳトランジスタ群におけるＭＯＳトランジスタ）
１０１ｄ，１０１ｄ１〜１０１ｄ４ｎＭＯＳトランジスタ（第２のＭＯＳトランジスタ群におけるＭＯＳトランジスタ）

Claims

対象回路中の第１のＭＯＳトランジスタが飽和領域で動作しているか否かを検出する装置であって、
前記対象回路に入力されたならば前記第１のＭＯＳトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、
前記対象回路のレプリカであって、前記第１のＭＯＳトランジスタに相当する第２のＭＯＳトランジスタを有し、前記レプリカ信号が入力されるレプリカ回路と、
前記第１のＭＯＳトランジスタのドレイン電圧が入力される第１の電圧バッファと、
前記第２のＭＯＳトランジスタのドレイン電圧が入力される第２の電圧バッファと、
特性及びゲート及びソースの印加電圧が前記第１のＭＯＳトランジスタと同じであり、ドレインに前記第１の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第１のＭＯＳトランジスタ群と、
特性及びゲート及びソースの印加電圧が前記第１のＭＯＳトランジスタと同じであり、ドレインに前記第２の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第２のＭＯＳトランジスタ群と、
前記第１のＭＯＳトランジスタ群に流れる第１の電流及び前記第２のＭＯＳトランジスタ群に流れる第２の電流の大小比較をする比較回路とを備えた
ことを特徴とするＭＯＳトランジスタ特性検出装置。
請求項１に記載のＭＯＳトランジスタ特性検出装置において、
前記比較回路は、
前記第１の電流を第１の電圧に変換する第１のＩＶ変換回路と、
前記第２の電流を第２の電圧に変換する第２のＩＶ変換回路と、
前記第１及び第２の電圧の大小比較をする比較器とを有する
ことを特徴とするＭＯＳトランジスタ特性検出装置。
請求項２に記載のＭＯＳトランジスタ特性検出装置において、
前記第１及び第２のＩＶ変換回路は、いずれも、ダイオード接続されたＭＯＳトランジスタである
ことを特徴とするＭＯＳトランジスタ特性検出装置。
請求項２に記載のＭＯＳトランジスタ特性検出装置において、
前記第１及び第２のＩＶ変換回路は、いずれも、抵抗素子である
ことを特徴とするＭＯＳトランジスタ特性検出装置。
請求項１に記載のＭＯＳトランジスタ特性検出装置において、
前記第１の電圧バッファは、
前記第１のＭＯＳトランジスタのドレイン電圧及び前記第１のＭＯＳトランジスタ群におけるＭＯＳトランジスタのドレイン電圧が入力される演算増幅器と、
前記第１のＭＯＳトランジスタ群に接続され、ゲートに前記演算増幅器の出力電圧が印加されるＭＯＳトランジスタとを有するものであり、
前記第２の電圧バッファは、
前記第２のＭＯＳトランジスタのドレイン電圧及び前記第２のＭＯＳトランジスタ群におけるＭＯＳトランジスタのドレイン電圧が入力される演算増幅器と、
前記第２のＭＯＳトランジスタ群に接続され、ゲートに前記演算増幅器の出力電圧が印加されるＭＯＳトランジスタとを有するものである
ことを特徴とするＭＯＳトランジスタ特性検出装置。
ＣＭＯＳ回路における対象回路中の第１のＭＯＳトランジスタが飽和領域で動作するように当該ＣＭＯＳ回路の動作状態を自動調整する装置であって、
前記対象回路に入力されたならば前記第１のＭＯＳトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、
前記対象回路のレプリカであって、前記第１のＭＯＳトランジスタに相当する第２のＭＯＳトランジスタを有し、前記レプリカ信号が入力されるレプリカ回路と、
前記第１のＭＯＳトランジスタのドレイン電圧が入力される第１の電圧バッファと、
前記第２のＭＯＳトランジスタのドレイン電圧が入力される第２の電圧バッファと、
特性及びゲート及びソースの印加電圧が前記第１のＭＯＳトランジスタと同じであり、ドレインに前記第１の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第１のＭＯＳトランジスタ群と、
特性及びゲート及びソースの印加電圧が前記第１のＭＯＳトランジスタと同じであり、ドレインに前記第２の電圧バッファの出力電圧が印加されるＭＯＳトランジスタを少なくとも一つ有する第２のＭＯＳトランジスタ群と、
前記第１のＭＯＳトランジスタ群に流れる第１の電流及び前記第２のＭＯＳトランジスタ群に流れる第２の電流の大小比較をする比較回路と、
前記比較回路の比較結果に基づいて、前記対象回路及び前記レプリカ回路の動作状態を調整する調整回路とを備えた
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項６に記載のＣＭＯＳ回路特性自動調整装置において、
前記比較回路は、前記比較結果として、前記第１及び第２の電流の電流差の有無を示すデジタル信号を出力するものであり、
前記調整回路は、前記デジタル信号によって前記電流差があることが示されたとき、前記第２の電流が前記第１の電流に近づくように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項７に記載のＣＭＯＳ回路特性自動調整装置において、
前記調整回路は、一回の調整で、前記対象回路及び前記レプリカ回路の動作状態を調整可能範囲の限界に設定するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項７に記載のＣＭＯＳ回路特性自動調整装置において、
前記調整回路は、前記デジタル信号によって前記電流差がないことが示されたとき、前記第２のＭＯＳトランジスタの動作点をピンチオフ点に近づけるように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項９に記載のＣＭＯＳ回路特性自動調整装置において、
前記第２の電流を前記第１の電流に近づけるときの調整幅は、前記第２のＭＯＳトランジスタの動作点をピンチオフ点に近づけるときの調整幅よりも大きい
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項６に記載のＣＭＯＳ回路特性自動調整装置において、
前記比較回路は、前記比較結果として、前記第１及び第２の電流の電流差に応じた大きさのアナログ信号を出力するものであり、
前記調整回路は、前記アナログ信号に従って、前記第２のＭＯＳトランジスタの動作点がピンチオフ点に近づくように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項６に記載のＣＭＯＳ回路特性自動調整装置において、
前記調整回路は、前記対象回路及び前記レプリカ回路に印加される電源電圧を調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項６に記載のＣＭＯＳ回路特性自動調整装置において、
前記調整回路は、前記対象回路及び前記レプリカ回路に印加されるバイアスを調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。
請求項６に記載のＣＭＯＳ回路特性自動調整装置において、
前記調整回路は、前記第１及び第２のＭＯＳトランジスタ並びに前記第１及び第２のＭＯＳトランジスタ群における各ＭＯＳトランジスタに印加される基板電圧を調整するものである
ことを特徴とするＣＭＯＳ回路特性自動調整装置。