JP2007258243A - Mosトランジスタ特性検出装置及びcmos回路特性自動調整装置 - Google Patents
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Abstract
【解決手段】CMOS回路特性自動調整装置は、対象回路(100)中のMOSトランジスタ(101a)のドレイン電圧を最小にするレプリカ信号を生成するレプリカ信号生成回路(10)と、レプリカ信号を受けるレプリカ回路(20)と、対象回路及びレプリカ回路中のMOSトランジスタのドレイン電圧をそれぞれ受ける電圧バッファ(30a,30b)と、これら電圧バッファの出力電圧をそれぞれのドレインに受けるMOSトランジスタ(101c,101d)と、これらMOSトランジスタに流れる電流の大小を比較する比較回路(40)と、その比較結果に基づいて対象回路及びレプリカ回路の動作状態を調整する調整回路(50)とを備えている。
【選択図】図1
Description
図1は、第1の実施形態に係るCMOS回路特性自動調整装置の構成を示す。本装置は、レプリカ回路10、レプリカ信号生成回路20、電圧バッファ30a及び30b、比較回路40、調整回路50、及びnMOSトランジスタ101c及び101dを備え、対象回路100における定電流源としてのnMOSトランジスタ101aが飽和領域で動作するように対象回路100の動作状態を調整するものである。対象回路100は、任意のCMOS回路である。以下では、便宜のために、対象回路100は差動増幅回路であるとして説明する。
Vt=Vt0+γ(√(Vbs+2φF)−√(2φF))
ただし、Vt0は基板−ソース間の電圧をゼロとしてときの閾値電圧、γは基板バイアスの効果を表す係数、φFはフェルミポテンシャルである。このように、閾値電圧は、基板電圧の平方根の関数として影響している。
図4は、第2の実施形態に係るCMOS回路特性自動調整装置の構成を示す。本装置は、レプリカ回路10、レプリカ信号生成回路20、電圧バッファ30a’及び30b’、比較回路40’、調整回路50、及びMOSトランジスタ群60a及び60bを備え、対象回路100における定電流源としてのnMOSトランジスタ101aが飽和領域で動作するように対象回路100の動作状態を調整するものである。なお、レプリカ回路10、レプリカ信号生成回路20、調整回路50は第1の実施形態に係る装置の構成要素と同様であるためこれらの説明を省略し、以下、第1の実施形態と異なる点についてのみ説明する。
20 レプリカ信号生成回路
30a,30a’電圧バッファ(第1の電圧バッファ)
30b,30b’電圧バッファ(第2の電圧バッファ)
31a,31b 演算増幅器
32a,32b nMOSトランジスタ(MOSトランジスタ)
40,40’ 比較回路
41a pMOSトランジスタ(第1のIV変換回路、MOSトランジスタ)
41b pMOSトランジスタ(第2のIV変換回路、MOSトランジスタ)
42 比較器
43a 抵抗(第1のIV変換回路、抵抗素子)
43b 抵抗(第2のIV変換回路、抵抗素子)
50 調整回路
60a MOSトランジスタ群(第1のMOSトランジスタ群)
60b MOSトランジスタ群(第2のMOSトランジスタ群)
101a nMOSトランジスタ(第1のMOSトランジスタ)
101b nMOSトランジスタ(第2のMOSトランジスタ)
101c,101c1〜101c4 nMOSトランジスタ(第1のMOSトランジスタ群におけるMOSトランジスタ)
101d,101d1〜101d4 nMOSトランジスタ(第2のMOSトランジスタ群におけるMOSトランジスタ)
Claims (14)
- 対象回路中の第1のMOSトランジスタが飽和領域で動作しているか否かを検出する装置であって、
前記対象回路に入力されたならば前記第1のMOSトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、
前記対象回路のレプリカであって、前記第1のMOSトランジスタに相当する第2のMOSトランジスタを有し、前記レプリカ信号が入力されるレプリカ回路と、
前記第1のMOSトランジスタのドレイン電圧が入力される第1の電圧バッファと、
前記第2のMOSトランジスタのドレイン電圧が入力される第2の電圧バッファと、
特性及びゲート及びソースの印加電圧が前記第1のMOSトランジスタと同じであり、ドレインに前記第1の電圧バッファの出力電圧が印加されるMOSトランジスタを少なくとも一つ有する第1のMOSトランジスタ群と、
特性及びゲート及びソースの印加電圧が前記第1のMOSトランジスタと同じであり、ドレインに前記第2の電圧バッファの出力電圧が印加されるMOSトランジスタを少なくとも一つ有する第2のMOSトランジスタ群と、
前記第1のMOSトランジスタ群に流れる第1の電流及び前記第2のMOSトランジスタ群に流れる第2の電流の大小比較をする比較回路とを備えた
ことを特徴とするMOSトランジスタ特性検出装置。 - 請求項1に記載のMOSトランジスタ特性検出装置において、
前記比較回路は、
前記第1の電流を第1の電圧に変換する第1のIV変換回路と、
前記第2の電流を第2の電圧に変換する第2のIV変換回路と、
前記第1及び第2の電圧の大小比較をする比較器とを有する
ことを特徴とするMOSトランジスタ特性検出装置。 - 請求項2に記載のMOSトランジスタ特性検出装置において、
前記第1及び第2のIV変換回路は、いずれも、ダイオード接続されたMOSトランジスタである
ことを特徴とするMOSトランジスタ特性検出装置。 - 請求項2に記載のMOSトランジスタ特性検出装置において、
前記第1及び第2のIV変換回路は、いずれも、抵抗素子である
ことを特徴とするMOSトランジスタ特性検出装置。 - 請求項1に記載のMOSトランジスタ特性検出装置において、
前記第1の電圧バッファは、
前記第1のMOSトランジスタのドレイン電圧及び前記第1のMOSトランジスタ群におけるMOSトランジスタのドレイン電圧が入力される演算増幅器と、
前記第1のMOSトランジスタ群に接続され、ゲートに前記演算増幅器の出力電圧が印加されるMOSトランジスタとを有するものであり、
前記第2の電圧バッファは、
前記第2のMOSトランジスタのドレイン電圧及び前記第2のMOSトランジスタ群におけるMOSトランジスタのドレイン電圧が入力される演算増幅器と、
前記第2のMOSトランジスタ群に接続され、ゲートに前記演算増幅器の出力電圧が印加されるMOSトランジスタとを有するものである
ことを特徴とするMOSトランジスタ特性検出装置。 - CMOS回路における対象回路中の第1のMOSトランジスタが飽和領域で動作するように当該CMOS回路の動作状態を自動調整する装置であって、
前記対象回路に入力されたならば前記第1のMOSトランジスタのドレイン電圧を最小にするようなレプリカ信号を生成するレプリカ信号生成回路と、
前記対象回路のレプリカであって、前記第1のMOSトランジスタに相当する第2のMOSトランジスタを有し、前記レプリカ信号が入力されるレプリカ回路と、
前記第1のMOSトランジスタのドレイン電圧が入力される第1の電圧バッファと、
前記第2のMOSトランジスタのドレイン電圧が入力される第2の電圧バッファと、
特性及びゲート及びソースの印加電圧が前記第1のMOSトランジスタと同じであり、ドレインに前記第1の電圧バッファの出力電圧が印加されるMOSトランジスタを少なくとも一つ有する第1のMOSトランジスタ群と、
特性及びゲート及びソースの印加電圧が前記第1のMOSトランジスタと同じであり、ドレインに前記第2の電圧バッファの出力電圧が印加されるMOSトランジスタを少なくとも一つ有する第2のMOSトランジスタ群と、
前記第1のMOSトランジスタ群に流れる第1の電流及び前記第2のMOSトランジスタ群に流れる第2の電流の大小比較をする比較回路と、
前記比較回路の比較結果に基づいて、前記対象回路及び前記レプリカ回路の動作状態を調整する調整回路とを備えた
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項6に記載のCMOS回路特性自動調整装置において、
前記比較回路は、前記比較結果として、前記第1及び第2の電流の電流差の有無を示すデジタル信号を出力するものであり、
前記調整回路は、前記デジタル信号によって前記電流差があることが示されたとき、前記第2の電流が前記第1の電流に近づくように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項7に記載のCMOS回路特性自動調整装置において、
前記調整回路は、一回の調整で、前記対象回路及び前記レプリカ回路の動作状態を調整可能範囲の限界に設定するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項7に記載のCMOS回路特性自動調整装置において、
前記調整回路は、前記デジタル信号によって前記電流差がないことが示されたとき、前記第2のMOSトランジスタの動作点をピンチオフ点に近づけるように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項9に記載のCMOS回路特性自動調整装置において、
前記第2の電流を前記第1の電流に近づけるときの調整幅は、前記第2のMOSトランジスタの動作点をピンチオフ点に近づけるときの調整幅よりも大きい
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項6に記載のCMOS回路特性自動調整装置において、
前記比較回路は、前記比較結果として、前記第1及び第2の電流の電流差に応じた大きさのアナログ信号を出力するものであり、
前記調整回路は、前記アナログ信号に従って、前記第2のMOSトランジスタの動作点がピンチオフ点に近づくように、前記対象回路及び前記レプリカ回路の動作状態を調整するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項6に記載のCMOS回路特性自動調整装置において、
前記調整回路は、前記対象回路及び前記レプリカ回路に印加される電源電圧を調整するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項6に記載のCMOS回路特性自動調整装置において、
前記調整回路は、前記対象回路及び前記レプリカ回路に印加されるバイアスを調整するものである
ことを特徴とするCMOS回路特性自動調整装置。 - 請求項6に記載のCMOS回路特性自動調整装置において、
前記調整回路は、前記第1及び第2のMOSトランジスタ並びに前記第1及び第2のMOSトランジスタ群における各MOSトランジスタに印加される基板電圧を調整するものである
ことを特徴とするCMOS回路特性自動調整装置。
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