KR20080077052A - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 트렌치 분리 구조(trench isolation structure)와, 적어도 하나의 웰 영역, MOS 트랜지스터, 및 소자들을 전기적으로 접속하는 상호 접속부을 포함하는 고전압 회로부를 구비한다. 반전층의 형성을 방지하기 위한 전극이 웰 영역의 단부 근처 및 상호 접속부의 아래에 제공되는 트렌치 분리 영역 상의 영역에 형성되어, 그 아래의 반도체 기판의 포텐셜과 동일한 포텐셜로 고정되는 상호 접속부의 포텐셜로 인해 반도체 기판의 표면 상에 반전층의 기생적인 형성을 방지한다. 또한, 반도체 기판과 동일한 도전형의 중도핑된 불순물 영역으로 형성되는 가드 링 영역이 반전층의 형성을 방지하기 위한 전극의 아래에 제공되고, 반도체 기판의 포텐셜과 동일한 포텐셜에 고정되어 래치-업(latch-up)을 방지하도록 캐리어를 캡처한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 다중 전원 전압을 갖는 CMOS 장치 등에 사용되는 트렌치 분리 구조(trench isolation structure)를 갖는 반도체 장치에 관한 것이다.
다중 전원 전압을 사용하는 CMOS 장치를 갖는 반도체 장치에서는, 논리 회로와 같은 내부 회로를 형성하는 저전압부의 집적도를 향상시키는 것과, 동시에 장치 분리 영역에 기생 트랜지스터의 형성을 방지하여 입/출력 회로 등에 사용되는 고전압부의 래치-업(latch-up) 저항을 보증하는 것이 중요하다.
최근에, 장치 분리는, 다수의 경우에 LOCOS 분리보다 더 높은 집적에 더욱 적합한 트렌치 분리에 의해 실행된다. 그러나, LOCOS에는, 기생(parasitic) 채널을 방지하기 위한 중도핑된(heavily doped) 불순물 영역, 즉 소위 채널 스토퍼(stopper) 영역 또는 필드 도프(field dope) 영역이 반도체 기판의 반전을 방지하기 위해 용이하게 형성될 수 있으므로, 고전압 회로에 대한 장치 분리 특성이 우수하다. 반면에, 장치 분리에 트렌치 분리가 사용되는 반도체 장치는, 트렌치 분리 영역 상을 통과하는 상호 접속부의 포텐셜로 인해, 기생 채널이 트렌치 분리 영역의 하부 내의 반도체 기판 상에 쉽게 형성될 수 있어 특히 고전압 전원 회로부를 형성하는 문제를 유발한다는 문제점을 갖는다.
이하, 도 3을 참조하여 반전층 및 기생 채널의 형성, 및 반전층 및 기생 채널의 형성에 의해 초래되는 래치-업을 설명한다.
도 3은 종래의 반도체 장치의 고전압 회로부의 일부분을 도시하는 개략적인 횡단면도이다.
제1 웰(well) 영역으로서의 p-형 경도핑된(lightly doped) 불순물 영역의 p-웰 영역(201) 및 제2 웰 영역으로서의 n-형 경도핑된 불순물 영역의 n-웰 영역(202)이 제1 도전형의 반도체 기판으로서의 p-형실리콘 기판(101) 상에 나란히 형성된다. n-형 MOS 트랜지스터의 소스 및/또는 드레인 영역인 n-형 중도핑된 불순물 영역은 예를 들면, p-웰 영역(201)의 표면 상에 형성되는 한편, p-형 MOS 트랜지스터의 소스 및/또는 드레인 영역인 p-형 중도핑된 불순물 영역(502)은 예를 들면, n-웰 영역(202)의 표면 상에 형성된다. 장치 분리를 위한 트렌치 분리 영역(301)은 n-형 중도핑된 불순물 영역(501)과 p-형 중도핑된 불순물 영역(502) 사이에 형성된다. 소자들을 전기 접속하기 위한 알루미늄 등으로 형성된 상호 접속부(901)은 실리콘 산화물막 등인 제1 절연막(601)을 통해 그 위에 배치된다.
30 V의 전원 전압이 사용되는 고전압 회로에서는, 30 V의 전위가 종종 상호 접속부(901)에 인가된다. p-웰 영역(201)의 포텐셜은 접지 레벨(0 V)로 고정되어 있기 때문에, n-형 반전층(911)은 p-웰 영역(201) 내에서 트렌치 분리 영역(301) 아래에 쉽게 형성될 수 있다. 그 후, n-형 중도핑된 불순물 영역(501), n-형 반전층(911), 및 n-웰 영역(202)으로 형성된 기생 트랜지스터가 온 상태 전류 를 허용하도록 도전 상태로 된다. 온 상태 전류에 의해 초래되는 n-웰 영역(202)의 포텐셜의 상승으로 인해, p-형 중도핑된 불순물 영역(502), n-웰 영역(202), 및 p-형 실리콘 기판(101)으로 형성되는 수직 기생(vertical parasitic) PNP 트랜지스터가 턴 온된다. 이것은 p-웰 영역(201)의 포텐셜 강하를 초래하여, 소위 래치-업 현상이 발생한다.
그러나, 고전압 회로부에 충분한 래치-업 저항을 보증하기 위해, 기생 바이폴라 동작을 억제하도록 웰의 깊이를 증가시키는 것이 필요하며, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 누설 전류를 감소시키고 내(耐)고전압 특성을 보증하기 위해, 트렌치 분리부의 폭을 더 크게 제작하는 것이 필요하다. 따라서, 저전압 회로부가 고전압 회로부의 트렌치 분리 구조와 동일한 트렌치 분리 구조를 사용할 때에는, 더 높아질 필요가 있는 저전압부 내에서의 장치의 집적도가 감소한다.
그것의 향상을 위한 수단으로서, 고전압 회로부의 웰의 깊이를 저전압 회로부의 웰의 깊이보다 더 크게 제작하는 방법, 또는 고전압 회로부의 트렌치 분리부의 깊이를 저전압 회로부의 트렌치 분리부의 깊이보다 더 크게 제작하는 방법이 제안되고 있다(예를 들면, 일본 특허공개 2000-58673A 참조).
그러나, 상술한 바와 같이, 소자들이 트렌치 분리에 의해 분리되는 다중 전원 전압을 갖는 반도체 장치에서는, 고전압 회로부에 충분한 래치-업 저항을 보증하기 위해, 기생 바이폴라 동작을 억제하도록 웰의 깊이를 증가시키는 것이 필요하며, NMOS 트랜지스터와 PMOS 트랜지스터 사이의 누설 전류를 감소시키고 반전에 대한 내(耐)고전압 특성을 보증하기 위해, 트렌치 분리부의 폭을 더 넓게 제작하는 것이 필요하다. 따라서, 저전압 회로부가 고전압 회로부의 트렌치 분리 구조와 동일한 트렌치 분리 구조를 사용할 때에는, 저전압 회로부에서의 장치의 집적도가 높은 집적도에 대한 요구에 반하여 감소한다.
고전압 회로부의 웰의 깊이가 저전압 회로부의 웰의 깊이보다 더 크게 제작되거나, 고전압 회로부의 트렌치 분리부의 폭이 저전압 회로부의 트렌치 분리부의 폭보다 더 크게 제작된 개량이 제안되어 왔지만, 제조 단계의 수가 증가한다는 문제점과, 트렌치 분리부의 폭의 증가가 비용의 증가를 유발한다는 문제점이 있다.
상술한 문제점을 해결하기 위해, 본 발명에 따르면, 반도체 장치는 아래에서와 같이 구성된다.
본 발명에 따르면, 반도체 기판 상에 형성되는 고전압 회로부와 저전압 회로부; 트렌치 분리 영역에 의해 상기 고전압 회로부와 상기 저전압 회로부의 양자 내의 소자들을 분리하는 트렌치 분리 구조로서, 상기 고전압 회로부가, 웰 영역, MOS 트랜지스터, 및 소자들을 전기 접속하는 상호 접속부을 포함하는, 트렌치 분리 구조; 및 상기 웰 영역의 단부 근처 및 상기 상호 접속부의 아래에 제공되는 상기 트렌치 분리 영역 상의 영역에 제공되어 반전층의 형성을 방지하고, 상기 상호 접속부의 포텐셜에 의해 상기 반도체 기판의 표면 상에 기생 반전층의 형성을 방지하는 전극을 포함하는, 반도체 장치가 제공된다.
반전층의 형성을 방지하는 전극의 포텐셜은 그 아래에 위치 결정되는 상기 반도체 기판의 포텐셜과 동일하다.
또한, 상기 반도체 기판과 동일한 도전형의 중도핑된 불순물 영역으로 형성된 가드 링 영역이 반전층의 형성을 방지하는 전극 아래에 제공되고, 거기에 전기적으로 접속되어 반도체 기판의 포텐셜이 확실하게 고정되고, 바이폴라이 동작이 일어날 때, 캐리어가 래치-업을 방지하도록 캡처된다.
상술한 수단에 의하면, 제조 단계들의 수가 증가되지 않고, 고전압 회로부에 대해 충분한 장치 분리 특성 및 래치-업 저항이 보증되며, 저전압 회로부가 고전압 회로부의 트렌치 분리 구조와 동일한 트렌치 분리 구조를 사용하면서도 집적도가 높은, 반도체 장치를 얻을 수 있다.
(실시예 1)
도 1은 본 발명에 따르는 반도체 장치의 고전압 회로부의 제1 실시예를 도시하는 개략적인 횡단면도이다.
제1 웰로서의 p-형 경도핑된 불순물 영역의 p-웰 영역(201) 및 제2 웰로서의 n-형 경도핑된 불순물 영역의 n-웰 영역(202)이 제1 도전형의 반도체 기판으로서의 p-형 실리콘 기판(101) 상에 나란히 형성된다. n-형 MOS 트랜지스터의 소스/드레인 영역인 n-형 중도핑된 불순물 영역(501)은 예를 들면, p-웰 영역(201)의 표면 상에 형성되는 한편, p-형 MOS 트랜지스터의 소스 및/또는 드레인 영역인 p-형 중도핑된 불순물 영역(502)은 예를 들면, n-웰 영역(202)의 표면 상에 형성된다. 장치 분리를 위한 트렌치 분리 영역(301)은 n-형 중도핑된 불순물 영역(501)과 p-형 중도핑된 불순물 영역(502) 사이에 형성된다.
MOS 트랜지스터의 게이트 전극을 형성하는 것과 동일한 박막인 다결정 실리콘 또는 금속의 박박으로 형성되는 n-형 반전층의 형성을 방지하기 위한 전극(701)이, n-웰과의 접합면을 따라 실리콘 산화물막 등인 제1 절연막(601)을 통해 p-웰 영역(201) 상의 장치 분리를 위한 트렌치 분리 영역(301) 위에 형성된다. 도시하지는 않았지만, n-형 반전층의 형성을 방지하기 위한 전극(701)은 p-웰 영역(201)의 포텐셜과 동일한 포텐셜에 접속되어 예컨대, 접지 레벨로 고정된다.
MOS 트랜지스터의 게이트 전극을 형성하는 것과 동일한 박막인 다결정 실리콘 또는 금속의 박박으로 형성되는 p-형 반전층의 형성을 방지하기 위한 전극(702)이, p-웰과의 접합면을 따라 실리콘 산화물막 등인 제1 절연막(601)을 통해 n-웰 영역(202) 상의 장치 분리를 위한 트렌치 분리 영역(301) 위에 형성된다. 도시하지는 않았지만, p-형 반전층의 형성을 방지하기 위한 전극(702)은 n-웰 영역(202)의 포텐셜과 동일한 포텐셜에 접속되어 예컨대, 전원 전압으로 고정된다.
장치들을 전기적으로 접속하기 위한 알루미늄 등으로 형성된 상호 접속부(901)이, 제2 절연막(801)을 통해 n형 반전층의 형성을 방지하기 위한 전극(701)과 p형 반전층의 형성을 방지하기 위한 전극(702) 위에 형성된다.
여기에서, 예컨대, 30 V만큼 높은 전위가 상호 접속부(901)에 인가될 때, n형 반전층의 형성을 방지하기 위한 전극(701)이 상호 접속부(901)과 p-웰 영역(201) 사이에 배치되고 n형 반전층의 형성을 방지하기 위한 전극(701)의 포텐셜이 p-웰 영역(201)의 포텐셜과 동일한 포텐셜로 고정되기 때문에, n-형 반전층이 p-웰 영역(201)의 표면 상에 형성되지 않는다.
예컨대, 0 V만큼 낮은 포텐셜이 상호 접속부(901)에 인가될 때, 상호 접속부(901)과 예컨대, 30 V만큼 높은 전원 전압으로 고정되는 n-웰 영역(202)의 표면 사이의 포텐셜 차이가 크기 때문에, p-형 반전층이 n-웰 영역(202)의 표면 상에 형성될 수도 있는 가능성이 있다. 그러나, 본 발명에 따르면, p형 반전층의 형성을 방지하기 위한 전극(702)이 상호 접속부(901)과 n-웰 영역(202) 사이에 배치되고 p형 반전층의 형성을 방지하기 위한 전극(702)의 포텐셜이 n-웰 영역(202)의 포텐셜과 동일한 포텐셜로 고정되기 때문에, n-웰 영역(202)에 비해 비교적 낮은 포텐셜이 상호 접속부(901)에 인가될 때에도, p-형 반전층이 n-웰 영역(202)의 표면 상에 형성되지 않는다.
상술한 바와 같이, 본 발명에 따르면, 반전층의 형성이 효과적으로 방지될 수 있고, 당연한 것으로 여겨지는 그 래치-업의 발생이 미리 방지될 수 있다.
제1 절연막(601)이 도 1에 도시된 실시예에 존재하지만, 제1 절연막(601)이 반드시 필요한 것은 아니다.
또한, 도 1에 도시된 실시예에서, 반도체 기판과 웰 영역의 조합에 대하여, p-형 실리콘 기판은 제1 도전형의 반도체 기판이고, p-웰은 제1 웰이며, n-웰은 제2 웰이다. 그러나, n-형 실리콘 기판이 제1 도전형의 반도체 기판이고, n-웰이 제1 웰이며, p-웰이 제2 웰인 경우에는, 그 극성이 도 1에 도시된 실시예의 극성과 반대로 될 수 있다.
반도체 장치가 하나의 도전형만을 갖는 웰 영역들을 갖도록 구성될 때, 예컨대, p-형 실리콘 기판이 제1 도전형의 반도체 기판이고 n-웰이 제2 웰일 때, p-형 실리콘 기판을 도 1에 도시된 실시예의 p-웰 영역으로 간주함으로써, 유사한 효과가 얻어질 수 있다. 동일한 방식으로, n-형 실리콘 기판이 제1 도전형의 반도체 기판이고, n-웰이 제1 웰이며, p-웰이 제2 웰인 경우와 반대의 조합이면서 유사한, n-형 실리콘 기판이 제1 도전형의 반도체 기판이고 p-웰이 제2 웰인 경우에는, 그 극성이 반대로 제작될 수 있다.
본 발명에 따르는 반도체 장치의 저전압 회로부(도시 생략)에서의 낮은 동작 전압이 기생 바이폴라 동작 및 래치-업의 발생 확률을 낮게 만드는 것임을 유념해야 한다. 상술한 반전층의 형성을 방지하기 위한 전극이 불필요하게 되어, 그에 따라 더 높은 집적이 가능하게 된다.
(실시예 2)
도 2는 본 발명에 따르는 반도체 장치의 고전압 회로부의 제2 실시예를 도시하는 개략적인 횡단면도이다.
제1 웰로서의 p-형 경도핑된 불순물 영역의 p-웰 영역(201) 및 제2 웰로서의 n-형 경도핑된 불순물 영역의 n-웰 영역(202)이 제1 도전형의 반도체 기판으로서의 p-형 실리콘 기판(101) 상에 나란히 형성된다. n-형 MOS 트랜지스터의 소스/드레인 영역인 n-형 중도핑된 불순물 영역(501)은 예를 들면, p-웰 영역(201)의 표면 상에 형성되는 한편, p-형 MOS 트랜지스터의 소스 및/또는 드레인 영역인 p-형 중도핑된 불순물 영역(502)은 예를 들면, n-웰 영역(202)의 표면 상에 형성된다. 소자 분리를 위한 트렌치 분리 영역(301)은 n-형 중도핑된 불순물 영역(501)과 p-형 중도핑된 불순물 영역(502) 사이에 형성된다.
이 실시예는, p-웰 영역(201)과 동일한 도전형인 중도핑된 불순물 영역의 p형 가드 링(guard ring) 영역(421)이 p-웰 영역(201)의 표면 상에 및 제1 절연막(601)을 통해 형성되는 n-형 반전층의 형성을 방지하기 위한 전극(701)의 아래에 형성되어, 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어(carrier)를 캡처하기 위해 그리고 p-웰 영역(201)의 포텐셜을 확실하게 고정하기 위해 접촉 영역(411)을 통해 n-형 반전층의 형성을 방지하기 위한 전극(701)에 전기적으로 접속되는 점과, n-웰 영역(202)과 동일한 도전형을 갖는 중도핑된 불순물 영역의 n-형 가드 링 영역(422)이 n-웰 영역(202)의 표면 상에 및 제1 절연막(601)을 통해 형성되는 p-형 반전층의 형성을 방지하기 위한 전극(702)의 아래에 형성되어, 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하기 위해 그리고 n-웰 영역(202)의 포텐셜을 확실하게 고정하기 위해 접촉 영역(411)을 통해 p-형 반전층의 형성을 방지하기 위한 전극(702)에 전기적으로 접속되는 점에서, 도 1에 도시된 실 시예와 상이하다.
장치들을 전기적으로 접속하기 위해 알루미늄 등으로 형성되는 상호 접속부(901)이, 제2 절연막(801)을 통해 n형 반전층의 형성을 방지하기 위한 전극(701)과 p형 반전층의 형성을 방지하기 위한 전극(702) 위에 형성된다.
여기에서, 예컨대, 30 V만큼 높은 전위가 상호 접속부(901)에 인가될 때, n형 반전층의 형성을 방지하기 위한 전극(701)이 상호 접속부(901)과 p-웰 영역(201) 사이에 배치되므로 n형 반전층이 p-웰 영역(201)의 표면 상에 형성되지 않고, n형 반전층의 형성을 방지하기 위한 전극(701)이, 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하기 위해 그리고 아래에 위치하는 p-웰 영역(201)의 포텐셜을 확실하게 고정하기 위해 p-웰 영역(201)과 동일한 도전형을 갖는 중도핑된 불순물 영역의 p-형 가드 링 영역(421)에 전기적으로 접속되기 때문에, n형 반전층의 형성을 방지하기 위한 전극(701)의 포텐셜이 p-웰 영역(201)의 포텐셜과 동일한 포텐셜로 고정된다.
예컨대, 0 V만큼 낮은 포텐셜이 상호 접속부(901)에 인가될 때, 상호 접속부(901)과 예컨대, 30 V만큼 높은 전원 전압으로 고정되는 n-웰 영역(202)의 표면 사이의 포텐셜 차이가 크기 때문에, p-형 반전층이 n-웰 영역(202)의 표면 상에 형성될 수도 있는 가능성이 있다. 그러나, 본 발명에 따르면, p형 반전층의 형성을 방지하기 위한 전극(702)이 상호 접속부(901)과 n-웰 영역(202) 사이에 배치되므로 p형 반전층이 n-웰 영역(202)의 표면 상에 형성되지 않고, p형 반전층의 형성을 방지하기 위한 전극(702)이, 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리 어를 캡처하기 위해 그리고 아래에 위치하는 n-웰 영역(202)의 포텐셜을 확실하게 고정하기 위해 n-웰 영역(202)의 도전형과 동일한 도전형을 갖는 중도핑된 불순물 영역의 n-형 가드 링 영역(422)에 전기적으로 접속되기 때문에, 반전층의 형성을 방지하기 위한 전극(702)의 포텐셜이 n-웰 영역(202)의 포텐셜과 동일한 포텐셜로 고정된다.
도 2에 도시된 실시예에서는, 도 1에 도시된 실시예에 덧붙여, p-형 가드 링 영역(421) 및 n-형 가드 링 영역(422)이, 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하기 위해 그리고 p-웰 영역(201) 및 n-웰 영역(202)의 포텐셜을 확실하게 고정하기 위해 가드 링으로서 작용하기 때문에, 래치-업 저항이 도 1에 도시된 실시예와 비교하여 더욱 향상될 수 있다. 또한, -형 가드 링 영역(421) 및 n-형 가드 링 영역(422)이 각각 n-형 반전층의 형성을 방지하기 위한 전극(701) 및 p-형 반전층의 형성을 방지하기 위한 전극(702) 아래에 배치되기 때문에, 부가적인 영역이 불필요하고 비용의 증가도 발생하지 않는다.
도 1에 도시된 실시예와 유사하게, 반도체 기판과 웰 영역의 조합에 대하여, 여러 가지 조합이 가능하며, 여기에서는 그 설명을 생략하고 있음을 유념해야 한다.
다른 부재들에 대해서는, 유사한 번호들이 도 1에 도시된 유사하거나 동일한 부재들을 나타내는 데 사용되며, 그 설명을 또한 생략한다.
상술한 바와 같이, 본 발명에 따르면, 제조 단계들의 수가 증가되지 않고, 고전압 회로부에 대해 충분한 장치 분리 특성 및 래치-업 저항이 보증되며, 저전압 회로부가 고전압 회로부의 트렌치 분리 구조와 동일한 트렌치 분리 구조를 사용하면서도 집적의 스케일이 큰, 반도체 장치를 얻을 수 있다.
도 1은 본 발명에 따르는 반도체 장치의 고전압 회로부의 제1 실시예를 도시하는 개략적인 횡단면도이다.
도 2는 본 발명에 따르는 반도체 장치의 고전압 회로부의 제2 실시예를 도시하는 개략적인 횡단면도이다.
도 3은 종래의 반도체 장치의 고전압 회로부의 일부분을 도시하는 개략적인 횡단면도이다.

Claims (8)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되는 고전압 회로부와 저전압 회로부;
    트렌치 분리 영역에 의해 상기 고전압 회로부와 상기 저전압 회로부의 양자 내의 소자들을 분리하는 트렌치 분리 구조(trench isolation structure)로서, 상기 고전압 회로부가,
    웰 영역,
    MOS 트랜지스터, 및
    소자들을 전기 접속하는 상호 접속부을 포함하는, 트렌치 분리 구조; 및
    상기 웰 영역의 단부 근처 및 상기 상호 접속부의 아래에 제공되는 상기 트렌치 분리 영역 상의 영역에 제공되어 반전층의 형성을 방지하고, 상기 상호 접속부의 포텐셜에 의해 상기 반도체 기판의 표면 상에 기생 반전층의 형성을 방지하는 전극을 포함하는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 고전압 회로부는,
    제1 도전형의 반도체 기판;
    상기 제1 도전형의 제1 웰; 및
    제2 도전형의 제2 웰을 더 포함하고,
    반전층의 형성을 방지하는 상기 전극은, 상기 트렌치 분리 영역 상 및 상기 상호 접속부 아래의 상기 제1 웰 및 상기 제2 웰 사이의 접합에서, 상기 제1 웰의 단부에서의 영역과 상기 제2 웰의 단부에서의 영역의 각각에 형성되는, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극의 포텐셜은 상기 제1 웰의 포텐셜과 동일하고,
    상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극의 포텐셜은 상기 제2 웰의 포텐셜과 동일한, 반도체 장치.
  4. 청구항 2에 있어서,
    상기 제1 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극 아래에 제공되는 상기 제1 웰과 동일한 도전형의 중도핑된(heavily doped) 불순물 영역으로 형성되고, 상기 제1 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극에 전기적으로 접속되어 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하고 상기 제1 웰의 포텐셜을 확실하게 고정시키는, 제1 가드 링 영역; 및
    상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극 아래에 제공되는 상기 제2 웰과 동일한 도전형의 중도핑된 불순물 영역으로 형성되고, 상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극에 전기적으로 접속되어 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하고 상기 제2 웰의 포텐셜을 확실하게 고정시키는, 제2 가드 링 영역을 더 포함하는, 반도체 장치.
  5. 청구항 1에 있어서,
    상기 고전압 회로부는,
    제1 도전형의 반도체 기판; 및
    제2 도전형의 제2 웰을 포함하며,
    반전층의 형성을 방지하는 상기 전극은, 상기 제1 도전형의 상기 반도체 기판의 단부에서의 영역과, 상기 제1 도전형의 상기 반도체 기판과 상기 트렌치 분리 영역 상 및 상기 상호 접속부 아래의 상기 제2 웰 사이의 접합에 가까운 상기 제2 웰의 단부에서의 영역의 각각에 형성되는, 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제1 도전형의 상기 반도체 기판 상에 형성되는 반전층의 형성을 방지하는 상기 전극의 포텐셜은 상기 제1 도전형의 상기 반도체 기판의 포텐셜과 동일하고,
    상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극의 포텐셜은 상기 제2 웰의 포텐셜과 동일한, 반도체 장치.
  7. 청구항 5에 있어서,
    상기 제1 도전형의 상기 반도체 기판 상에 형성되는 반전층의 형성을 방지하는 상기 전극 아래에 제공되는 상기 제1 도전형의 상기 반도체 기판과 동일한 도전형의 중도핑된 불순물 영역으로 형성되고, 상기 제1 도전형의 상기 반도체 기판 상에 형성되는 반전층의 형성을 방지하는 상기 전극에 전기적으로 접속되어 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하고 상기 제1 도전형의 상기 반도체 기판의 포텐셜을 확실하게 고정시키는, 제1 가드 링 영역; 및
    상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극 아래에 제공되는 상기 제2 웰과 동일한 도전형의 중도핑된 불순물 영역으로 형성되고, 상기 제2 웰 상에 형성되는 반전층의 형성을 방지하는 상기 전극에 전기적으로 접속되어 바이폴라 동작이 일어날 때 래치-업을 방지하도록 캐리어를 캡처하고 상기 제2 웰의 포텐셜을 확실하게 고정시키는, 제2 가드 링 영역을 더 포함하는, 반도체 장치.
  8. 청구항 1에 있어서,
    반전층의 형성을 방지하는 상기 전극은 상기 고전압 회로부 내에 형성되는 상기 MOS 트랜지스터의 게이트 전극을 형성하는 박막과 같은 박막으로 형성되는 반도체 장치.
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