KR20080074846A - 플라즈마 디스플레이 장치 및 그 표시 방법 - Google Patents

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마사노리 다께우찌
도시오 우에다
시게하루 아사오
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히다찌 플라즈마 디스플레이 가부시키가이샤
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Abstract

본원 발명은 피크 휘도를 높게 해도 표시 결점 등의 화질 저하가 발생하지 않는 플라즈마 디스플레이 장치를 실현하는 것을 목적으로 한다. 서브 필드법을 이용하여 계조 표시를 행하는 플라즈마 디스플레이 장치로서, 동일 방향으로 연장되며, 인접하여 교대로 배치된 복수의 주사 전극 및 유지 전극과, 복수의 주사 전극 및 유지 전극에 직교하는 방향으로 연장되는 복수의 어드레스 전극을 구비하는 플라즈마 디스플레이 패널(11)과, 서브 필드마다의 표시 부하율을 검출하고, 검출한 표시 부하율에 따라 서브 필드마다의 서스테인 펄스 주기를 변경하는 서스테인 펄스 주기 변경 수단(25, 26)과, 서스테인 펄스 주기를 변경함으로써 생긴 변동 시간을 1표시 필드 내에서 합계한 전체 변동 시간 합계값을 산출하고, 전체 변동 시간 합계값에 따라 각 서브 필드의 서스테인 펄스수를 증감하는 적응적 서스테인 펄스수 변경 수단(27, 28)를 구비한다.
Figure P1020080074703
플라즈마 디스플레이 패널, 표시 부하율, 빈 시간, 서스테인 펄스, 적응적 서스테인

Description

플라즈마 디스플레이 장치 및 그 표시 방법{PLASMA DISPLAY DEVICE AND DISPLAY METHOD THEREOF}
본 발명은 서브 필드법에 의해 계조 표시를 행하는 플라즈마 디스플레이 장치에 관한 것이다.
평면 디스플레이로서 플라즈마 디스플레이 장치(PDP 장치)가 실용화되어 있으며, 고휘도의 박형 디스플레이로서 기대되고 있다. PDP 장치에서는, 각 표시 셀을 점등할지의 여부의 제어만을 행할 수 있기 때문에, PDP 장치에서 계조 표시를 행하는 경우에는, 1표시 필드를 복수의 서브 필드로 구성하고, 각 셀마다 점등하는 서브 필드를 조합하여 표시를 행한다. 각 서브 필드는, 적어도 표시 셀을 선택하는 어드레스 기간과, 선택한 셀을 점등하는 서스테인 기간을 갖는다. 서스테인 기간에는 서스테인 펄스가 인가되어 서스테인 방전이 발생하여, 서스테인 펄스의 개수로 휘도가 결정된다. 서스테인 펄스의 주기가 동일하면, 서스테인 기간의 길이로 휘도가 결정되게 된다. 가장 일반적이며 효율이 양호한 서브 필드 구성은, 각 서브 필드의 서스테인 기간의 길이, 즉 휘도비를 2의 누승으로 하는 것이지만, 최근에는 위(僞)윤곽 등을 저감하기 위해 각종 서브 필드 구성이 제안되어 있다. 본 발명은 어떤 서브 필드 구성으로 표시를 행하는 PDP 장치에도 적용 가능하다.
또한, PDP 장치에는 각종 방식이 제안되어 있으며, 본 발명은 어떤 방식의 PDP 장치에도 적용 가능하다. PDP 장치의 구성이나 구동 방법에 대해서는 널리 알려져 있기 때문에, 여기서는 자세한 설명은 생략한다.
PDP 장치에서는, 전체 화면 중의 점등하는 셀의 비율(표시 부하율)이 크면 큰 서스테인 전류가 흐르게 되어 서스테인 펄스의 실효 전압이 저하되어 휘도가 저하된다. 서브 필드법으로 계조 표시를 행하는 경우, 서브 필드마다의 표시 부하율이 다르기 때문에 각 서브 필드의 휘도비가 소정의 관계로부터 어긋나 정상적인 계조 표시를 행할 수 없는 문제가 발생한다. 특개평9-185343호 공보는, 이러한 문제를 해결하기 위해, 각 서브 필드의 표시 부하율을 검출하여 휘도비를 유지하도록 각 서브 필드의 서스테인 펄스수를 보정하는 구성을 개시하고 있다.
PDP 장치의 문제점으로서, 브라운관에 비해 피크 휘도가 뒤떨어지는 점과, 소비 전력이 큰 점을 들 수 있다. 그 때문에, 영상 전체의 휘도가 높을 때에는 각 서브 필드의 서스테인 펄스수를 감소시켜 전체적으로 저휘도의 영상을 표시하고, 영상 전체의 휘도가 낮을 때에는 각 서브 필드의 서스테인 펄스수를 증가시켜 일부분은 고휘도의 영상을 표시하는 전력 제어가 행해지고 있다. 특개2000-322025호 공보는, 이러한 전력 제어의 하나의 방법으로서, 1화면 전체의 평균적인 휘도 레벨을 검출하여, 휘도 레벨이 소정 값 미만일 때에는 서스테인 펄스 주기를 짧게 하는 것을 개시하고 있다. 이에 의해, 전체적으로 어두운 영상일 때에는 피크 휘도가 향상된다.
서스테인 펄스 주기를 짧게 한 경우, 서스테인 펄스의 파형의 왜곡(distortion)의 영향이 상대적으로 커지게 되어, 소정의 서스테인 전압이 인가되지 않는 경우가 발생한다. 특히, 표시 부하율이 커지면 서스테인 전류가 증가되고, 그에 따라 전압 강하가 발생하여 실제로 인가되는 실효 전압이 저하된다. 도 1은, 서스테인 펄스 주기가 6㎲, 8㎲ 및 10㎲인 경우에, 표시 부하율에 대한 소정의 전압의 서스테인 펄스를 인가했을 때의 실효 서스테인 전압의 관계를 도시한 도면이다. 실효 서스테인 전압이 저하되면 서스테인 방전이 발생하지 않거나 도중에서 정지하여 결점이 발생하거나, 정상적인 휘도에서의 발광이 행하여지지 않는 등의 문제가 발생한다. 특개2000-322025호 공보에 개시된 구성에서는, 휘도 레벨이 낮을 때, 즉 표시 부하율이 작을 때에는 서스테인 펄스 주기를 짧게 하고 있어, 도 1의 파선 A로 나타낸 바와 같은 제어를 행하게 된다.
그러나, 서브 필드법에 의해 계조 표현을 행하는 경우에 실제로 문제가 되는 것은 각 서브 필드에서의 표시 부하율이다. 예를 들면, 휘도비가 큰 서브 필드의 표시 부하율은 매우 작지만, 휘도비가 작은 서브 필드의 표시 부하율이 큰 경우, 1화면 전체의 평균적인 휘도 레벨(표시 부하율)은 작아져, 특개2000-322025호 공보에 따르면 서스테인 펄스 주기를 짧게 한다. 따라서, 휘도비가 작은 표시 부하율이 큰 서브 필드에서도 서스테인 펄스 주기를 짧게 하게 되어, 결점이 발생하는 등의 문제가 발생한다.
본 발명은, 이러한 문제를 해결하는 것을 목적으로 하여, 피크 휘도를 높게 해도 표시 결점 등의 화질 저하가 발생하지 않는 PDP 장치의 실현을 목적으로 한다.
상기 목적을 실현하기 위해, 본 발명의 PDP 장치는, 서브 필드마다의 표시 부하율을 검출하고, 각 서브 필드의 표시 부하율에 따라 서스테인 펄스 주기를 변화시킨다. 그러나, 각 서브 필드의 서스테인 기간이 일정한 경우, 일부의 서브 필드의 서스테인 펄스 주기를 변화시키면, 서브 필드의 휘도비가 변화되게 된다. 따라서, 본 발명에서는, 적응적 서스테인 펄스수 변경 수단을 설치하여, 서스테인 펄스 주기를 변경함으로써 발생한 변동 시간을 1표시 필드 내에서 합계한 전체 변동 시간 합계값을 산출하고, 전체 변동 시간 합계값에 따라 각 서브 필드의 서스테인 펄스수를 증감한다.
도 2는 본 발명의 원리를 설명하는 도면이다. 도시한 바와 같이, 1표시 필드는 4개의 서브 필드 SF1-SF4로 구성된다. 서스테인 펄스 주기를 변경하기 전은, 서스테인 펄스 주기는 모든 서브 필드에서 8㎲이고, SF1-SF4의 서스테인 기간은 80㎲, 160㎲, 320㎲ 및 640㎲이며, SF1-SF4의 서스테인 펄스수는 10, 20, 40 및 80이다.
SF3과 SF4의 표시 부하율이 소정 값 미만인 경우, SF3과 SF4의 서스테인 펄스 주기를 6㎲로 변경한다. 이 경우, 듀티비가 일정하면, 펄스 폭도 마찬가지의 비율로 변화된다. SF3과 SF4의 서스테인 펄스수를 40 및 80으로 유지하면, SF3과 SF4에서 각각 80㎲와 160㎲의 빈 시간이 생기게 된다. 따라서, SF1과 SF2의 서스테인 펄스 주기를 8㎲, SF3과 SF4의 서스테인 펄스 주기를 6㎲로 유지한 후에, SF1-SF4의 서스테인 펄스수를, 각각 12, 24, 48, 96으로 한다. 이에 의해, 총 서스테인 펄스수는 150으로부터 180으로 증가하여 피크 휘도가 향상되고, 게다가 각 서브 필드의 휘도비는 소정의 관계로 유지된다. 각 서브 필드의 휘도비를 유지한 상태 그대로 각 서브 필드의 서스테인 펄스수를 증가시키기 위해서는, 96㎲ 이상의 빈 시간이 필요하지만, 도시한 48㎲의 빈 시간은 이를 만족시키기 못하기 때문에, 빈 시간으로 된다. 또한, 표시 부하율이 큰 SF1과 SF2의 서스테인 펄스 주기는 8㎲ 그대로이고 결점 등은 발생하지 않으며, SF3과 SF4의 서스테인 펄스 주기는 6㎲로 되지만, 표시 부하율이 낮기 때문에 마찬가지로 결점 등은 발생하지 않는다.
또한, 표시 부하율이 소정의 값보다 클 때에는 반대로 그 서브 필드의 서스테인 펄스 주기를 확대하여 서스테인 방전을 안정화하는 것도 가능하다. 특히, PDP 장치에서는 일반적으로 소비 전력 제어를 행하고 있으며, 총 발광 펄스수가 증가하면 소비 전력이 너무 커지기 때문에, 총 서스테인 펄스수를 감소시키고 있다. 이러한 경우에는, 1필드 내에 빈 시간이 생기게 된다. 이러한 경우에는, 서스테인 펄스 주기를 확대하여 서스테인 방전을 안정화하는 것이 바람직하다. 따라서, 서스테인 펄스 주기 변경 수단은, 서브 필드마다 표시 부하율이 소정의 값보다 작을 때에는 그 서브 필드의 서스테인 펄스 주기를 단축하고, 소정의 값보다 클 때에는 확대한다. 주파수 변경은, 모든 서브 필드를 대상으로 해도 되지만, 최대 휘도의 서브 필드를 포함하는 일부의 서브 필드만을 대상으로 해도 된다.
적응적 서스테인 펄스수 변경 수단은, 각 서브 필드의 휘도비를 유지하도록 서스테인 펄스수를 증감한다.
또한, 도 1에 도시한 바와 같이, 서스테인 펄스 주기를 변경하면 실효 서스테인 전압이 변화되어 휘도가 변화되기 때문에, 적응적 휘도 보정 수단을 더 설치하여 서스테인 펄스 주기의 변경을 수반하는 휘도 변화를 보정하고, 적응적 서스테인 펄스수 변경 수단은, 보정 결과에 따라 각 서브 필드의 서스테인 펄스수를 증감하는 것이 바람직하다.
또한, 각 서브 필드의 표시 부하율에 따라 실효 서스테인 전압이 변화되기 때문에 그에 따라 그 변화를 보정하는 것이 바람직하며, 적응적 서스테인 펄스수 변경 수단은, 각 서브 필드의 서스테인 펄스수를 증감한다.
또한, 서스테인 펄스수를 변경하는 경우, 크게 변화시키면 표시에 큰 변화가 생기기 때문에, 그와 같은 변화가 감지되지 않도록, 복수의 표시 필드에 걸쳐 단계적으로 변경하는 것이 바람직하다. 또한, 서스테인 펄스 주기의 변경에 따라 서스테인 펄스를 변경하는 경우도, 복수의 표시 필드에 걸쳐 단계적으로 변경하는 것이 바람직하다.
또한, 모든 서브 필드 또는 소정의 휘도비 이상의 서브 필드의 표시 부하율이 소정의 값보다 작을 때에는, 모든 서브 필드 또는 최대 휘도의 서브 필드를 포함하는 일부의 서브 필드의 서스테인 펄스 주기를 동일 주기로 변경하도록 하면, 제어가 용이하다.
이상 설명한 바와 같이, 본 발명에 따르면, 피크 휘도를 높게 해도 표시 결점 등의 화질 저하가 발생하지 않는 PDP 장치가 실현된다.
<실시예>
도 3은 본 발명의 제1 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도이다. 도시한 바와 같이, 이 PDP 장치는, 플라즈마 디스플레이 패널(11)과, 패널(11)의 어드레스 전극을 구동하는 신호를 출력하는 어드레스 전극 구동 회로(12)와, 스캔 전극(Y 전극)에 순차적으로 인가하는 스캔 펄스 및 리세트 펄스와 서스테인 펄스를 출력하는 스캔 전극 구동 회로(13)와, 서스테인 전극(X 전극)에 인가하는 리세트 펄스와 서스테인 펄스를 출력하는 서스테인 전극 구동 회로(14)와, 영상 입력 신호를 디지털 신호로 변환함과 함께 타이밍 신호를 발생하는 A/D 변환 회로(21)와, 디저(dither)나 오차 확산 등의 처리에 의해 영상 신호의 계조수를 조정하는 표시 계조 조정 회로(22)와, 조정된 영상 디지털 신호를 전개하여 각 셀을 계조 표시하기 위한 점등 서브 필드의 조합을 결정하는 영상 신호-SF 대응 회로(23)와, 서브 필드 표시를 위한 구동 신호를 발생하는 SF 처리 회로(24)를 갖고, SF 처리 회로(24)로부터 어드레스 전극 구동 회로(12)와 스캔 전극 구동 회로(13)와 서스테인 전극 구동 회로(14)에 구동 신호가 공급된다. 이상의 구성은, 종래 기술의 PDP 장치와 동일하다. 따라서, 구동 파형 등의 상세에 대해서는 여기서는 설명을 생략한다.
제1 실시예의 PDP 장치는, 각 서브 필드의 표시 부하율을 검출하는 SF 부하 율 검출 회로(25)와, 검출한 각 서브 필드의 표시 부하율에 따라 각 서브 필드의 서스테인 펄스 주기를 변경하는 서스테인 주기 변경 회로(26)와, 서스테인 펄스 주기가 변경되었을 때의 빈 시간의 변동을 산출하는 빈 시간 산출 회로(27)와, 산출된 빈 시간을 각 서브 필드의 휘도비와 서스테인 펄스 주기와의 곱에 비례시켜 배분하는 빈 시간 재배분 회로(28)와, 배분된 시간에의 서스테인 펄스의 할당을, 휘도의 연속성을 유지하도록 복수의 필드에 걸쳐 증가 또는 감소시킴으로써 행하는 표시 계조 보정 회로(29)를 갖는다. 빈 시간 산출 회로(27)와 빈 시간 재배분 회로(28)가 적응적 서스테인 펄스수 변경 수단에 상당한다.
도 4는 영상 신호와 제1 실시예에서의 처리의 관계를 설명하는 도면이다. 도시한 바와 같이, 1표시 필드의 선두에는 수직 동기 신호 VIN이 있어, 각 표시 필드의 개시를 검출한다. 수직 동기 신호 VIN에 이어서 영상 신호가 입력된다. 각 필드의 영상 신호는 모두 입력된 후 다음 필드의 영상 신호의 입력이 개시되기까지의 동안에 처리1이 행해진다. 계속해서 각 서브 필드의 개시에 동기하여 처리2가 행해지고, 각 서브 필드의 구동 신호가 생성되어 표시가 행해진다.
도 5는 처리1의 흐름도이고, 도 6은 처리1 내에서 행해지는 처리A를 도시하는 흐름도이다.
단계 101에서는, 각 서브 필드 SF의 표시 부하율 SFL[ ]을 계측한다. 단계 102에서는, 각 서브 필드의 표시 부하율 SFL[ ]에 각 서브 필드의 휘도비 SFW[ ]를 곱한 것을 모든 서브 필드에 대하여 가산하여 가중 평균 부하를 산출한다. 단계 101과 102의 처리는 SF 부하율 검출 회로(25)가 행한다.
단계 103에서는, 가중 평균 부하가 25% 미만인지를 판정하여, 25% 이상인 경우에는 단계 105로 진행하여 종래와 같은 처리를 행하고, 25% 미만인 경우에는 단계 104로 진행하여 처리A를 행한다. 단계 103과 104의 처리는 서스테인 주기 변경 회로(26)와 빈 시간 산출 회로(27)가 행한다. 도 6을 참조하여 처리A를 설명한다.
단계 121에서는, 6㎲의 서스테인 펄스수 SUS6, 8㎲의 서스테인 펄스수 SUS8, 빈 시간 TIM에 초기값 제로를 넣고, 서브 필드수 n에 초기값 1을 넣는다. 단계 122에서는, 단계 101에서 계측한 각 서브 필드의 표시 부하율 SFL[n]이 25% 미만인 경우에는 단계 123으로 진행하고, 25% 이상인 경우에는 단계 126으로 진행한다.
단계 123에서는, 서스테인 펄스 주기를 나타내는 SFT[n]에 6㎲인 것을 나타내는 1을 넣는다. 단계 124에서는, SUS6을 그 서브 필드의 서스테인 펄스수 SFP[n]만큼 증가시킨다. 서스테인 펄스 주기를 8㎲로부터 6㎲로 변경한 것에 수반하여 빈 시간 SFP[n]×2㎲가 생기기 때문에, 단계 125에서 TIM을 그 만큼 증가시킨다. 그 후 단계 128로 진행한다.
한편, 단계 126에서는, 서스테인 펄스 주기를 나타내는 SFT[n]에 8㎲인 것을 나타내는 0을 넣는다. 단계 127에서는, SUS8을 그 서브 필드의 서스테인 펄스수 SFP[n]만큼 증가시킨다. 이 경우에는 빈 시간은 생기지 않기 때문에, 단계 128로 진행한다.
단계 128에서는 서브 필드수 n을 1만큼 증가시키고, 단계 129에서 모든 서브 필드에 대하여 단계 122로부터 128의 처리가 종료되었는지를 판정하여, 종료되어 있지 않으면 단계 122로 되돌아가고, 종료되어 있으면 단계 130으로 진행한다.
단계 130과 131에서는, 도면의 식에 따라, 빈 시간 TIM을 8㎲의 서스테인 펄스수 SUS8과 6㎲의 서스테인 펄스수 SUS6의 비율로 할당하고, 그 다음에 SUS8과 SUS6의 증가분을 산출하여 최종적인 8㎲의 서스테인 펄스수 SUS8과 6㎲의 서스테인 펄스수 SUS6을 구한다. 단계 132에서는, SUS8과 SUS6을 가산하여 총 서스테인 펄스수 SUS를 구한다. 이 후, 도 5의 단계 105로 되돌아간다.
단계 105에서는, 단계 132에서 구한 SUS를 총 서스테인 펄스수로서 결정한다. 단계 106에서는, 총 서스테인 펄스수 SUS를 각 서브 필드에 배분하여 각 서브 필드의 서스테인 펄스수 SFP[ ]를 구한다. 단계 106의 처리는, 빈 시간 재배분 회로(28)가 행한다.
그리고, 단계 107에서는, 각 서브 필드의 표시 부하율에 따른 전압 강하로 인하여 휘도가 저하되기 때문에, 대응하는 변화에 따른 보정을 행한다. 이 때, 서스테인 펄스 주기의 변경에 수반하는 실효 전압의 변화에 의한 휘도 변동도 동시에 보정된다. 단계 108에서는, 서스테인 펄스수를 변경하는 경우, 복수의 필드에 걸쳐 단계적으로 변경하도록 조정한다. 예를 들면, 총 서스테인 펄스수를 150으로부터 180으로 증가시키는 경우, 다음 필드에서는 총 서스테인 펄스수를 160으로, 그 다음 필드에서는 총 서스테인 펄스수를 170으로, 그리고 다음 필드에서는 총 서스테인 펄스수를 180으로 하는 방식으로 3필드에 걸쳐 단계적으로 변경한다. 단계 107과 108의 처리는, 표시 계조 보정 회로(29)가 행한다.
단계 109에서는 표시하는 서브 필드를 나타내는 부호 m에 초기값 1을 넣고 처리1를 종료한다.
도 7은 처리2를 도시하는 흐름도이다.
단계 151에서는, 서스테인 펄스 주기를 나타내는 SFT[m]의 값을 판정하여, 1이면 6㎲이기 때문에 단계 152로 진행하고, 0이면 8㎲이기 때문에 단계 153으로 진행한다. 단계 152에서는 서스테인 펄스 주기를 6㎲로 설정하고, 단계 153에서는 서스테인 펄스 주기를 8㎲로 설정한다.
단계 154에서는, 단계 106에서 구하여 단계 107과 108에서 조정한 그 서브 필드의 서스테인 펄스 SFP[m]를 판독하여, 인가하는 서스테인 펄스수를 제어하는 부분에 설정한다. 단계 155에서는, m을 1 증가시키고 처리2를 종료한다.
처리2는, 상술한 바와 같이 각 서브 필드에 동기하여 행해진다.
제1 실시예에서는, 서스테인 펄스 주기를 8㎲와 6㎲의 2단계만으로 하였지만, 그 이상의 단계를 설정하는 것도 가능하며, 예를 들면, 통상은 8㎲로 하고, 표시 부하율이 작은 경우에는 6㎲로 변경하며, 표시 부하율이 큰 경우에는 10㎲로 변경하도록 해도 된다.
또한, 제1 실시예에서는, 서스테인 펄스 주기를 8㎲로부터 6㎲로 변경시키고, 총 서스테인 펄스수의 증가를 단계적으로 행하도록 조정하였지만, 그 때까지의 8㎲로부터 목표로 하는 6㎲로 변경하는 경우, 다음 필드에서는 7.5㎲로, 그 다음 필드에서는 7.0㎲로, 또 다음 필드에서는 6.5㎲로, 그리고 다음 필드에서는 6.0㎲로 하는 방식으로 복수의 필드에 걸쳐 단계적으로 서스테인 펄스 주기를 변경하도록 해도 된다.
또한, 제1 실시예에서는, 모든 서브 필드의 서스테인 펄스 주기를 표시 부하 율에 따라 변경하는 대상으로 하였지만, 휘도비가 높은 서브 필드에서 서스테인 펄스 주기를 작게 하는 쪽이 큰 빈 시간이 발생하기 때문에, 서스테인 펄스 주기의 변경 대상을 최대 휘도의 서브 필드를 포함하는 소정의 휘도비 이상의 서브 필드로 한정해도 된다. 이 경우, 빈 시간에 의한 서스테인 펄스수의 증가분은 모든 서브 필드에 재배분해도 되고, 최대 휘도의 서브 필드를 포함하는 소정의 휘도비 이상의 서브 필드에 한정하여 재배분해도 된다. 서스테인 펄스 주기의 변경 대상을 이와 같이 한정함으로써, 연산량을 저감할 수 있다.
또한, 제1 실시예에서는, 각 서브 필드의 표시 부하율을 각각 판정하여 작은 경우에 각 서브 필드의 서스테인 펄스 주기와 서스테인 펄스수를 산출한 후에 전체의 총 서스테인 펄스수를 산출하였지만, 처음에 모든 서브 필드의 표시 부하율을 판정하여 모두 소정의 값보다 작으면, 모든 서브 필드의 서스테인 펄스 주기를 작게 하도록 해도 된다. 이렇게 하면, 간단하게 각 서브 필드의 서스테인 펄스수에 변경 전후의 서스테인 펄스 주기의 비를 곱하면 되기 때문에 연산이 용이하다. 또한, 이 경우에도, 서스테인 펄스 주기의 변경 대상을 최대 휘도의 서브 필드를 포함하는 소정의 휘도비 이상의 서브 필드로 한정하면, 연산량을 더욱 삭감할 수 있다.
도 8은 본 발명의 제2 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도이다. 도 3과 비교하여 명백하게 알 수 있는 바와 같이, 제1 실시예의 PDP 장치와 다른 점은, 패널 표면 온도 검출 회로(31)와 서스테인 펄스수 설정 회로(32)가 추가되어 있는 점이다. 서스테인 펄스수를 증가시킴으로써, 패널(11)이 점등되어 있는 영역의 온도가 상승하여, 점등 영역과 비점등 영역의 온도차가 커지면 패널(11)이 파손되는 경우가 발생할 수 있다. 제2 실시예에서는, 이것을 방지하기 위해, 패널 표면 온도 검출 회로(31)가 온도 상승을 감시하여, 어느 일정 이상의 상승을 검출했을 때에는, 서스테인 펄스수 설정 회로(32)가 서스테인 펄스수의 증가를 억제하여 온도 상승을 작게 하고 있다.
도 9는 본 발명의 제3 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도이다. 도 8과 비교하여 명백하게 알 수 있는 바와 같이, 제2 실시예의 PDP 장치와 다른 점은, 정지 화상 검출 회로(33)가 추가되어 있는 점이다. 패널 온도 상승에 의한 패널의 파손은, 점등부와 비점등부의 온도차가 원인이다. 동화상일 때에는 점등부와 비점등부가 고정되지 않기 때문에 부분적인 온도차는 발생하기 어렵고, 정지 화상일 때에 부분적인 온도차가 발생하기 쉽다. 따라서, 제3 실시예의 PDP 장치에서는, 정지 화상 검출 회로(33)가 정지 화상인 것을 검출하면 그것을 서스테인 펄스수 설정 회로(32)에 통지한다. 서스테인 펄스수 설정 회로(32)는, 정지 화상이며 또한 패널 표면 온도가 높을 때에 서스테인 펄스수의 증가를 억제한다.
이상 설명한 제1 내지 제3 실시예에서는, 서스테인 펄스 주기를 단축하여 서스테인 펄스수를 증가시키는 예를 설명하였지만, 표시 부하율이 클 때에는 반대로 서스테인 펄스 주기를 확대하여 안정적으로 방전을 행하게 하는 것이 바람직한 경우도 있다. 다음에 설명하는 제4 실시예는, 임의의 서브 필드에서는 서스테인 펄스 주기를 단축하고, 임의의 서브 필드에서는 서스테인 펄스 주기를 확대하는 예이 다.
본 발명의 제4 실시예의 PDP 장치는, 도 3에 도시한 제1 실시예의 PDP 장치와 마찬가지의 구성을 가지며, 도 4에 도시한 것과 마찬가지로 처리가 행해지지만, 그 처리 내용은 다르다.
도 10은 제4 실시예에서의 처리1의 흐름도이다.
도 10에 도시한 바와 같이, 제4 실시예의 처리1에서는, 제1 실시예의 처리1의 단계 102까지와 동일한 처리가 행해진다. 다음으로, 단계 201에서는, 산출한 가중 평균 부하로부터, 소비 전력을 고려하여 총 서스테인 펄스수 TSUS0을 일단 결정한다. 단계 202에서는, 총 서스테인 펄스수 TSUS0으로부터 서브 필드의 휘도비에 따라 각 서브 필드의 서스테인 펄스수 SFP[ ]를 산출한다.
다음으로, 단계 203에서, 각 서브 필드의 서스테인 주기를 변경하는 처리B를 행한다. 이후의 단계 204 내지 208의 처리는, 제1 실시예의 단계 105 내지 109의 처리와 동일하다
도 11은 처리1 내에서 행해지는 처리B를 도시하는 흐름도이다. 처리B에서는, 단계 211에서, n, 각 SF의 서스테인 주기 SFT[ ], 빈 시간 TIM을 초기화하여 제로로 한다. 단계 212에서, 도 11에 도시한 테이블로부터 각 SF의 부하율 SFL[n]에 대응하는 각 SF의 서스테인 주기 SFT[n]를 일단 결정한다. 또한 이 테이블은 서스테인 주기 변경 회로(26)에 설치되어 있다. 또한 단계 213과 214를 행함으로써, 이러한 처리를 모든 SF에 대하여 행하도록 반복한다.
단계 215에서는, 상기한 바와 같이 하여 결정한 각 SF의 서스테인 주기 SFT[ ]에 각 SF의 서스테인 펄스수 SFP[ ]를 곱하여 1필드 내의 서스테인 기간의 합계 시간 STIM1을 산출한다. 단계 216에서는, STIM1이 1필드 내의 서스테인 기간의 합계 시간의 최대값 STIM0을 초과하고 있는지를 판정한다. 초과하고 있지 않으면 총 서스테인 펄스수를 증가시킬 여지가 있으므로, 단계 217에서 총 서스테인 펄스수를 증가시키는 처리 C를 행하고, 초과하고 있으면 총 서스테인 펄스수를 감소시킬 필요가 있으므로, 단계 218에서 총 서스테인 펄스수를 감소시키는 처리 D를 행한다.
상기한 테이블에는, 부하율에 따른 바람직한 서스테인 주기가 기재되어 있으며, 부하율이 작으면 서스테인 주기는 짧게 하고, 부하율이 커짐에 따라 서스테인 주기를 길게 한다.
도 12는 처리 C를 도시하는 흐름도이다. 단계 221에서, 빈 시간 TIM에 상기한 STIM0과 STIM1의 차 STM0-STM1을 대입한다. 다음으로, 단계 222에서, 제1 서브 필드 SF[1]를 기준으로 하여, 각 SF의 휘도비에 각 SF의 서스테인 주기 SFT[ ]를 곱하여 가산하여, 서스테인 주파수를 변경하는 경우의 단위 시간 UNIT_T를 산출한다. 단계 223에서는, 각 SF의 휘도비 SFW[n]를 제1 서브 필드의 휘도비 SFW[1]로 나누어 가산하여, 서스테인 주파수를 변경하는 경우의 단위 서스테인 펄스수 UNIT_N을 산출한다.
SF[1]에서 1개의 서스테인 펄스를 증가시키는 경우, 휘도비를 유지하기 위해서는 SF[2]에서 2개의 서스테인 펄스를 증가시키는 방식으로, 각 SF에서 휘도비에 대응하는 서스테인 펄스수를 증가시킬 필요가 있다. 따라서, SF[1]에서 1개의 서 스테인 펄스를 증가시키는 경우, 휘도비를 유지하기 위해서는, 프레임 전체적으로는 UNIT_N만큼 서스테인 펄스수를 증가시킬 필요가 있다. 즉, UNIT_N은 서스테인 펄스수를 변경하는 경우의 단위수이다. 또한, 그 경우, 프레임 전체에서는 UNIT_T만큼 서스테인 시간을 증가시킬 필요가 있다. 즉, UNIT_T는, 1필드에서 휘도비를 유지하면서 그것에 대응하여 서스테인 펄스를 증가시키는 데 필요한 단위 시간을 나타낸다.
단계 224에서는, 빈 시간 TIM을 UNIT_T로 나누어, 몇 단위 시간 증가가 가능한지를 산출한다. 이 경우, 소수점 이하는 버린다. 그리고, 산출 결과에 UNIT_N을 곱하여 증가시키는 서스테인 펄스수 SUS를 산출한다. 단계 225에서는, 도 10의 단계 201에서 산출한 TSUS0에 SUS를 가산하여 증가 후의 서스테인 펄스수 TSUS를 산출한다.
이상과 같이 하여, 총 서스테인 펄스수가 증가된다.
도 13은 처리 D를 도시하는 흐름도이다. 도 12와 비교하여 명백하게 알 수 있는 바와 같이, 처리 C란, 단계 225 대신에 단계 226이 행해지는 점이 다를 뿐이고, 다른 것은 동일하다. 단계 226에서는, 서스테인 펄스수를 감소시키기 때문에, TSUS0으로부터 SUS를 감산한다.
도 14는 제4 실시예에서 행하는 처리2를 도시하는 흐름도이다. 단계 231에서는, 각(m번째의) 서브 필드마다 서스테인 펄스 구동 주기 SFT[m]를 설정한다. 단계 232에서는, 각 서브 필드의 출력 서스테인 펄스수 SFP[m]를 설정한다. 이와 같이 하여 설정된 SFT[m] 및 SFP[m]에 따라 m번째의 서브 필드의 서스테인 동작을 행한다. 그리고, 단계 233에서 m의 값을 1만큼 증가시켜, 단계 231 내지 232를 반복하여 다음 m+1번째의 서브 필드의 서스테인 동작을 행한다.
도 15는 제4 실시예에서의 처리 결과의 예를 도시하는 도면으로, 도 2에 대응한다. 도시한 바와 같이, 서스테인 주기를 변경하기 전에는, SF1-SF4의 서스테인 주기는 모두 8㎲이고, SF1-SF4의 서스테인 기간의 합계는 1200㎲이며, 총 서스테인 펄스수는 150이다. 여기서, SF1과 SF2는 부하율이 크기 때문에 서스테인 주기를 길게 할 필요가 있지만, SF3과 SF4는 부하율이 작기 때문에 서스테인 주기를 길게 할 필요없이, 반대로 짧게 할 수 있는 것으로 한다.
이러한 경우에 제4 실시예의 처리를 적용한 경우를 설명한다. SF1과 SF2에서는 서스테인 주기를 10㎲로 확대하고, SF3과 SF4는 서스테인 주기를 6㎲로 단축한다고 가정한다. 이 때문에, SF1의 서스테인 기간은 80㎲로부터 100㎲로 20㎲ 증가하고, SF2의 서스테인 기간은 160㎲로부터 200㎲로 40㎲ 증가하며, SF3의 서스테인 기간은 80㎲ 감소하고, SF4의 서스테인 기간은 160㎲ 감소하여, 프레임 전체적으로는 서스테인 기간이 180㎲ 감소하여, 빈 시간이 생긴다.
SF1의 서스테인 수를 1 증가시키면 그에 따라 SF2로부터 SF4의 서스테인 수를 2, 4, 8 증가시킬 필요가 있고, 그것에 필요한 단위 시간은 1×10㎲+2×10㎲+4×6㎲+8×6㎲=102㎲이다. 상기한 바와 같이 빈 시간은 180㎲이기 때문에 서스테인 펄스를 1 단위만큼 증가시키는 것이 가능하며, SF1로부터 SF4의 서스테인 펄스수는 11, 22, 44, 88로 되어, 빈 시간은 78㎲이다. 따라서, 원래 상태에 비해 서스테인 펄스수를 10% 증가시키고, 게다가 각 서브 필드의 서스테인 주기를 보다 적절하게 할 수 있기 때문에, 표시 결점 등의 화질 저하가 발생하지 않는다. 또한, 이 예에서는 서스테인 주기를 8㎲로부터 6㎲ 또는 10㎲로 변경하였지만, 도 11에 도시한 바와 같은 테이블을 사용하여 보다 적절한 주기로 변경하는 것도 물론 가능하다.
이상과 같이, 제1 실시예에서는 일부의 서브 필드에서는 서스테인 주기를 단축하고, 다른 서브 필드에서는 서스테인 주기를 유지하는 경우를 설명하였고, 제4 실시예에서는, 일부의 서브 필드에서는 서스테인 주기를 단축하고, 다른 서브 필드에서는 서스테인 주기를 확대하는 경우를 설명하였지만, 일부 또는 모든 서브 필드에서는 서스테인 주기를 확대하고, 다른 서브 필드에서는 서스테인 주기를 유지하는 것도 가능하다. 이것은, 예를 들면 전력 제어에 의해 총 서스테인 펄스수가 감소하도록 제어되어 빈 시간이 생긴 경우 등에 유효하다.
도 1은 서스테인 펄스 주기에 따른 표시 부하율과 실효 서스테인 전압의 관계를 설명하는 도면.
도 2는 본 발명의 원리를 설명하는 도면.
도 3은 본 발명의 제1 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도.
도 4는 제1 실시예에서의 처리를 설명하는 도면.
도 5는 제1 실시예에서의 처리를 도시하는 흐름도.
도 6은 제1 실시예에서의 처리를 도시하는 흐름도.
도 7은 제1 실시예에서의 처리를 도시하는 흐름도.
도 8은 본 발명의 제2 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도.
도 9는 본 발명의 제3 실시예의 PDP 장치의 개략적인 구성을 도시하는 블록도.
도 10은 제4 실시예에서의 처리를 도시하는 흐름도.
도 11은 제4 실시예에서의 처리를 도시하는 흐름도.
도 12는 제4 실시예에서의 처리를 도시하는 흐름도.
도 13은 제4 실시예에서의 처리를 도시하는 흐름도.
도 14는 제4 실시예에서의 처리를 도시하는 흐름도.
도 15는 제4 실시예의 처리를 적용한 처리 결과의 예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 플라즈마 디스플레이 패널
12 : 어드레스 전극 구동 회로
13 : 스캔 전극 구동 회로
14 : 서스테인 전극 구동 회로
24 : SF 처리 회로
25 : SF 부하율 검출 회로
26 : 서스테인 주기 변경 회로
27 : 빈(vacant) 시간 산출 회로
28 : 빈 시간 재배분 회로
29 : 표시 계조 보정 회로

Claims (11)

  1. 휘도비가 상이한 복수의 서브 필드의 점등, 비점등을 제어하여 계조 표시를 행하는 서브 필드법을 이용하는 플라즈마 디스플레이 장치로서,
    동일한 방향으로 연장되어 배치된 복수의 주사 전극 및 유지 전극과, 상기 복수의 주사 전극 및 유지 전극에 교차하는 방향으로 연장되는 복수의 어드레스 전극을 구비하는 플라즈마 디스플레이 패널과,
    상기 복수의 서브 필드마다의 표시 부하율을 검출하는 검출 수단과,
    상기 검출 수단에 의해 검출한 상기 표시 부하율에 기초하여, 서브 필드마다 해당 서브 필드에서의 전체의 서스테인 펄스의 주기를 제어하는 서스테인 펄스 주기 제어 수단
    을 포함하고,
    상기 표시 부하율이 큰 경우로부터 작은 경우로 변화되었을 때에 상기 서스테인 펄스 주기를 짧게 하여 빈 시간을 발생시키는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 검출 수단에 의해 검출한 각 서브 필드의 상기 표시 부하율과 상기 각 서브 필드의 휘도비에 기초하여, 1표시 필드 기간에서의 가중 평균 부하율을 산출하는 수단과,
    상기 산출하는 수단에 의한 상기 가중 평균 부하율과, 상기 빈 시간과, 상기 서스테인 펄스 주기 제어 수단에 의한 서브 필드마다의 상기 서스테인 펄스 주기에 기초하여, 상기 1표시 필드 기간에서의 상기 서스테인 펄스의 총 수를 제어하는 수단을 갖는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서,
    상기 서스테인 펄스의 총 수 제어 수단은, 각 서브 필드의 휘도비를 유지하도록 각 서브 필드의 서스테인 펄스수를 결정하는 플라즈마 디스플레이 장치.
  4. 제2항에 있어서,
    각 서브 필드의 서스테인 펄스 주기를 변경하는 것에 의한 휘도 변화를 보정하는 적응적 휘도 보정 수단을 더 구비하고,
    상기 서스테인 펄스의 총 수 제어 수단은, 상기 적응적 휘도 보정 수단의 보정 결과에 따라 각 서브 필드의 서스테인 펄스수를 제어하는 플라즈마 디스플레이 장치.
  5. 제1항에 있어서,
    상기 서스테인 펄스 주기 제어 수단은, 서브 필드마다 표시 부하율이 소정의 값보다 작을 때에는 그 서브 필드의 서스테인 펄스 주기를 단축하고, 상기 소정의 값보다 클 때에는 확대하는 플라즈마 디스플레이 장치.
  6. 제1항에 있어서,
    상기 서스테인 펄스 주기 제어 수단은, 최대 휘도의 서브 필드를 포함하는 일부 또는 모든 서브 필드의 서스테인 펄스 주기를 변경하는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서,
    상기 서스테인 펄스 주기 제어 수단은, 변경 개시 시의 서스테인 펄스 주기로부터 목표로 하는 서스테인 펄스 주기까지의 변경을, 복수 필드에서 단계적으로 행하는 플라즈마 디스플레이 장치.
  8. 제2항에 있어서,
    상기 서스테인 펄스의 총 수 제어 수단은, 서스테인 펄스 주기의 변경에 수반하는 서스테인 펄스의 총 수의 변경을, 복수 필드에서 단계적으로 행하는 플라즈마 디스플레이 장치.
  9. 제1항에 있어서,
    상기 서스테인 펄스 주기 제어 수단은, 모든 서브 필드 또는 소정의 휘도비 이상의 서브 필드의 표시 부하율이 소정의 값보다 작을 때에는, 모든 서브 필드의 서스테인 펄스 주기를 동일 주기로 변경하는 플라즈마 디스플레이 장치.
  10. 제2항에 있어서,
    상기 서스테인 펄스의 총 수 제어 수단은, 최대 휘도의 서브 필드를 포함하는 일부 또는 모든 서브 필드의 서스테인 펄스수를 변경하는 플라즈마 디스플레이 장치.
  11. 휘도비가 상이한 복수의 서브 필드의 점등, 비점등을 제어하여 계조 표시를 행하는 서브 필드법을 이용하는, 동일한 방향으로 연장되어 배치된 복수의 주사 전극 및 유지 전극과, 상기 복수의 주사 전극 및 유지 전극에 직교하는 방향으로 연장되는 복수의 어드레스 전극을 구비하는 플라즈마 디스플레이 패널을 갖는 플라즈마 디스플레이 장치의 표시 방법으로서,
    상기 복수의 서브 필드마다의 표시 부하율을 검출하고,
    상기 검출에 의해 검출한 상기 표시 부하율에 기초하여, 서브 필드마다 서스테인 펄스 주기를 제어하고,
    상기 표시 부하율이 큰 경우로부터 작은 경우로 변화되었을 때에 상기 서스테인 펄스 주기를 짧게 하여 빈 시간을 발생시키는
    플라즈마 디스플레이 장치의 표시 방법.
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