KR20080112908A - 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의구동 방법 - Google Patents

플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의구동 방법 Download PDF

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KR20080112908A
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마사노리 다께우찌
도시오 우에다
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

PDP 장치에서의, 서스테인 기간 제어에 의한 플리커(떨림) 등의 발생을 억제 또는 방지할 수 있어, 표시 품질을 확보 또는 향상할 수 있는 기술을 제공한다. 본 PDP 장치는, 필드(F)의 서브필드(SF)의 표시 부하율(H)에 따라서, SF마다 서스테인 기간(Ts)의 서스테인 펄스를, 1개 또는 2개 이상의 주기(C)의 조합을 선택하고, 그 변경의 전후의 필드에서 필드의 개시와 종료의 타이밍이 대략 동일하게 되도록 조정한다. 이에 의해 필드 발광 무게 중심 위치(G)가 대략 동일하게 되어, 플리커 등이 억제된다.
서스테인, 기간 제어, 플리커, SF 변환 회로, 표시 부하율, APC 처리부

Description

플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법{PLASMA DISPLAY APPARATUS AND DRIVING METHOD OF PLASMA DISPLAY PANEL}
본 발명은, 플라즈마 디스플레이 패널(PDP)을 구비하는 플라즈마 디스플레이 장치(PDP 장치) 등의, 서브필드법(프레임 시분할 표시 방법)을 이용하여 다계조 표시를 행하는 표시 장치에 관한 것으로, 특히, 필드(필드 기간) 및 서브필드(서브필드 기간)의 구성에 관한 것이다.
PDP 장치에서는, 종래 기술로서, 영상(표시 데이터)의 표시 부하율(H라고 함) 등에 따라서, 서브필드의 서스테인 펄스수(N이라고 함)를 변경하여 표시의 휘도 및 전력을 조정하는 자동 전력 제어(APC: Auto Power Control)나, 표시 부하율(H) 등에 따라서, 서브필드의 서스테인 펄스 주기(C라고 함)를 변경하여 피크 휘도를 향상하는 제어(이하, 서스테인 펄스 주기(C) 제어라고 칭함) 등이 있다. 이들 제어(이하, 서스테인 기간 제어라고 칭함)에 의해, 서스테인 기간(Ts)의 길이(발광 시간)가 증감 변동된다.
상기 서스테인 펄스 주기(C) 제어에서는, 예를 들면, 서브필드마다의 표시 부하율(H)을 검출하고, 표시 부하율(H)이 낮은 서브필드만, 서스테인 펄스 주기(C) 를 단축한다. 그리고, 그에 의해 생긴, 전체 서브필드에서의 변동 시간(합계값)을, 각 서브필드의 휘도 가중치 부여를 유지한 채 서스테인 펄스수(N)를 증가하도록 하여, 각 서브필드로 배분한다. 이러한 서스테인 펄스 주기(C) 제어에 대하여, 예를 들면 일본 특개 2003-337568호 공보(특허 문헌1)에 기재되어 있다.
또한, 일본 특개 2003-280571호 공보(특허 문헌2)에는, 서스테인 펄스 주기(펄스폭)를 서브필드 내에서 변동시키는 기술예에 대하여 기재되어 있다. 이는, 서스테인 전압(Vs)을 고려하여 펄스폭을 변동시키는 것이다.
또한, 종래의 많은 PDP 장치에서는, 소정의 제어에서의 1 필드의 전체 서브필드의 서스테인 기간의 서스테인 펄스 주기(C)는 일정(1종류만)하다. 또한, 종래, 본 발명과 같이 서스테인 기간 내에서 복수의 서스테인 펄스 주기(C)의 조합을 이용하여 서브필드 등의 타이밍을 조정하는 것은 없다.
[특허 문헌1] 일본 특개 2003-337568호 공보
[특허 문헌2] 일본 특개 2003-280571호 공보
(1) 제1 문제로서 이하가 있다. 전술과 같은 서스테인 기간 제어에 의하면, 예를 들면 영상 내용에 따라서 표시 부하율(H)이 변화되는 경우에, 서스테인 기간 길이의 변동에 의해, 필드에서의 각 서브필드의 개시 타이밍(시간적인 위치)이 변동하게 된다(각 서브필드를 간극없이 채워서 배치함에 의함). 이에 의해, 각 서브필드의 발광 무게 중심 위치, 및 필드의 발광 무게 중심 위치(G라고 함)도 변동한 다. 이 발광 무게 중심 위치의 변동은, 화면(PDP 표시 영역)에서의 플리커(떨림) 등의 발생의 요인으로 되어, 표시 품질 상의 문제로 된다.
또한, 종래 기술예로서, 필드 간에서 서스테인 기간 길이가 감소하는 등의 변경의 경우에, 변경 후의 필드의 각 서브필드의 개시 타이밍을, 변경 전의 필드의 각 서브필드와 동일하게 하는 것이 고려된다. 이 경우에는, 필드 내의 인접의 서브필드(서스테인 기간) 사이에 간극이 생긴다. 이 경우, 상기 간극없이 배치하는 경우에 비하면 필드 발광 무게 중심 위치(G)의 변동이 적지만, 그런데도 서스테인 기간 길이의 증감에 따라, 각 서브필드의 발광 무게 중심 위치가 변동하므로, 상기 문제(플리커)에 충분히 대처할 수 없다.
또한, 종래 기술예로서, 필드 구성 중 도중의 서브필드(소정의 휘도 가중치 부여의 서브필드군의 반복된 구성에서의 반복된 최초의 서브필드)의 개시 타이밍을 변경 전후에서 일치시키는 것이 있는데, 이 경우에도, 서브필드군의 발광 무게 중심 위치가 변동하므로, 상기 문제(플리커)에는 대처할 수 없다.
또한, 상기 제1 문제에 대한 대책안으로서, 표시 부하율(H)의 대소에 따라서, 서스테인 기간의 서스테인 펄스 주기(C)를 일률, 연속적으로 변화시키는 구성이 고려된다. 그러나, 이 경우, 그와 같은 임의 길이의 서스테인 펄스 주기(C)의 파형을 자유롭게 생성 및 출력할 수 있는 하드웨어(회로 등)를 미리 PDP 장치에 구비할 필요가 있어, 현실적이지 않다. 종래에서는, 특정의 서스테인 펄스 주기(C)의 파형만 생성 가능한 하드웨어를 PDP 장치에 구비하고 있다.
또한, 별도의 대책안으로서, 특정한 하나의 서스테인 펄스 주기(C)만으로 상 황에 대응하는 구성이 고려된다. 이는, 실현 가능할지도 모르지만, 1개의 서스테인 펄스 주기(C)의 사용에서는, 상기 각 타이밍을 일치시키는 것, 적어도 각 필드의 종료 타이밍을 일치시키는 것은 곤란하다.
(2) 또한, 상기 제1 문제에 관련되는 제2 문제로서 이하가 있다. PDP 장치로는 서브필드법에 의해 계조 표현을 행하고 있으므로, 상기 APC 등의 서스테인 기간 제어에 의해 필드의 총 서스테인 펄스수를 변화시키는 경우에는, 필드 내의 각 서브필드에 할당하는 서스테인 펄스수(N)가 변화된다. 그리고, 이 영향은, 서브필드의 휘도 가중치 부여에 관한 하위 서브필드일수록 커서, 급격한 휘도 변화로서 나타난다. 예를 들면 필드의 최초의 서브필드(SF1)에서 서스테인 펄스수(N)가 1로부터 2로 변하는 경우이다. 이에 의해, 특히 영상의 저휘도 영역에서, 깜박임 등의 발생의 요인으로 되어, 상기 플리커뿐만 아니라, 표시 품질 상의 문제로 된다.
본 발명은 이상과 같은 문제를 감안하여 이루어진 것으로서, 그 주된 목적은, 상기 문제에 대응하여, PDP 장치에서의, 서스테인 기간 제어(즉 서스테인 기간(서브필드) 길이의 증감 변동)에 의한 플리커(떨림) 등의 발생을 억제 또는 방지할 수 있어, 표시 품질을 확보 또는 향상할 수 있는 기술을 제공하는 데에 있다. 또한 또 다른 목적은, 상기 하위 서브필드에의 영향(휘도 변화)에 의한 깜박임 등의 발생을 억제할 수 있어, 표시 품질을 확보할 수 있는 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 상기 목적을 달성하기 위해, 본 발명은, 서브필드법을 이용하는 PDP 장치의 기술로서, 이하와 같은 구성을 갖는 것을 특징으로 한다.
(1) 본 발명의 PDP 장치에서, 예를 들면, 서브필드는, 패널의 전극에의 서스테인 펄스의 인가에 의해 표시 발광이 행해지는 서스테인 기간을 포함하고, 필드(화상 프레임에 대응지어짐)의 서브필드의 표시 부하율(H) 등에 따라서, 필드의 서브필드마다 서스테인 기간의 서스테인 펄스에 대해서 1개 또는 2개 이상의 주기(C)의 조합을 선택하고, 시간적으로 전후의 필드(환언하면 변경(조정)의 전후의 필드)에서 그 필드의 개시와 종료의 타이밍(시간적 위치)이 동일하게(또는 대략 동일하게) 되도록 조정하는 처리를 행하는 것을 특징으로 한다. 또 하나의 주기(C)에서 충분히 또는 적절한 경우에는 특히 2개 이상의 주기(C)의 조합으로 할 필요는 없다. 이에 의해, 필드 발광 무게 중심 위치(G)가 전후 필드에서 대략 동일하게 되도록 조정한다.
또한, 상기에서 특히, 표시 부하율(H) 등에 따라서, 어떠한 서스테인 기간 제어(상기 APC나 서스테인 주기 제어 등)를 행하는 구성, 즉 N이나 C를 변경하여 서스테인 기간 길이를 변경하는 제1 처리를 행하는 구성으로 하고, 그 서스테인 기간 제어(제1 처리)와 함께, 상기 주기(C) 조합의 제어(제2 처리)를 실행한다.
또한, 상기에서 특히, 필드 간에서, 필드의 인접의 서브필드를 간극없이 배치하는 구성으로 한다. 즉, 필드 간에서, 각 서스테인 기간 길이를 대략 동일하게 함과 함께, 각 서브필드(서스테인 기간)의 개시 타이밍을 일치시키고, 필드 기간(소정의 수직 기간 내의 빈 시간을 제외하는 전체 서브필드 구동 기간) 내에 빈 시간이 없도록 하고, 각 서브필드 및 필드의 타이밍 및 발광 무게 중심 위치를 동일 하게 하는 구성이다.
또한, 상기에서 특히, 필드의 각 서브필드(서스테인 기간)의 서스테인 펄스수(N)를 일정하게 유지하도록 해도 된다(서스테인 펄스 주기(C)만 변경하는 구성). 또한, 상기에서, 특히, 필드의 각 서브필드(서스테인 기간)의 서스테인 펄스수(N)를 증감 변동하도록 해도 된다(APC 등에서 서스테인 펄스수(N)를 변경하는 구성).
상기한 바와 같은 구성에 의해, 필드 간에서 필드 및 서브필드 등의 타이밍 및 발광 무게 중심 위치 등이 대략 동일하게 되므로, 상기 플리커(떨림) 등이 억제되된다.
(2) 또한, 상기 (1)에 관하여, 이하의 구성이 있다. (A) 제1 제어로서, 대상 영상에서의 화상 프레임의 APL(평균 휘도 레벨) 및 프레임 간의 APL 차분값을 검출함으로써, 프레임 간에서의 소정의 변동(씬 체인지)의 유무를 검출하고, 그에 따라, 상기 (1)의 제어의 ON(적용)/OFF(비적용)를 절환하는 구성으로 한다. 씬 체인지 있음(APL 차분값이 소정값 이상)의 경우에는 상기 (1)의 제어를 OFF한다.
또한, (B) 제2 제어로서, 상기 (1)의 제어를 실행하는 경우에, 표시 부하율(H) 또는 APL 등에서의 전체 범위가 아니라 소정의 범위(예를 들면 분할 영역) 내에서 실행한다. 예를 들면, 소정 범위에 따라, 필드 기간 최대 길이(필드 종료 위치) 등을 대응지어 제어한다. 예를 들면 필드의 가중치가 하위의 서브필드에 관하여, 서스테인 펄스수를 일정하게 유지한다.
상기 (2)의 제어에 의해, 상기 하위 서브필드에의 영향에 의한 깜박임 등의 발생을 억제한다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다. 본 발명에 따르면, PDP 장치에서의, 서스테인 기간 제어(서스테인 기간 길이 증감 변동)에 의한 플리커(떨림) 등의 발생을 억제 또는 방지 가능하여, 표시 품질을 확보 또는 향상할 수 있다. 또한 나아가서는, 상기 하위 서브필드에의 영향(휘도 변화)에 의한 깜박임 등의 발생을 억제할 수 있어, 표시 품질을 확보할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일부에는 원칙으로서 동일 부호를 붙이고, 그 반복된 설명은 생략한다. 이하, 필요에 따라서, 필드를 F, 서브필드를 SF로 나타낸다.
[실시 형태 1]
도 1∼도 7을 이용하여, 본 발명의 실시 형태 1의 PDP 장치를 설명한다. 실시 형태 1에서는, 개요로서, 서스테인 펄스 주기(C) 제어에 의한 서스테인 기간 제어의 기능을 구비하는 PDP 장치에서, 그 주기(C) 제어의 처리(제1 처리)에 수반하여, SF의 표시 부하율(H) 등에 기초하여, 1개 또는 2개 이상의 서스테인 펄스 주기(C)의 서스테인 펄스의 조합을 선택하여 서스테인 기간을 구성하는, 서스테인 펄스 주기(C) 조정 처리(제2 처리, 서스테인 펄스 주기(C) 조합 제어 등이라고도 칭함)를 행한다. 이 처리(제2 처리)에 의해, 전후의 필드 간에서, 필드나 각 SF 등 의 타이밍(시간적 위치)을 대략 동일하게 하여, 각 발광 무게 중심 위치가 대략 동일하게 되도록, 조정하는 것이다.
PDP 장치
도 1에서, 실시 형태 1의 PDP 장치의 블록 구성을 도시하고 있다. 본 PDP 장치는, PDP(10), 구동 회로(드라이버)로서, X 구동 회로(151), Y 구동 회로(152), 및 어드레스 구동 회로(153)를 갖고, 또한, 구동 제어 회로부에서, A/D 컨버터(11), 중간조 생성 회로(12), SF 변환 회로(13), SF 표시 부하율(H) 검출 회로(14), 제1 처리부(101){서스테인 펄스 주기(C) 변경 처리부(15), 변동 시간(J) 산출 처리부(16), 변동 시간(J) 배분 처리부(17)}, 제2 처리부(102){서스테인 펄스 주기(C) 조정 처리부(18)}, 구동 신호 생성 회로(19) 등을 갖는다. 각 드라이버(151, 152, 153)는, 각각 PDP(10)가 대응하는 전극(31, 32, 33)에 접속되어 있다.
제1 처리부(101)는, 필드의 각 SF의 표시 부하율(H)에 기초하여, 일단, 각 서스테인 기간의 서스테인 펄스 주기(C) 등을 변경하는 제1 처리(서스테인 펄스 주기(C) 제어 처리)를 행한다. 또한, 제2 처리부(102)인 서스테인 펄스 주기(C) 조정 처리부(18)는, 제1 처리의 결과 등에 기초하여, 재차, 각 서스테인 기간의 서스테인 펄스 주기(C) 등을 적절한 조합으로 변경하여 최종적으로 조정하는 제2 처리(서스테인 펄스 주기(C) 조합 제어 처리)를 행한다.
아날로그 신호인 입력 신호(VA)는, A/D 컨버터(11)에서 디지털 신호로 변환되고, 영상 신호(VD)와 타이밍 신호(T)가 생성된다. 타이밍 신호(T)는, 제1 처리 부(101) 외의 각 부위에 공급된다. 중간조 생성 회로(12)는, 디더나 오차 확산 등의 처리에 의해, 영상 신호(VD)의 계조수를 조정하고, 그 계조 신호를 SF 변환 회로(13)에 출력한다. SF 변환 회로(13)는, 입력의 계조 신호에 대하여, SF 점등 패턴표를 이용한 SF 변환 처리에 의해, 화상 프레임(f)의 각 계조를 표시하기 위해, 필드(F)의 표시 셀 군에서의 점등 SF의 조합을 결정하고, 그것을 나타내는 표시 데이터(필드 및 SF 데이터)(D1)를 출력한다. 표시 데이터(D1)에 기초하여, 어드레스 구동 회로(153) 등이 구동 제어된다.
구동 신호 회로(19)는, 표시 데이터(D1) 및 제2 처리부(102) 등의 출력 데이터(필드 구성 정보 등)(D3)에 기초하여, X 구동 회로(151) 및 Y 구동 회로(152)를 구동 제어하는 구동 신호를 생성하여 출력한다. 구동 신호에 기초하여, X 구동 회로(151)는, 예를 들면 SF의 서스테인 기간 등에, X 전극(31)군에 전압(서스테인 펄스 등)을 인가한다. 마찬가지로, Y 구동 회로(152)는, 예를 들면 SF의 어드레스 기간 및 서스테인 기간 등에, Y 전극(32)군에 전압(스캔 펄스 및 서스테인 펄스 등)을 인가한다. 어드레스 구동 회로(153)는, 예를 들면 SF의 어드레스 기간 등에, 어드레스 전극(33)군에 전압(어드레스 펄스 등)을 인가한다.
SF 표시 부하율(H) 검출 회로(14)는, 표시 데이터(D1)에 기초하여, 필드(1 수직 기간(1V))의 SF마다의 표시 부하율(H)을 검출한다. SF마다의 표시 부하율(H)은, 필드(표시 영역) 전체의 표시 셀 총수에 대한 각 SF의 점등 셀수의 비율로 나타낸다. H 검출 회로(14)는, H 정보 등을 출력한다. 또한, 각 부위 간의 입출력의 데이터 정보의 형식은 특별히 한정되지 않는다.
제1 처리부(101)에서, 서스테인 펄스 주기(C) 변경 처리부(15)는, 필드의 각 SF의 표시 부하율(H)에 따라서, 필드의 각 SF의 서스테인 펄스 주기(C)를 변경하는 처리를 행한다. C 변경 처리부(15)는, 그 주기(C)나 필드 구성 정보, 혹은 변경된 표시 데이터 등을 출력한다. C 변경 처리부(15)는, 예를 들면, H가 큰 경우에, C를 작게 한다.
변동 시간(J) 산출 처리부(16)는, C 변경 처리부(15)에 의한 각 SF의 서스테인 펄스 주기(C)의 변경에 따라서, 그 필드와 변경 전의 필드에서의 전체 서스테인 기간의 변동 시간(J)(환언하면 필드의 총 서스테인 기간 길이의 차분)을 산출한다. J 산출 처리부(16)는, 산출한 변동 시간(J) 등의 정보를 출력한다. 예를 들면, C가 작아짐에 따라 커지는 변동 시간(J)이, 소정 길이의 필드(1V) 내의 빔(휴지 시간)으로서 생긴다.
변동 시간(J) 배분 처리부(17)는, J 산출 처리부(16)에 의해 산출된 변동 시간(J)을, 그 필드의 각 SF에, 그 각 SF의 휘도 가중치 부여와 서스테인 펄스 주기(C)의 곱에 비례시켜서 배분하는 처리를 행한다. 바꾸어 말하면, J 배분 처리부(17)는, 상기 C 변경에 의해 일단 얻어진 시간(J)을, 각 SF의 서스테인 펄스수(N)의 증감 등에 의해, 각 SF에 재배분하고, 서스테인 기간 길이를 조정하는 처리를 행한다. J 배분 처리부(17)는, 배분 시간 또는 서스테인 펄스수(N) 등의 정보나, 배분에 의한 변화 후의 필드 구성 정보 등, 혹은 변경된 표시 데이터 등의 데이터(D2)를 출력한다. 예를 들면, 배분 시간에 따라서, 각 SF의 서스테인 펄스수(N)가 많아져서, 서스테인 기간 길이가 길어진다.
이와 같이 하여, 제1 처리부(101)에 의해, 일단, H에 따른, N, C, 서스테인 기간 길이 등이 변경된 필드 및 SF 구성의 데이터(D2)가 얻어진다.
제2 처리부(102)(C 조정 처리부(18))는, 제1 처리부(101)(J 배분 처리부(17))의 출력의 필드 및 SF 구성의 데이터(D2)에 대하여, 또한, 서스테인 펄스 주기(C)의 조합을 조정(선택)함으로써, 소정 조건을 충족시키도록, 필드 및 SF 구성 등의 데이터(D3)를 얻는 처리를 행한다. 제2 처리에서, C 조정 처리부(18)는, 그 필드의 각 SF의 선두(개시)의 타이밍을, 조정 전의 필드의 그것과 일치시키도록, 각 SF의 서스테인 기간의 일부의 서스테인 펄스의 주기(C)를, 서로 다른 종류의 것으로 변경한다. 바꾸어 말하면, C 조정 처리부(18)는, 그 필드 간에서, 각 SF의 서스테인 기간의 타이밍이 대략 동일하게 되도록, 1개 또는 2개 이상의 서스테인 펄스 주기(C)의 서스테인 펄스의 조합을 선택한다. 이에 의해, 조정 전의 필드 구성(D2)에 대하여, 서스테인 펄스수(N)가 일정한 그대로, 서스테인 기간 길이를 변동시킨다. 또한 이 때, 그 필드 내의 전체 SF를 간극(휴지 시간)이 없도록 시간축 상에 배열한다. 이들 처리에 의해, 조정 후의 필드 구성에서는, 원래의 필드 구성(D1)에 대하여, 각 SF(서스테인 기간) 및 필드의 타이밍 및 발광 무게 중심 위치가 대략 동일하게 된다. 제2 처리부(102)(C 조정 처리부(18))는, C 조합 정보, 혹은 조정된 필드 및 SF 구성 등의 데이터(D3)를 출력한다.
상기 C 조정 처리부(18)에서의 주기(C)의 변경은, 특히, 본 PDP 장치에서 준비되어 있는 복수의 종류의 주기(C)로부터 1개 또는 2개 이상을 선택함에 의한다. 본 PDP 장치의 회로에서는, 상기 복수의 주기(C)의 파형을 생성 및 출력 가능한 구 성을 구비한다.
또한, 상기 복수의 부위에 의한 구성에서는, 자세한 처리의 순번을 바꾼 구성도 가능하다. 예를 들면, 서스테인 펄스 주기(C)의 변경 후에 서스테인 펄스수(N)를 변경하는 구성뿐만 아니라, 서스테인 펄스수(N)의 변경 후에 서스테인 펄스 주기(C)를 변경하는 구성 등이 가능하다. 또한, 실시 형태 1의 제1 처리부(101) 내에서 종래와 마찬가지의 APC, 또는 그것을 변형이나 응용한 서스테인 펄스 주기(C) 제어 등이 실현 가능하다.
PDP
도 2에서, 본 PDP 장치가 구비하는 PDP(10)의 구조예를 설명한다. 화소에 대응한 일부분을 나타내고 있다. PDP(10)는, 주로 전면 글래스 기판(211) 및 배면 글래스 기판(221)의 구조체(전면부(201), 배면부(202))가 조합되고, 그 주위부가 밀봉되고, 그 공간에 방전 가스가 봉입됨으로써 구성된다. 인접하는 표시 전극(유지 전극(31), 주사 전극(32))쌍 및 어드레스 전극(33)의 교차에 대응하여 표시 셀이 구성된다. 각 색 대응의 셀(Cr, Cg, Cb)의 세트에 의해 화소가 구성된다.
전면부(201)에서, 전면 글래스 기판(211) 상에, 복수의 유지 전극(X)(31) 및 주사 전극(Y)(32)의 쌍이, 가로(행) 방향으로 평행하게 신장하고 세로(열) 방향으로 교대로 반복 형성되어 있다. 이들 전극(표시 전극)은, 유전체층(212) 및 보호층(213)에 의해 덮여져 있다. 표시 전극(31, 32)는, 예를 들면, 투명 전극과 금속 버스 전극으로 구성된다.
배면부(202)에서, 배면 글래스 기판(212) 상에, 표시 전극(31, 32)과는 수직 방향으로, 복수의 어드레스 전극(A)(33)이 평행하게 신장하여 형성되어 있고, 유전체층(222)에 덮여져 있다. 유전체층(222) 상, 어드레스 전극(33)의 양측에는, 예를 들면 세로 방향으로 신장하는 격벽(223)이 형성되어 있다. 또한, 격벽(223) 사이에는, 적(R), 녹(G), 청(B)의 각 색에 대응하는 형광체(224)가 도포되어 있다.
필드 구성
후술하는 도 4를 이용하여, 서브필드법에 의한 PDP(10)의 구동 제어의 기본으로서, 필드 및 SF 구성(구동 시퀀스)을 설명한다. 필드(F)(필드 기간(TF))는, PDP(10)의 표시 셀 행렬에 의한 표시 영역, 및, 영상 신호의 수직 기간(V) 등에 대하여 대응지어진다. 수직 기간(V)은, 예를 들면 1/60초이다. 필드(F)는, 계조 표현을 위해 시간적으로 분할된 복수(n)의 SF(SF1∼SFn)에 의해 구성된다. n은, 예를 들면 8∼10이다. 각 SF는, 예를 들면, 순서대로 리세트 기간(Tr)(71), 어드레스 기간(Ta)(72), 및 서스테인 기간(Ts)(73)을 갖고 구성된다. 필드(F)의 SF는, 서스테인 펄스수(N) 등에 의한 휘도 가중치 부여가 공급되고 있어, 예를 들면 가중치가 하위의 SF로부터 순서대로 나열하는 구성이다. 화소의 계조는, 대응하는 표시 셀마다의 SF(SF1∼SFn)의 온/오프의 선택 조합의 스텝에 의해 표현된다.
Tr(71)에서는, SF의 셀의 전하 상태를 되도록이면 균일화하도록 조정하여 다음의 Ta(72)의 동작에 구비하기 위한 리세트 동작을 행한다. 다음의 Ta(72)에서는, SF의 셀군에서의 온/오프의 셀을 선택하는 어드레스 동작을 행한다. 자세하게는, SF 데이터에 따라서, 주사 전극(32)에의 스캔 펄스, 또한 어드레스 전극(33)에의 어드레스 펄스의 인가에 의해, 점등 대상 셀에서 어드레스 방전을 발생시킨다. 다음의 Ts73에서는, 표시 전극(31, 32)쌍에 대한 서스테인 펄스의 반복된 인가에 의해, 직전의 Ta(72)에서 선택된 셀에서 유지 방전을 발생시켜서 발광 표시하는 서스테인 동작을 행한다.
서스테인 기간 제어 (1)
도 3, 도 4를 이용하여, 기본적(종래와 마찬가지)인 APC나 서스테인 펄스 주기(C) 제어 등의 서스테인 기간(Ts) 제어, 및 필드 구성 등의 변화에 대하여 설명한다. 본 실시 형태에서, 제1 처리부(101)를 이용한 서스테인 펄스 주기(C) 제어가 행해진다.
도 3에서는, APC의 예로서, SF의 표시 부하율(H)[%]과 SF의 서스테인 펄스수(N)의 관계를 나타내고 있다. APC의 처리에서는, SF의 표시 부하율(H)에 따라서, 그 SF의 서스테인 기간(Ts)(73)의 서스테인 펄스수(N)를 증감한다. 본 예에서는, H가 작은 경우(소정값 미만)에는, 서스테인 펄스수(N)가 많아지고, 즉 Ts73가 길어지고(특히 일정값으로 유지하는 경우를 나타내고 있음), 반대로, H가 큰 경우(소정값 이상)에는, H가 커짐에 따라서 서스테인 펄스수(N)가 적어지고, 즉 Ts73가 짧아진다(특히 일정값에 가까운 경우를 나타내고 있음).
APC를 포함하는 서스테인 펄스 주기(C) 제어의 처리 예로서는, H가 큰 경우에 총 서스테인 펄스수를 감소하여 전력 저감하고, 이에 의해, 필드에 빈 시간이 생기므로, 서스테인 펄스 주기(C)의 변경에 의해, 방전을 안정화시킨다. H가 작은 필드에서는 C를 작게, H가 큰 필드에서는 C를 크게 되도록 변경한다.
도 4에서는, 도 3에 대응하여, Ts 제어에 따른, 필드 구성 및 발광 무게 중 심 등의 변화를 나타내고 있다. VS(수직 동기 신호)에 의해 소정 길이의 수직 기간(V)이 규정되어 있고, 이것이 필드(F)(필드 기간(TF))의 최대 길이로 된다. 필드(F)는, 예를 들면, 가중치가 순서대로 커지는, n=8개의 SF(SF1∼SF8)로 구성되는 경우를 나타내고 있다. 각 SF는, 백부로 나타내는 서스테인 기간(Ts)(73)과, ×부로 나타내는 그 이외의 기간(리세트 기간(Tr)(71), 어드레스 기간(Ta)(72))을 갖는다. 또한 여기에서는, 1 필드 기간(TF)으로서는, 필드(F)의 최초의 SF(SF1)로부터 최후의 SF(SFn)까지의 전체 SF 구동 기간을 고려하고 있고, 빔(휴지 시간)이나, 1V 기간과의 차는 제외하고 고려한다. 필드(F)의 종료 타이밍은, 최후의 SF(SFn)의 종료 타이밍이다. 필드(F)의 i번째의 SF(SFi)에 대응하는 서스테인 기간(Ts)(73)을 Tsi라고 한다.
도 4의 (1)의 필드는, 표시 부하율(H)이 작은 경우에, 서스테인 펄스수(N)(또는 주기(C))가 커짐으로써, 각 SF(Ts)의 길이가 상대적으로 커지는 경우이다. 도 4의 (2)의 필드는, 표시 부하율(H)이 큰 경우에, 서스테인 펄스수(N)(또는 주기(C))가 작아짐으로써, 각 SF(Ts)의 길이가 상대적으로 작아지는 경우이다. 상기 (1)과 (2)의 상태 사이에서는, 각 SF의 가중치가 유지된 채, Ts 길이가 증감되고, 또한, 필드(1V 기간) 내에서 각 SF가 간극없이 시간적으로 전방향으로 채워서 배열된다. 이에 의해, (2)와 같이, 필드의 최종의 SF(SFn) 후에는, 빔(휴지 시간)이 생긴다. 이 빔(휴지 시간)은, 상기 변동 시간 (J)에 대응지어진다.
(1)과 (2)의 필드 구성을 비교하면, 각 SF의 개시(및 종료) 타이밍 및 필드의 종료 타이밍, 및 각 SF의 발광 무게 중심 및 필드의 발광 무게 중심(G)이 어긋 나 있다. 삼각 표시는 개시나 종료의 타이밍을 나타낸다. (1)의 필드 발광 무게 중심(G)은, 필드 기간(TF) 중의 대략 중앙 위치라고 고려할 수 있다. (2)의 필드 발광 무게 중심(G)에서도 마찬가지이다(빔을 제외하여 고려함). 또한 엄밀하게는, SF 가중치 및 Ts 발광 휘도 등을 고려하면, 실제의 발광 무게 중심은 조금 어긋나지만, 표시 상의 효과를 고려하면 대략적인 발광 무게 중심 위치를 고려하면 충분하다. 또한, 타이밍이나 발광 무게 중심 등으로서는, SF 기간 중 중심으로 된 발광 시간인 서스테인 기간(Ts)(73)만 고려하면 되고, 또한 Ts73 이외의 기간을 일정 길이라고 고려하면, SF과 Ts의 타이밍 등은 대략 마찬가지이다.
상기한 바와 같이, APC나 서스테인 펄스 주기(C) 제어 등의 서스테인 기간(Ts) 제어를 이용하는 경우, 영상 내용(표시 부하율(H) 등)에 따른 SF(Ts) 길이 증감 및 위치 변화에 의해, 특히, 그 필드 간에서, 필드 발광 무게 중심(G)이 변화된다. 이에 의해, 해당 변화 전후의 필드(프레임)이 표시되는 경우, 예를 들면 교대로 연속하는 경우 등에는, 상기 플리커(떨림) 등의 발생으로 이어진다.
서스테인 기간 제어 (2)
한편, 도 5를 이용하여, 본 실시 형태에서, 제1 처리부(101) 및 제2 처리부(102)를 이용한, 본 제어(서스테인 펄스 주기(C) 제어와 서스테인 펄스 주기(C) 조합 제어)에 의한 필드 구성 및 발광 무게 중심 등의 변화에 대하여 설명한다. 도 5에서, 도 4와 마찬가지의 형식으로, 본 제어에서의 필드 구성 등의 변화를 나타내고 있다. 특히, 제1 처리부(101)에 의해 서스테인 펄스 주기(C) 제어의 처리(제1 처리)가 행해지고, 제2 처리부(102)에 의해 그 조정(보정)의 처리(제2 처리) 가 행해진다.
도 5의 (1)의 필드는, 도 4의 (1)과 마찬가지 구성이며, H가 작은 경우에, N(또는 C)이 커짐으로써, 각 SF(Ts)의 길이가 상대적으로 커지는 경우이다. 여기에서, 각 SF(Ts)의 서스테인 펄스는, 1종류의 서스테인 펄스 주기(예를 들면 Ca라고 함)만으로 구성된다.
도 5의 (2)의 필드는, H가 큰 경우에, N(또는 C)이 작아지고, 그대로는 도 4의 (2)와 마찬가지로 되지만, 또한, 제2 처리부(102)의 처리에 의해, 각 SF(Ts)의 주기(C) 조합을 선택, 조정하는 경우이다. 이에 의해, 각 SF(Ts)의 길이가 상대적으로 커져서, (1)의 필드와 대략 동일한 길이로 조정된다. 여기에서, 각 SF(Ts)의 서스테인 펄스는, 하나 또는 2 종류 이상의 서스테인 펄스 주기(예를 들면 Cx, Cy의 2종류라고 함)로 구성되어 있다. 또한 Ca와 (Cx, Cy)에서는, 일부 공통으로 되는 경우(예를 들면 Cx=Ca로 되는 경우)도 포함한다.
상기 (1)과 (2)의 상태 사이에서는, 각 SF의 가중치가 유지된 채, N이나 C가 증감되고, 또한, 필드(1V 기간) 내에서 각 SF가 간극없이 채워서 배열되며, 또한, 각 SF(Ts)의 개시 및 종료의 타이밍이 되도록이면 동일하게 되도록, 주기(C)의 조합이 선택된다. 이 선택, 조정은, 간단한 계산에 의해 얻어진다. 이에 의해, 상기 상태 사이에서, 각 SF의 개시(및 종료) 타이밍, 및 필드의 개시 및 종료 타이밍, 및 각 SF의 발광 무게 중심 및 필드(F)의 발광 무게 중심(G)이, 대략 동일하게 된다. 또한, 필드의 최종의 SF 후에 빔(휴지 시간)이 생기게 된다.
상기한 바와 같이, 영상 내용(표시 부하율(H) 등)에 따른 Ts 제어에 수반하 여, SF(Ts) 길이 및 위치가 유지(일정화)되고, 특히, 그 변경 전후의 필드 간에서 필드 발광 무게 중심(G)이 대략 동일하게 된다. 이에 의해, 그 필드(프레임)이 표시되는 경우, 상기 플리커(떨림) 등의 발생이 억제된다.
서스테인 펄스 주기 제어
도 6에서, 본 실시 형태에서의 기본적(종래와 마찬가지)한 서스테인 펄스 주기(C) 제어의 예에 다음으로 설명한다. 이 제어는, 도 4 및 제1 처리부(101)에서의 처리(제1 처리)에 대응한다.
도 6에서, (a)는, SF의 표시 부하율(H)이 큰 경우에서의 변경 전의 필드 구성, (b)는, SF의 표시 부하율(H)이 작은 경우에서의 변경 후의 필드 구성이다. 이 서스테인 펄스 주기(C) 제어에 의해, 예를 들면, H 변동에 따른 임의의 필드가, (a)의 상태로부터 (b)의 상태로 변경된다.
도 6의 (a)에서, 필드의 n=4개의 SF(SF1∼SF4)에서, 각 SF(SFi)의 서스테인 기간(Tsi)의 서스테인 펄스수(N)를 Ni라고 한다. 필드 구성으로서는, 각 SF 가중치 및 Ni가 작은 순으로 배열하고 있는 구성이다. 각 SF의 서스테인 펄스 주기(C)는 전부 동일(Ca)하다. SF 가중치(휘도비)는, 예를 들면 1:2:3:4이다.
도 6의 (b)에서, 필드의 n=4개의 SF(SF1∼SF4)에서, 각 SF(SFi)의 서스테인 기간(Tsi)의 서스테인 펄스수(N)는, (a)의 상태(Ni)에 대하여, 각각, 예를 들면 (N1+1, N2+2, N3+3, N4+4)으로 변경되어 있다. 각 SF 가중치는 유지되고 있다. 또한, 각 SF의 서스테인 펄스 주기(C)로서는, H에 따라서 일부가 변경되어 있다. 예를 들면, SF1, SF2에서는, 원래의 주기(Ca) 그대로이며, SF3, SF4에서는, Ca와는 다른 길이의 주기(Cb)로 변경되어 있다.
(a)와 (b)의 상태 사이에서는, 각 SF(Ts)의 타이밍이 조금 어긋나 있다. 또한, SF(Ts)마다 1종류의 주기(Ca 또는 Cb)만의 사용이므로, 그 변경 전후의 필드의 종료 타이밍을 항상 동일하게 하는 것은, 어렵다. 타이밍이 일치하는 것은, 필드 개시 개소만이다(삼각 표시).
서스테인 펄스 주기 조합 제어
한편, 도 7에서, 본 실시 형태에서의 제어(표시 부하율(H)에 적응한 서스테인 펄스 주기(C) 조합 제어)의 예에 대하여 설명한다. 이 제어는, 도 5, 및, 상기 도 6의 제1 처리에 제2 처리부(102)에서의 제2 처리를 더한 제어에 대응한다.
도 7에서, (a)는, 도 6의 (a)와 마찬가지인 변경 전의 필드 구성, (b)는, SF의 표시 부하율(H)이 적은 경우에서의 변경 후의 필드 구성이다. 본 서스테인 펄스 주기(C) 조합 제어에 의해, 예를 들면, H 변동에 따른 임의의 필드가, (a)로부터 (b)의 상태로 변경된다. 이 (a)로부터 (b)의 상태에의 변경은, 그 사이에, 제1 처리부(101)에 의한 도 6의 (b)의 상태를 경유하고 있다.
도 7의 (b)에서, 필드의 n=4개의 SF(SF1∼SF4)에서, 각 SF(SFi)의 서스테인 기간(Tsi)의 서스테인 펄스수(N)는, 전술한 바와 마찬가지로, (a)의 상태(Ni)에 대하여, 각각, 예를 들면 (N1+1, N2+2, N3+3, N4+4)로 변경되어 있다. 각 SF 가중치는 유지되고 있다. 한편, 각 SF의 서스테인 펄스 주기(C)로서는, 복수의 종류(본 예에서는 2종류)의 주기(C)의 조합의 구성이 이용되고 있다. 예를 들면, SF1, SF2에서는, 원래의 주기(Ca) 그대로이며, SF3, SF4에서는, 그와는 달리, 2종류의 주 기(Cx, Cy)의 조합의 구성으로 변경되어 있다.
자세하게는, 예를 들면, SF3의 Ts3, SF4의 Ts4에서, 각각, 전인 제1 기간(A)과 후인 제2 기간(B)으로 나누어진다. 제1 기간(A)에서는, 제1종의 주기(Cx)의 서스테인 펄스의 반복, 제2 기간(B)에서는, 제2종의 주기(Cy)의 서스테인 펄스의 반복에 의한 구성이다.
(a)와 (b)의 상태 사이에서는, 주기(C)의 조합에 의해, 각 SF(Ts)의 타이밍이 대략 동일하게 된다(삼각 표시). 또한, SF(Ts)마다 복수의 종류의 주기의 선택 사용이 가능하므로, 그 변경 전후의 필드의 종료 타이밍을 항상 동일하게 하는 것도 용이해진다(삼각 표시). 적어도 종래 기술(1종류의 주기만)에 비하면, 타이밍 맞춤의 정밀도도 향상한다.
또한 예를 들면, 각 Ts73 내에서, 주기(C)의 조합의 경우에는, 상대적으로 짧은 쪽의 주기(예를 들면 Cx)를 전에, 상대적으로 긴 쪽의 주기(예를 들면 Cy)을 후에 배치함으로써, 발광 무게 중심이 조금 후방 치우침으로 되어 안정된다.
또한, 본 제어에서의 주기(C) 조합의 변경(조정)의 대상으로서는, 필드의 복수의 SF 중, 최대의 가중치의 SF(예를 들면 최종의 SFn)를 포함하는 일부 또는 모든 SF로 한다. 즉, 필드 단위(전체 SF 대상)에서의 일률의 제어나, 필드 내의 일부의 SF군(하위 SF를 제외함) 대상에서의 제어 등이 가능하다.
또한, 본 제어에서의 변경의 전후의 필드에서, C를 변경함과 함께, 필드 내의 총 서스테인 펄스수, 및, 각 SF의 Ts의 서스테인 펄스수(N)를 동일하게 유지하도록 하여도 된다.
이상의 실시 형태 1에 따르면, 영상 내용(표시 부하율(H) 등)이 변화되어도, 각 SF 및 Ts73의 길이나 타이밍 및 발광 무게 중심 등의 변동을 원인으로 하는 플리커(떨림) 등을 억제할 수 있어, 표시 품질을 확보할 수 있다. 종래의 1종류의 서스테인 펄스 주기(C)만 이용하는 구성에서는, 필드 및 SF의 개시 및 종료 등의 타이밍 및 발광 무게 중심을 일치시킨다고 하여도 곤란한 경우가 있어, 상세한 제어는 불가능하였다. 한편, 본 실시 형태에 따르면, Ts73 내에서 2종류 이상의 서스테인 펄스 주기(C)의 조합을 이용하는 구성에 의해, 필드 및 SF의 타이밍 및 발광 무게 중심을 일치시키는 것이 용이하게 되어, 상세한 제어가 가능하게 된다.
또한, 제1 처리부(101)의 처리 결과(D2)는 원하는 처리(D3을 출력하는 것)의 도중 상태이기 때문에, 제1 처리부(101)와 제2 처리부(102)를 일체화하고, 목적의 처리 결과(D3)만 출력하는 구성으로 하여도 된다. 또한, N이나 C의 변경, J 산출 등의 처리의 순번을 바꾼 구성으로 하여도 된다.
[실시 형태 2]
다음으로, 도 8∼도 9를 이용하여, 본 발명의 실시 형태 2의 PDP 장치를 설명한다. 실시 형태 2에서는, 실시 형태 1과 기본 구성은 마찬가지이며, 실시 형태 1의 제어(서스테인 펄스 주기(C) 조합 제어)에 더하는 제어로서, 필드군의 표시에 관한 것으로, 이하의 (A), (B)의 제어를 행한다.
우선, (A) 제1 제어로서, 화상 프레임(f) 사이의 APL 차분값에 따라서, 영상 내용(대략)으로서 씬 체인지의 유무를 검출하고, 씬 체인지 있음의 경우에는, 실시 형태 1의 제어를 OFF(비적용)하고, 씬 체인지 없는 경우에는, 실시 형태 1의 제어 를 ON(적용)한다. (A) 제1 제어는, 원래의 영상 내용에서 당연히 존재하는 휘도나 발광 무게 중심 위치 등의 변동 쪽을 우선하는 것이다.
또한, 상기 (A) 제1 제어에서 실시 형태 1의 제어의 ON의 경우에는, 또한, (B) 제2 제어를 행한다. (B) 제2 제어로서, 표시 부하율(H)의 범위의 전체에서의 소정의 분할의 범위에 따라서, 그 범위 내인 경우에는, 실시 형태 1의 제어를 실행하고, 그 범위 외인 경우에는, 실시 형태 1의 제어를 실행하지 않고, 예를 들면 범위에 따라서 단계적으로 대응지어지는 필드의 타이밍(최대 길이)으로 변경하는 것 등으로 대응한다.
도 8에서, 실시의 형태 2의 PDP 장치의 블록 구성을 도시하고 있다. 본 PDP 장치는, 실시 형태 1의 구성(도 1)과 서로 다른 부분으로서, 상기 (A) 제1 제어에 대응하는, 제3 처리부(103){APL(평균 휘도 레벨) 산출 회로(21), 씬 체인지 검출 처리부(22)}를 갖는다. 또한, 제2 처리부(102)의 서스테인 펄스 주기(C) 조정 처리부(18B)의 처리는, 제3 처리부(103)로부터의 입력(씬 체인지 유무)에 따른 것으로 된다.
APL 산출 회로(21)는, 입력 신호(영상 신호(VD))의 화상 프레임(f)의 APL(평균 휘도 레벨)을 산출하고, 씬 체인지 검출 처리부(22)에 출력한다. 화상 프레임(f)과 필드(F)가 대응지어진다. 씬 체인지 검출 처리부(22)는, 전후의 화상 프레임(f) 사이에서의 APL 차분값을 판단하고, APL 차분값이 소정 임계값을 초과하는 경우, 그것을 씬 체인지 발생(씬 체인지 있음)으로서 검출한다. 씬 체인지 검출 처리부(22)는, 씬 체인지 유무의 정보를 C 조정 처리부(18B)에 출력한다.
C 조정 처리부(18B)는, 씬 체인지 검출 처리부(22)로부터의 씬 체인지 유무의 정보에 의해, 해당 화상 프레임 사이에서 씬 체인지가 발생하지 않는 것(씬 체인지 없음)을 인식한 경우에는, 실시 형태 1의 처리와 마찬가지로, 대응하는 필드의 SF마다 적절하게 서스테인 펄스 주기(C)의 조합의 구성을 선택, 변경함으로써, 그 필드를 직전 필드의 각 SF의 개시 타이밍 등과 대략 동일하게 되도록 유지한다. 한편, C 조정 처리부(18B)는, 상기 씬 체인지 있음을 인식한 경우에는, 실시 형태 1과 같은 처리(C 조합 선택)는 행하지 않고, 변동 시간 배분 처리부(17)(제1 처리부(101))에서 설정(일단 변경)된 서스테인 펄스 주기(C) 등에 의해, 필드 구성 등의 데이터(D3)를 얻어, 이를 구동 신호 생성 회로(19)에 출력한다.
또한, 이하와 같이 (B) 제2 제어를 행해도 된다. 우선, 종래의 PDP 장치에서는 일반적으로 APC(상기 도 3, 도 4 등)를 행하고 있다. 즉, APC의 경우, 전술한 바와 같이, 표시 영상에 관하여, APL 또는 표시 부하율(H) 등이 증대함에 따라, 총 서스테인 펄스수가 감소하도록 제어된다. 즉, 각 서스테인 기간(Ts)은, 서스테인 펄스수(N)의 감소에 따라 길이가 짧아진다. 그리고, 필드의 각 SF의 개시 타이밍은, 예를 들면 각 SF가 시간적으로 전 방향으로 채워서 간극없이 배치됨으로써, 전 필드가 그것과 어긋난다. 그 때문에, APL(또는 H)의 범위의 전체에 걸쳐, 실시 형태 1의 제어(제2 처리)와 같이 필드의 각 SF의 개시 타이밍을 유지하도록 제어하는 것은, 현실적이지 않은 경우가 있다. 실시 형태 1의 제어를 그대로 실행한 경우에, 예를 들면 시간적인 전 프레임과 현재 프레임에서의 필드 기간(TF)의 차가 어느 정도 이상 큰 경우에, 서스테인 펄스 주기(C)이 지나치게 작아져, 그에 의해 방전 타이밍이 불안정해져서, 표시 얼룩이 발생하게 될 우려가 있다.
상기를 고려하여, (B) 제2 제어에서는, 프레임(필드) 사이에서 APL(또는 H)이 크게 변동하지 않을 정도의 영상 내용의 경우(APL 차분값이 소정 범위 내, 씬 체인지 없는 경우)에는, 각 SF 개시 타이밍을 유지하여 상기 플리커 등을 억제함과 함께, APC에 의한 서스테인 펄스수(N)의 변화에 대해서는, 유지할 각 SF의 개시 타이밍을 단계적으로 바꿈으로써, 현실적으로 대응한다.
도 9의 (a), (b)에서, (B) 제2 제어에 관하여, 표시 부하율(H)의 전체 범위(0∼100%)를 복수의 범위(영역)로 나누고, 그들 범위마다 단계적으로 실시 형태 1의 제어를 적용하는 예를 나타내고 있다. 도 9의 (a)에서, 표시 부하율(H)의 전체 범위를, H의 대략적인 대소에 따라서, 예를 들면, A: 소부하 영역, B: 중부하 영역, C: 대부하 영역의 3개로 분할하고 있다. 도 9의 (b)에서, 각 영역(A∼C)에 따른, 필드 기간(TF)의 최대 길이(TFmax)를 규정하고 있다. 예를 들면, 영역 A에서는 TFmax=1V, 영역 B에서는 TFmax=(1/2)V, 영역 C에서는 TFmax=(1/3)V로 하고 있다.
각 영역(A∼C) 내에서의 표시 부하율(H)의 변동에 대해서는, 실시 형태 1의 제어를 실행하지 않고, 각 영역(A∼C)에 따라서 상기 필드 기간(TF)의 최대 길이(TFmax)를 적용하여, 그 최대 길이의 범위 내에 들도록 제어한다. 예를 들면, 필드 간에서의 H 변동이 소정 범위 내(각 영역 내)인 경우에, 각 SF의 서스테인 펄스수(N)를 일정하게 유지한다. 이에 의해, 상기 깜박임 등이 경감된다. 또한, 예를 들면, 상기 씬 체인지 발생 등에 대응하여, 영역(A∼C)을 걸치도록(예를 들면 A 로부터 C로), 큰 표시 부하율(H)의 변동이 필드 사이에서 발생한 경우에는, 실시 형태 1의 제어를 실행하지 않도록 한다.
이상의 실시 형태 2에 따르면, 영상 내용(씬 체인지 등)에 따라서, 특히, 필드 구성에서의 하위 SF 구성의 변화(영향이 큰 휘도 변화)를 원인으로 하는 상기 깜박임 등을 억제할 수 있어, 표시 품질을 확보할 수 있다.
[실시 형태 3]
도 10을 이용하여, 본 발명의 실시 형태 3의 PDP 장치를 설명한다. 실시 형태 3에서는, 상기 제1 처리부(101)를 구비하지 않고, APC 처리부(104)를 구비하는 구성이다. APC 처리부(104)는, 상기 SF 표시 부하율(H) 검출 회로(14) 외에, 서스테인 펄스수(N) 변경 처리부(25)를 구비한다. APC 처리는, 상기 도 3, 도 4 등과 마찬가지이며, 주기(C)의 변경은 행하지 않는다.
APC 처리부(104)에서는, 표시 데이터(D1)에 기초하여, SF 표시 부하율 검출 회로(14)에 의해, SF의 표시 부하율(H)을 산출한다. 그리고, SF의 표시 부하율(H)의 정보에 기초하여, N 변경 처리부(25)에 의해, APC에 필요한 정보로서 각 SF의 서스테인 펄스수(N) 등을 연산한다. 예를 들면, SF의 표시 부하율(H)이 클수록, Ts73의 서스테인 펄스수(N)를 작게 한다. 이에 의해, APC 처리부(104)는, 일단, 필드의 각 SF(Ts73)의 위치 및 길이를 포함하는 필드 구성을 결정하고, 그를 나타내는 N 등의 정보나 표시 데이터 등(N, D2)을 출력한다.
그리고, 제2 처리부(102)에서는, APC 처리부(104)로부터의 데이터(N, D2)에 기초하여, 전술한 바와 마찬가지로(도 7 등), 원래의 필드 구성에 대하여, 변경 후 의 필드에서, 각 SF의 Ts73의 서스테인 펄스 주기(C)를 조합의 구성으로 조정하는 처리 등을 행한다.
이와 같이, 특정한 서스테인 기간 제어에 한하지 않고, 서스테인 펄스 주기 조합 제어를 적용하여 전술과 마찬가지의 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
본 발명은, PDP 장치 등의 계조 표시 장치에 이용 가능하다.
도 1은 본 발명의 실시 형태 1인 PDP 장치의 전체의 블록 구성을 도시하는 도면.
도 2는 본 발명의 일 실시 형태의 PDP 장치에서의, 표시 패널(PDP)의 구조예를 도시하는 도면.
도 3은 본 발명의 일 실시 형태(또는 종래 기술)의 PDP 장치에서의, APC의 제어예를 도시하는 도면.
도 4는 본 발명의 일 실시 형태(또는 종래 기술)의 PDP 장치에서의, 서스테인 기간 제어(서스테인 펄스수 제어 또는 서스테인 펄스 주기 제어)에 의한 필드 구성 및 발광 무게 중심 등의 변화를 도시하는 도면.
도 5는 본 발명의 실시 형태 1의 PDP 장치에서의, 제어(서스테인 기간 제어와 서스테인 펄스 주기 조합 제어에 의한 제어)에 의한 필드 구성 및 발광 무게 중심 등의 변화를 도시하는 도면.
도 6은 본 발명의 실시 형태 1(또는 종래 기술)의 PDP 장치에서의, 서스테인 펄스 주기 제어(제1 처리)에 의한 필드 구성 및 타이밍 등의 변화를 도시하는 도면.
도 7은 본 발명의 실시 형태 1(또는 종래 기술)의 PDP 장치에서의, 서스테인 펄스 주기 조합 제어(제2 처리)에 의한 필드 구성 및 타이밍 등의 변화를 도시하는 도면.
도 8은 본 발명의 실시 형태 2의 PDP 장치의 전체의 블록 구성을 도시하는 도면.
도 9는 본 발명의 실시 형태 2인 PDP 장치에서의, 제2 제어의 조건을 도시하는 도면으로서, (a)는, 표시 부하율(H)을 분할한 범위, (b)는, 분할의 범위에 따른 필드 최대 길이를 도시하는 도면.
도 10은 본 발명의 실시 형태 3인 PDP 장치의 전체의 블록 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : PDP
11 : A/D 컨버터
12 : 중간조 생성 회로
13 : SF 변환 회로
14 : SF 표시 부하율 검출 회로
15 : 서스테인 펄스 주기 변경 처리부
16 : 변동 시간 산출 처리부
17 : 변동 시간 배분 처리부
18 : 서스테인 펄스 주기 조정 처리부
19 : 구동 신호 생성 회로
21 : APL 산출 회로
22 : 씬 체인지 검출 처리부
25 : 서스테인 펄스수(N) 변경부
31 : 유지 전극(X)
32 : 주사 전극(Y)
33 : 어드레스 전극(A)
71 : 리세트 기간(Tr)
72 : 어드레스 기간(Ta)
73 : 서스테인 기간(Ts)
101 : 제1 처리부(서스테인 펄스 주기 제어부)
102 : 제2 처리부(서스테인 펄스 주기 조합 제어부)
103 : 제3 처리부
104 : APC 처리부
151 : X 구동 회로
152 : Y 구동 회로
153 : 어드레스 구동 회로
201 : 전면부
202 : 배면부
211 : 전면 글래스 기판
212, 222 : 유전체층
213 : 보호층
221 : 배면 글래스 기판
223 : 격벽
224 : 형광체
N : 서스테인 펄스수
C : 서스테인 펄스 주기
H : 표시 부하율

Claims (12)

  1. 표시 전극으로 되는 복수의 제1 전극과 제2 전극을 포함하고, 리세트 기간, 어드레스 기간 및 서스테인 기간을 갖는 복수의 서브필드를 이용하여 영상 표시를 행하는 플라즈마 디스플레이 장치로서,
    상기 복수의 서브필드의 각 서브필드마다 표시 부하율을 검출하는 검출 회로와,
    상기 서스테인 기간에 상기 복수의 제1 및 제2 전극에 인가하는, 주기가 서로 다른 복수의 서스테인 펄스를 생성하는 생성 회로와,
    상기 검출 회로에서 검출한 서브필드마다의 표시 부하율에 따라서, 상기 복수의 서스테인 펄스의 조합을 제어하는 제어 회로를 갖고,
    1 필드의 기간에 인가하는 상기 서스테인 펄스의 총수가 변화된 경우에도, 1 필드에서의 최초의 서브필드의 개시부터 최종의 서브필드의 종료까지의 기간의 변동을 억제하도록 한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제어 회로에 의한 상기 복수의 서스테인 펄스의 조합의 제어에 의해, 1 필드의 기간에 인가하는 상기 서스테인 펄스의 총수가 변화된 경우에도, 상기 복수의 서브필드의 각 서브필드의 개시부터 종료까지의 기간의 변동을 억제하도록 한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제어 회로에 의한 상기 복수의 서스테인 펄스의 조합을 제어하는 서브필드는, 휘도비가 최대인 서브필드를 포함하는 일부의 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 서브필드의 각 서브필드 간에, 구동 펄스를 인가하지 않는 빈 기간을 발생시키지 않는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제4항에 있어서,
    각 필드마다의 평균 휘도 레벨의 검출 결과에 기초하여 씬 체인지를 검출하는 씬 체인지 검출 회로를 갖고,
    상기 씬 체인지가 검출된 시간적으로 연속하는 2개의 필드 간에서는, 상기 필드 내의 총 서스테인 펄스수, 및 각 서브필드의 서스테인 펄스수를 동일하게 하도록 제어하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제5항에 있어서,
    상기 서브필드에서의 서스테인 기간에 주기가 서로 다른 복수의 서스테인 펄스를 인가할 때에, 주기가 큰 서스테인 펄스를 시간적으로 후에 인가하는 것을 특 징으로 하는 플라즈마 디스플레이 장치.
  7. 표시 전극으로 되는 복수의 제1 전극과 제2 전극을 포함하고, 리세트 기간, 어드레스 기간 및 서스테인 기간을 갖는 복수의 서브필드를 이용하여 영상 표시를 행하는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 서스테인 기간에 상기 복수의 제1 및 제2 전극에 인가하는, 주기가 서로 다른 복수의 서스테인 펄스를 생성하고,
    상기 복수의 서브필드의 각 서브필드마다의 표시 부하율에 따라서, 상기 복수의 서스테인 펄스의 조합을 제어하고,
    1 필드의 기간에 인가하는 상기 서스테인 펄스의 총수가 변화된 경우에도, 1 필드에서의 최초의 서브필드의 개시부터 최종의 서브필드의 종료까지의 기간의 변동을 억제하도록 한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제7항에 있어서,
    상기 복수의 서스테인 펄스의 조합의 제어에 의해, 1필드의 기간에 인가하는 상기 서스테인 펄스의 총 수가 변화된 경우에도, 상기 복수의 서브필드의 각 서브필드의 개시부터 종료까지의 기간의 변동을 억제하도록 한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제7항에 있어서,
    상기 복수의 서스테인 펄스의 조합을 제어하는 서브필드는, 휘도비가 최대인 서브필드를 포함하는 일부의 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 서브필드의 각 서브필드 사이에, 구동 펄스를 인가하지 않는 빈 기간을 발생시키지 않는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  11. 제10항에 있어서,
    각 필드마다의 평균 휘도 레벨의 검출 결과에 기초하여 씬 체인지를 검출하고,
    상기 씬 체인지가 검출된 시간적으로 연속하는 2개의 필드 사이에서는, 상기 필드 내의 총 서스테인 펄스수, 및 각 서브필드의 서스테인 펄스수를 동일하게 하도록 제어하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  12. 제11항에 있어서,
    상기 서브필드에서의 서스테인 기간에 주기가 서로 다른 복수의 서스테인 펄스를 인가할 때에, 주기가 큰 서스테인 펄스를 시간적으로 후에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
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