KR20080071508A - 진폭 검출 장치 - Google Patents

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KR20080071508A
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류지 아오노
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도시바 기카이 가부시키가이샤
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Abstract

파형 신호의 진폭을 고정밀도로 검출할 수 있는 진폭 검출 장치를 제공한다. 진폭 검출 장치는, 운동체의 각도/위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 이를 디지털화하여 얻어진 디지털 신호에 기초하여 파형 신호의 진폭을 검출하는 장치로서, 디지털 신호와 그 이전의 디지털 신호를 이용하여 그 디지털 신호의 최대값, 최소값을 검출하는 최대값·최소값 검출부와, 최대값을 안정화시키는 제1 저역 통과 필터와, 최소값을 안정화시키는 제2 저역 통과 필터와, 파형 신호의 주기를 검출하는 주기 검출부와, 파형 신호의 주기와 샘플링 주기의 연산으로 나타내어진 보정 계수를 생성하는 보정 계수 생성부와, 디지털 신호의 최대값에 보정 계수를 승산한 보정 최대값을 생성하는 제1 승산부와, 디지털 신호의 최소값에 보정 계수를 승산한 보정 최소값을 생성하는 제2 승산부와, 보정 최대값 또는 보정 최소값의 절대값을 파형 신호의 진폭으로서 출력하는 출력부를 구비하고 있다.
위치 검출 장치, 로터리 인코더 또는 리니어 스케일, A/D 컨버터, 진폭 검출 장치, 저역 통과 필터

Description

진폭 검출 장치{AMPLITUDE DETECTION DEVICE}
본 발명은, 진폭 검출 장치에 관한 것으로, 예를 들면, 기계의 각도 검출기 혹은 위치 검출기에 내장되는 진폭 검출 장치에 관한 것이다.
일반적으로, 기계의 고정밀도의 운동 제어를 위해, 로터리 인코더가 회전 운동을 행하는 운동체(예를 들면, 서보 모터)의 위치 검출기로서 이용되고, 혹은, 리니어 스케일이 직선 왕복 운동을 행하는 운동체(예를 들면, 로봇의 아암)의 위치 검출기로서 이용된다. 위치 검출기의 출력 신호는, 주기적으로 아날로그 디지털 변환(샘플링)된 후, 위치를 나타내는 값으로 변환되어 이용된다. 운동체의 위치를 고정밀도로 검출하기 위해서는, 운동체의 정현파(sin파 및 cos파)의 진폭을 고정밀도로 검출할 필요가 있다. 종래, 이 진폭은, 샘플링에 의해 얻어진 디지털 신호(sin 신호 및 cos 신호)의 최대값 및 최소값으로부터 얻고 있었다.
그러나， 샘플링에 의해 이산적으로 얻어진 디지털 신호 중에서 최대값 및 최소값을 선택한 경우, 그 최대값 및 최소값은, 각각 실제의 아날로그 정현파의 최 대값 및 최소값과 서로 다른 경우가 있다. 통상적으로, 샘플링 주기는 정현파의 주기보다도 작다. 그러나, 정현파의 주기가 저하함으로써 정현파의 주기와 샘플링 주기와의 차가 작아지면, 디지털 신호에 의해 얻어진 최대값과 실제의 정현파의 최대값과의 오차, 및, 디지털 신호에 의해 얻어진 최소값과 실제의 정현파의 최소값과의 오차가 커질 가능성이 높다.
따라서, 본 발명의 목적은, 운동체에 기초한 아날로그의 파형 신호의 주기와 그 파형 신호의 샘플링 주기와의 차가 작아도, 파형 신호의 진폭을 고정밀도로 검출할 수 있는 진폭 검출 장치를 제공하는 것이다.
본 발명의 실시 형태에 따른 진폭 검출 장치는, 회전 운동 또는 왕복 운동을 행하는 운동체의 각도 또는 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 그 샘플링에서 얻어진 디지털 신호에 기초하여 상기 파형 신호의 진폭을 검출하는 장치로서,
임의의 시점의 디지털 신호와 그 이전의 샘플링에서 얻어진 디지털 신호를 이용하여 그 디지털 신호의 최대값 및 최소값을 검출하는 최대값·최소값 검출부와, 컷오프 주파수가 상기 파형 신호의 주파수보다도 낮아, 상기 디지털 신호의 최대값을 안정화시키는 제1 저역 통과 필터와, 컷오프 주파수가 상기 파형 신호의 주파수보다도 낮아, 상기 디지털 신호의 최소값을 안정화시키는 제2 저역 통과 필터와, 복수의 상기 디지털 신호로부터 상기 파형 신호의 주기를 검출하는 주기 검출부와, 상기 파형 신호의 주기와 상기 샘플링의 주기와의 연산으로 나타내어진 보정 계수의 수치를 생성하는 보정 계수 생성부와, 상기 디지털 신호의 최대값에 상기 보정 계수를 승산한 보정 최대값을 생성하는 제1 승산부와, 상기 디지털 신호의 최소값에 상기 보정 계수를 승산한 보정 최소값을 생성하는 제2 승산부와, 상기 보정 최대값 또는 상기 보정 최소값의 절대값 중 적어도 어느 한쪽을, 상기 파형 신호의 진폭으로서 출력하는 출력부를 구비하고 있다.
상기 진폭 검출 장치는, 상기 샘플링의 소정의 주기에서의, 상기 파형 신호의 주기와 상기 보정 계수와의 대응 관계를 저장한 기억부를 더 구비하고,
상기 보정 계수 생성부는, 상기 주기 검출부에서 검출된 상기 파형 신호의 주기에 대응하는 상기 보정 계수를 상기 기록부로부터 읽어내고, 그 보정 계수를 상기 제1 및 상기 제2 승산부에 보내도 된다.
상기 보정 계수 생성부는, 수학식 3을 연산하고,
(수학식 3)
Figure 112008007434774-PAT00001
(A는 상기 보정 계수, ts는 상기 샘플링의 주기, T는 상기 파형 신호의 주기임) 상기 보정 계수 A를 상기 제1 및 상기 제2 승산부에 보내도 된다.
상기 주기 검출부는, 상기 디지털 신호 중 sin 신호 또는 cos 신호 중 어느 한쪽의 부호가 일정한 기간을 측정하고, 그 기간을 이용하여 상기 파형 신호의 주기를 산출하여도 된다.
상기 진폭 검출 장치는, 상기 주기 검출부와 상기 보정 계수 생성부 사이에 설치되고, 컷오프 주파수가 상기 파형 신호의 주파수보다도 낮은 제3 저역 통과 필터를 더 구비하고 있어도 된다.
상기 진폭 검출 장치는, 로터리 인코더 또는 리니어 스케일에 배치되어 있어도 된다.
상기 보정 계수 생성부는, 로직 회로로 구성되어 있어도 된다.
본 발명에 따른 진폭 검출 장치는, 운동체에 기초하는 아날로그의 파형 신호의 주기와 그 파형 신호의 샘플링 주기와의 차가 작아도, 파형 신호의 진폭을 고정밀도로 검출할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 실시 형태를 설명한다. 본 실시 형태는, 본 발명을 한정하는 것은 아니다.
도 1은, 본 발명에 따른 실시 형태를 따른 위치 검출 장치(100)의 블록도이다. 위치 검출 장치(100)는, 로터리 인코더 또는 리니어 스케일(10)과, A/D 컨버터(20)와, 진폭 검출 장치(30)를 구비하고 있다. 진폭 검출 장치(30)는, 범용 CPU 또는 로직 LSI이다. 진폭 검출 장치(30)는, 예를 들면, FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific Integrated Circuit)와 같은 커스텀 LSI이어도 된다. 진폭 검출 장치(30)를 LSI 상에서 로직 회로로서 실현한 경우, 동일한 처리를 반복하는 반복 처리를 단시간에 행할 수 있다. 한편으로, 진폭 검출 장치(30)를, 범용 CPU 및 소프트웨어로 실현하여도 된다. 연산부(50)를, 범용 CPU 및 소프트웨어로 실현한 경우, 프로그램의 변경으로 다양한 처리를 행할 수 있다.
위치 검출 장치(100)는, 예를 들면, 회전 운동 또는 왕복 운동을 행하는 운동체를 구비한 서보 모터에 배설되어도 된다. 운동체는, 예를 들면, 공작 기계에 배치된 서보 모터의 로터 또는 왕복 운동하는 아암 등이다. 위치 검출 장치(100)는, 예를 들면, 로터리 인코더 또는 리니어 스케일(10)을 이용한 위치 결정 장치에 배치되어도 된다.
로터리 인코더 또는 리니어 스케일(10)은, 회전 운동 또는 왕복 운동을 행하는 운동체의 각도 또는 위치를 나타내는 파형 신호(cos파, sin파)를 출력한다. 이cos파, sin파는, 아날로그 신호로서, 직교 위상의 정현파의 값이다. A/D 컨버터(20)는, 로터리 인코더 또는 리니어 스케일(10)로부터의 cos파 및 sin파를 주기적으로 샘플링하고, 이 신호를 디지털 신호로 변환한다. 이에 의해, 디지털화된cos 신호 및 sin 신호가 생성된다.
진폭 검출 장치(30)는, 디지털 신호(cos 신호, sin 신호)를 수취하고, 파형 신호의 진폭을 검출한다. 이를 달성하기 위해, 진폭 검출 장치(30)는, 최대값·최소값 검출부(32)와, 저역 통과 필터(34, 36)와, 주기 검출부(35)와, 보정 계수 생성부(37)와, 제1 승산부로서의 승산기(38)와, 제2 승산부로서의 승산기(39)를 구비하고 있다.
최대값·최소값 검출부(32)는, 임의의 시점의 디지털 신호와 그 이전의 샘플링에서 얻어진 디지털 신호를 이용하여 디지털 신호의 최대값 및 최소값을 검출한 다. 디지털 신호의 최대값 및 최소값은, 운동체가 1 회전 또는 1 왕복할 때마다 갱신된다. 샘플링은 임의의 일정 기간을 두고 주기적으로 실행되기 때문에, 디지털 신호인 sin 신호의 최대값 ymax는, sin파의 거의 정점을 나타내지만, 반드시 정확하게 그 정점의 값을 나타내는 것은 아니다. 따라서, 최대값 ymax는, 운동체의 회전 또는 왕복마다 어느 정도 변화된다. 따라서, 최대값 ymax를 저역 통과 필터(34)에 통과시킴으로써, 최대값 ymax를 안정화시킨다. 마찬가지로, 디지털 신호인 cos 신호의 최대값 xmax도, 저역 통과 필터(34)를 통과시킴으로써 안정화시킨다. 또한, sin 신호 및 cos 신호의 각각의 최소값 ymin, xmin은, 저역 통과 필터(36)를 통과시킴으로써 안정화시킨다. 저역 통과 필터(34 및 36)는, 컷오프 주파수가 파형 신호의 주파수보다도 낮다. 따라서, 저역 통과 필터(34 및 36)는, 디지털 신호의 최대값 및 최소값을 안정화시킬 수 있다. 그러나, 저역 통과 필터(34 및 36)를 통과한 최대값 ymax, xmax 및 최소값 ymin, xmin은, 반드시 파형 신호의 최대값 및 최소값을 나타낸다고는 할 수 없다. 이 문제점은, 도 2 및 도 3을 참조하여 보다 상세히 설명한다.
도 2 및 도 3은, 디지털 신호인 sin 신호의 최대값 ymax와 아날로그 신호인 파형 신호(sin파)의 실제의 최대값 P와의 오차를 도시하는 개념도이다. 이하, sin에 대해서만 설명하지만, cos에 대해서도 마찬가지의 고찰을 할 수 있다. 또한, 이하, 최대값에 대해서만 설명하지만, 최소값에 대해서도 마찬가지의 고찰을 할 수 있다.
도 2에서는, 샘플링 주기 ts가 아날로그 파형 신호의 주기 T보다도 매우 작 다. 샘플링 주기 ts는, 임의의 시점의 샘플링으로부터 다음의 샘플링까지의 기간이며, 통상적으로, 시스템을 설계하는 시점에서 임의로 결정되는 상수이다. 파형 신호의 주기 T는, 파형 진폭의 1 파장의 주기로서, 주파수를 f로 하면, 주기 T는 1/f이다. 샘플링 주기 ts가 아날로그 파형 신호의 주기 T보다도 매우 작은 경우, A/D 컨버터(20)는 파형 신호의 1파를 다수 샘플링할 수 있다. 따라서, 디지털 신호의 최대값 ymax는, 실제의 최대값 P에 거의 동등하게 된다. 또한, 샘플링 주기 ts와 파형 신호의 주기 T는 비동기이므로, 최대값 ymax가 실제의 최대값 P에 일치하는 것은 드물다.
이에 대하여, 도 3에서는, 아날로그 파형 신호의 주기 T가 샘플링 주기 ts에 비교적 가깝다. 이러한 경우, 파형 신호의 1 파장에 대한 샘플링수가 작아진다. 따라서, 디지털 신호의 최대값 ymax와 실제의 최대값 P와의 오차가 커진다.
도 4는, 저역 통과 필터(34)의 통과 후의 디지털 신호의 최대값 ymax와 실제의 최대값 P를 도시하는 개념도이다. 전술한 바와 같이 샘플링 주기 ts와 파형 신호의 주기 T는 비동기이므로, A/D 컨버터(20)가 다수의 파형 신호를 샘플링함으로써, A/D 컨버터(20)는 1 파장의 전체를 남김없이 샘플링하게 된다. 즉, 1파장의 임의의 부분(임의의 sin값으로 나타내어지는 부분)이 샘플링될 확률은, 다른 부분(다른 sin값으로 나타내어지는 부분)이 샘플링될 확률과 동등하다.
실제의 최대값 P를 중심으로 한 샘플링 주기 ts의 기간(P의 시점을 기준으로 하여 ±ts/2의 기간 Tymax)에서도, 샘플링의 확률은 동등하다. 또한, 저역 통과 필터(34)에 입력되는 최대값 ymax는, 실제의 최대값 P를 중심으로 한 샘플링 주기 ts의 기간에 반드시 존재한다. 따라서, 저역 통과 필터(34)에 입력되는 최대값 ymax는, 기간 Tymax의 어느 시점에서도 동등한 확률로 획득된다. 이 사실을 이용함으로써, 저역 통과 필터(34)를 통과한 후의 최대값 ymax의 값을 추정할 수 있다. 즉, 다수의 파형 신호에 대하여 기간 Tymax 동안에 샘플링된 최대값 ymax의 평균값이 저역 통과 필터(34)를 통과한 후의 최대값 ymax의 값에 거의 동등한 것으로 추정할 수 있다. 이 추정은, 저역 통과 필터(34)를 통과한 후의 최대값 ymax가 안정되어 있어, 급격한 변동이 없는 것부터도 올바르다고 할 수 있다. 물론, 샘플링된 최대값 ymax의 개수는, 많을수록 좋다. 최대값 ymax의 샘플링수가 충분히 많으면, 기간 Tymax 동안에 샘플링된 최대값 ymax의 평균값은, 기간 Tymax에서의 아날로그 파형 신호의 sin의 평균값과 동등하게 된다.
따라서, 이 경우, 다음의 수학식 1이 성립한다.
Figure 112008007434774-PAT00002
또한, Vlp는, 기간 Tymax 동안에 샘플링된 최대값 ymax의 평균값(저역 통과 필터(34)의 출력 최대값 ymax와 거의 동등함)이다. P는 파형 진폭의 실제의 최대값이다. T는 정현파의 주기(초)이다. ts는 샘플링 주기(초)이다. 이를 실제의 최대값 P에 대하여 풀면, 수학식 2와 같이 표현할 수 있다.
Figure 112008007434774-PAT00003
평균값 Vlp에 대한 보정 계수를 A로 하면, 즉, 수학식 3과 같이 치환하면, 수학식 2는, 수학식 4와 같이 표현될 수 있다.
Figure 112008007434774-PAT00004
P = A×Vlp
수학식 4에 나타낸 바와 같이, 평균값 Vlp에 보정 계수 A를 승산하면, 실제의 최대값 P가 얻어진다.
보정 계수 A는, 샘플링 주기 ts 및 파형 신호(sin파)의 주기 T에 의해 나타내어져 있다. 샘플링 주기 ts는, 미리 설정된 값이므로, 실제로는, 파형 신호(sin파)의 주기 T가 판명되면, 보정 계수 A를 구할 수 있다. 따라서, 도 1에 도시한 바와 같이, 주기 검출부(35)가 파형 신호의 주기 T를 검출하고, 보정 계수 생성부(37)가 보정 계수 A를 생성한다.
주기 검출부(35)는, 복수의 디지털 신호(cos 신호, sin 신호)를 수취하고, cos 신호 및/또는 sin 신호의 주기를 검출한다. 보다 상세하게는 주기 검출부(35)는, 복수의 샘플링에서 얻어진 디지털 신호의 부호의 변화에 의해 그 주기를 검출 할 수 있다. 예를 들면, sin 신호가 플러스값을 유지하고 있는 기간, 혹은, 마이너스값을 유지하고 있는 기간은, 반주기에 상당한다. 따라서, 주기 검출부(35)는, sin 신호의 값이 마이너스로부터 플러스로 변화된 시점부터 플러스로부터 마이너스로 변화되는 시점까지의 기간을 측정, 혹은, 플러스로부터 마이너스로 변화된 시점부터 마이너스로부터 플러스로 변화되는 시점까지의 기간을 측정하면 된다. 즉, 주기 검출부(35)는, sin 신호의 부호가 일정한 기간을 측정하면 된다. 이 측정은, 샘플링 주기 ts와 샘플링수와의 승산을 실행함으로써 간단히 얻을 수 있다. 그 기간을 2배로 하면, 주기 T를 얻을 수 있다. 주기 검출부(35)는, cos 신호를 이용하여도 sin 신호와 마찬가지로 주기 T를 검출할 수 있다.
보정 계수 생성부(37)는, 주기 T를 주기 검출부(35)로부터 수취한다. 보정 계수 생성부(37)는, 파형 신호의 주기 T와 샘플링의 주기 ts와의 연산으로 나타내어진 보정 계수 A의 수치를 생성한다. 보정 계수 A를 생성하기 위해, 보정 계수 생성부(37)는, 주기 T를 이용하여, 수학식 3을 연산하여도 된다. 보정 계수 생성부(37)가 범용 CPU인 경우, 수학식 3의 연산은, 그 CPU 및 프로그램에 의해 연산된다. 혹은, 보정 계수 생성부(37)가 ASIC이나 FPGA 등의 로직 회로인 경우, 수학식 3의 연산은, 로직 회로로 실현되고 있다. 이 로직 회로는, 수학식 3 자체를 로직 회로로 표현한 것이어도 되지만, 회로 규모가 커질 가능성이 높다.
따라서, 진폭 검출 장치(30)는, 도 5에 도시한 바와 같이, 파형 신호의 주기 T와 보정 계수 A와의 대응 관계를 저장한 기억부(40)를 더 구비하여도 된다. 샘플링 주기 ts는 미리 설정되어 있기 때문에, 보정 계수 A 및 주기 T는, 일대일의 대 응 관계를 갖는다. 도 6은, 샘플링 주기 ts=1㎲에서의, 기억부(40)에 저장되는 주기 T와 보정 계수 A와의 대응 관계를 나타내는 그래프이다. 기억부(40)는, 실질적으로 도 6에 도시하는 그래프를 저장하고 있다. 실제로는, 기억부(40)는, 이산적인 주기 T의 값에 대응하는 보정 계수 A의 값을 저장하고 있다. 기억부(40)는, 예를 들면, ROM(Read 0nly Memory)이다. 또한, 주기 검출부(35)로부터 얻어진 실제의 주기 T와 기억부(40)에 저장되는 주기 T를 구별하기 위해, 기억부(40)에 저장되는 주기 T를 Tm으로 나타낸다.
보정 계수 생성부(37)는, 실제의 주기 T를 주기 검출부(35)로부터 수취한다(S10). 다음으로, 보정 계수 생성부(37)는, 주기 검출부(35)로부터 수취한 실제의 주기 T와 기억부(40)로부터 읽어내어진 주기 Tm을 비교하여, 실제의 주기 T에 가장 가까운 Tm을 선택한다. 또한, 보정 계수 생성부(37)는, 선택된 주기 Tm에 대응하는 보정 계수 A를 출력한다. 이러한 방식에 따르면, 보정 계수 생성부(37)는, 실제의 주기 T, 비교 도중의 주기 Tm, 및, 비교 도중의 주기 Tm에 대응하는 보정 계수 A를 저장하는 레지스터 외에, 실제의 주기 T와 주기 Tm을 비교하는 비교기(도시하지 않음)를 구비하면 된다. 비교기는, 감산기이어도 된다. 이와 같이 구성된 보정 계수 생성부(37)는, 수학식 3 자체를 로직 회로로 실현한 LSI, 혹은, 수학식 3 자체를 표현한 프로그램을 실행하는 범용 CPU보다도 소규모의 회로로 실현할 수 있다. 또한, 보정 계수 생성부(37)는, 매우 간단한 비교 연산을 반복하여 실행할 뿐이다. 따라서, 보정 계수 생성부(37)는, 보정 계수 A의 생성 속도가 매우 빠르다.
예를 들면, 기억부(40)는, 주기 Tmi(i=1, 2, 3, …, n)의 각각에 대응하는 Ai를 저장하고 있는 것으로 한다. i가 많아짐에 따라, 주기 Tmi의 값도 커지는 것으로 한다. 즉, 또한, Tm1<Tm2<Tm3 … <Tmn이다.
당초, 보정 계수 생성부(37)는, 임의의 Tmk를 선택한다(S20). 예를 들면, 보정 계수 생성부(37)는, 주기 Tmk로서, 주기 Tm(n/2)(n이 홀수인 경우에는, (n-1)/2 혹은 (n+1)/2로 됨)를 선택한다.
비교기가 T와 Tmk를 비교한다(S30). 그 결과, T가 Tmk보다 큰 경우(T-Tmk가 플러스인 경우)에는, 보정 계수 생성부(37)는, k의 값을 1만큼 인크리먼트한다(S40). 즉, 보정 계수 생성부(37)는, 기억부(40)로부터 전회의 Tmk보다도 큰 Tmk를 읽어낸다. 또한, 비교기는 인크리먼트된 Tmk와 T를 비교한다. 그 결과, T가 여전히 Tmk보다 큰 경우(T-Tmk가 여전히 플러스인 경우)에는, 보정 계수 생성부(37)는, k의 값을 더 인크리먼트한다. 보정 계수 생성부(37)는, 이를 반복하여, Tmk가 T보다도 커진 시점(T-Tmk가 마이너스로 된 시점)에서, Tm에 대응하는 보정 계수 A를 기억부(40)로부터 읽어낸다(S50). 그리고, 보정 계수 생성부(37)는, 이 보정 계수 A를 출력한다(S60).
반대로, 당초, T가 Tmk보다 작은 경우(T-Tmk가 마이너스인 경우)에는, 보정 계수 생성부(37)는, k의 값을 1만큼 디크리먼트한다(S41). 즉, 보정 계수 생성부(37)는, 기억부(40)로부터 전회의 Tmk보다도 작은 Tmk를 읽어낸다. 비교기는 이 디크리먼트된 Tmk와 T를 비교한다. T가 여전히 Tmk보다 작은 경우(T-Tmk가 여전히 마이너스인 경우)에는, 보정 계수 생성부(37)는, k의 값을 더 디크리먼트한다. 보정 계수 생성부(37)는, 이를 반복하여, Tmk가 T보다도 작아진 시점(T-Tmk가 플러스로 된 시점)에서의 Tmk에 대응하는 보정 계수 A를 승산기(38, 39)에 출력한다.
또한, 선택된 주기 Tmk가 실제의 주기 T에 동등한 경우에는, 보정 계수 생성부(37)는, 주기 Tmk를 그대로 승산기(38, 39)에 출력한다.
보정 계수 생성부(37)는, 또한, 비교 연산기를 구비하여도 된다. Tmk의 선택 후, Tmk -1의 선택에 의해 Tm과 T의 대소 관계가 역전한 것으로 한다. 이 경우, 주기 T는, Tmk -1과 Tmk 사이에 있다. 따라서, 비례 연산기는, 좌표 (Tmk, Ak)와 좌표 (Tmk -1, Ak -1) 사이에서 Tm 및 A가 선형으로 변화되는 것으로 추정하고, 정확한 Tm에 대응하는 보정 계수 A를 비례 연산한다. 이에 의해, 보정 계수 생성부(37)는, 보다 상세한 보정 계수 A를 연산할 수 있다.
승산기(38)는, 저역 통과 필터(34)를 통과한 최대값 ymax, xmax에, 보정 계수 생성부(37)로부터 출력된 보정 계수 A를 승산한다. 승산기(39)는, 저역 통과 필터(36)를 통과한 최대값 ymin, xmin에, 보정 계수 생성부(37)로부터 출력된 보정 계수 A를 승산한다. 이에 의해, 보정 최대값 ycmax, xcmax 및 보정 최소값 ycmin, xcmin이 생성된다.
보정 최대값 ycmax, xcmax 및 보정 최소값 ycmin, xcmin은, 보정 전의 최대값 ymax, xmax 및 최소값 ymin, xmin에 비하여 아날로그 파형 신호의 실제의 최대값 및 최소값에 가깝다. 그 결과, 본 실시 형태는, 보정 최대값 ycmax, xcmax 또는 보정 최소값 ycmin, xcmin을 이용하여, 아날로그 파형 신호의 실제의 진폭에 가까운 진폭을 얻을 수 있다. 보정 최대값 ycmax, xcmax는, 그 값을 파형 신호의 진폭으로서 이용하여도 된다. 보정 최소값 ycmin, xcmin을 이용하는 경우에는, 그 절대값을 파형 신호의 진폭으로서 이용하면 된다.
아날로그 파형 신호의 실제의 주기 T와 그 파형 신호의 샘플링 주기 ts와의 차가 작은 경우에는, 최대값 ymax, xmax 및 최소값 ymin, xmin은, 파형 신호의 실제의 최대값 및 실제의 최소값으로부터 각각 크게 괴리된다. 그러나, 보정 계수 A의 값도 1로부터 괴리되어, 보정의 정도가 커진다. 이는, 도 6에 도시하는 그래프로부터 알 수 있다. 이에 의해, 실제의 주기 T와 샘플링 주기 ts와의 차가 작더라도, 본 실시 형태에 따른 진폭 검출 장치(100∼400)는, 아날로그 파형 신호의 실제의 진폭에 가까운 진폭을 생성할 수 있다. 상기 기재는, 파형 신호의 주기 T는, 샘플링 주기 ts보다도 큰 것을 전제로 하고 있다.
단, 본 실시 형태에서는, 오프셋은 없거나, 혹은, 오프셋은 보정되어 있는 것으로 한다. 오프셋이란, 기준 좌표와 리사주 도형과의 어긋남을 의미하고, 미리 설정된 기준 전위(예를 들면, 제로 볼트)로부터 디지털 신호의 최대값과 최소값의 중간값까지의 전위차이다.
도 7 및 도 8은, 주기 검출부(35)와 보정 계수 생성부(37) 사이에 저역 통과 필터(31)를 더 구비하고 있다. 도 7 및 도 8에 도시하는 진폭 검출 장치(30)의 그 밖의 구성은, 각각 도 1 및 도 5에 도시하는 진폭 검출 장치(30)의 구성과 마찬가지이다. 저역 통과 필터(31)의 컷오프 주파수는 파형 신호의 주파수보다도 낮다.정현파의 주기 T가 급격하게 변동하는 것은 바람직하지 않다. 따라서, 도 7, 도 8에 도시한 바와 같이, 저역 통과 필터(31)를 설치함으로써 주기 T를 안정화시킬 수 있다.
도 9는, 보정 계수 생성부(37)의 전술한 동작을 나타내는 순서도이다. 이 알고리즘을 ASIC이나 FPGA로 구성함으로써, 보정 계수 생성부(37)는, 로직 회로로 실현할 수 있다.
도 1은 본 발명에 따른 실시 형태에 따른 위치 검출 장치(100)의 블록도.
도 2는 디지털 신호인 sin 신호의 최대값 ymax와 아날로그 신호인 파형 신호(sin파)의 실제의 최대값 P와의 오차를 도시하는 개념도.
도 3은 디지털 신호인 sin 신호의 최대값 ymax와 아날로그 신호인 파형 신호(sin파)의 실제의 최대값 P와의 오차를 도시하는 개념도.
도 4는 저역 통과 필터(34)의 통과 후의 디지털 신호의 최대값 ymax와 실제의 최대값 P를 도시하는 개념도.
도 5는 기억부(40)를 구비한 진폭 검출 장치(200)의 구성을 도시하는 블록도.
도 6은 샘플링 주기 ts=1㎲에서의, 기억부(40)에 저장되는 주기 T와 보정 계수 A의 대응 관계를 나타내는 그래프.
도 7은 저역 통과 필터(31)를 구비한 진폭 검출 장치(300)의 구성을 도시하는 블록도.
도 8은 저역 통과 필터(31)를 구비한 진폭 검출 장치(400)의 구성을 도시하는 블록도.
도 9는 보정 계수 생성부(37)의 전술한 동작을 나타내는 순서도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 위치 검출 장치 10 : 로터리 인코더 또는 리니어 스케일
20 : A/D 컨버터 30 : 진폭 검출 장치
32 : 최대값·최소값 검출부 34, 36 : 저역 통과 필터
35 : 주기 검출부 37 : 보정 계수 생성부
38, 39 : 승신기 40 : 기억부

Claims (8)

  1. 회전 운동 또는 왕복 운동을 행하는 운동체의 각도 또는 위치를 나타내는 파형 신호를 주기적으로 샘플링하고, 그 샘플링에서 얻어진 디지털 신호에 기초하여 상기 파형 신호의 진폭을 검출하는 장치로서,
    임의의 시점의 디지털 신호와 그 이전의 샘플링에서 얻어진 디지털 신호를 이용하여 디지털 신호의 최대값 및 최소값을 검출하는 최대값·최소값 검출부와,
    컷오프 주파수가 상기 파형 신호의 주파수보다도 낮아, 상기 디지털 신호의 최대값을 안정화시키는 제1 저역 통과 필터와,
    컷오프 주파수가 상기 파형 신호의 주파수보다도 낮아, 상기 디지털 신호의 최소값을 안정화시키는 제2 저역 통과 필터와,
    복수의 상기 디지털 신호로부터 상기 파형 신호의 주기를 검출하는 주기 검출부와,
    상기 파형 신호의 주기와 상기 샘플링의 주기와의 연산으로 나타내어진 보정 계수의 수치를 생성하는 보정 계수 생성부와,
    상기 디지털 신호의 최대값에 상기 보정 계수를 승산한 보정 최대값을 생성하는 제1 승산부와,
    상기 디지털 신호의 최소값에 상기 보정 계수를 승산한 보정 최소값을 생성하는 제2 승산부와,
    상기 보정 최대값 또는 상기 보정 최소값의 절대값 중 적어도 어느 한쪽을, 상기 파형 신호의 진폭으로서 출력하는 출력부
    를 구비하는 것을 특징으로 하는 진폭 검출 장치.
  2. 제1항에 있어서,
    상기 샘플링의 소정의 주기에서의, 상기 파형 신호의 주기와 상기 보정 계수와의 대응 관계를 저장하는 기억부를 더 구비하고,
    상기 보정 계수 생성부는, 상기 주기 검출부에서 검출된 상기 파형 신호의 주기에 대응하는 상기 보정 계수를 상기 기억부로부터 읽어내고, 상기 보정 계수를 상기 제1 및 상기 제2 승산부에 보내는 것을 특징으로 하는 진폭 검출 장치.
  3. 제1항에 있어서,
    상기 보정 계수 생성부는, 수학식 3을 연산하고,
    (수학식 3)
    Figure 112008007434774-PAT00005
    (A는 상기 보정 계수, ts는 상기 샘플링의 주기, T는 상기 파형 신호의 주기임) 상기 보정 계수 A를 상기 제1 및 상기 제2 승산부에 보내는 것을 특징으로 하는 진폭 검출 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 주기 검출부는, 상기 디지털 신호 중 sin 신호 또는 cos 신호 중 어느 한쪽의 부호가 일정한 기간을 측정하고, 그 기간을 이용하여 상기 파형 신호의 주기를 산출하는 것을 특징으로 하는 진폭 검출 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 주기 검출부와 상기 보정 계수 생성부 사이에 설치되며, 컷오프 주파수가 상기 파형 신호의 주파수보다도 낮은 제3 저역 통과 필터를 더 구비하는 것을 특징으로 하는 진폭 검출 장치.
  6. 제4항에 있어서,
    상기 주기 검출부와 상기 보정 계수 생성부 사이에 설치되며, 컷오프 주파수가 상기 파형 신호의 주파수보다도 낮은 제3 저역 통과 필터를 더 구비하는 것을 특징으로 하는 진폭 검출 장치.
  7. 제1항에 있어서,
    상기 진폭 검출 장치는, 로터리 인코더 또는 리니어 스케일로 배치되어 있는 것을 특징으로 하는 진폭 검출 장치.
  8. 제3항에 있어서,
    상기 보정 계수 생성부는, 로직 회로로 구성되어 있는 것을 특징으로 하는 진폭 검출 장치.
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