KR20080068874A - 투명 도전막 및 그것을 이용한 기판, 전자 기기 및 액정표시 장치 - Google Patents

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Abstract

본 발명은 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하고, 도체와의 접속 부분을 가지며, 적어도 상기 접속 부분이 결정성을 갖는 투명 도전막에 관한 것이다.
투명 도전막, 접속 부분, 인듐 산화물, 주석 산화물, 란타노이드계 금속 산화물

Description

투명 도전막 및 그것을 이용한 기판, 전자 기기 및 액정 표시 장치 {TRANSPARENT CONDUCTIVE FILM, AND SUBSTRATE, ELECTRONIC DEVICE AND LIQUID CRYSTAL DISPLAY USING SAME}
본 발명은 약산으로 용이하게 에칭 가능하며, 미세 가공성이 우수하고, 접속 저항도 적은 투명 도전막에 관한 것이다. 또한, 본 발명은 이러한 투명 도전막을 이용한 기판, 전자 기기 및 액정 표시 장치에 관한 것이다.
액정 표시 장치의 전극 회로, 화소 전극 등에 사용되고 있는 투명 도전막으로서 인듐 주석 산화물(ITO)막이 널리 알려져 있다. 이 인듐 주석 산화물막에 있어서, 가열 성막된 다결정 상태의 것은 저항이 200×10-6 Ωㆍcm 정도로 충분히 낮기 때문에, 액정 표시 장치용 도체로서의 저(抵)저항성이 우수하며 광의 투과율이 높고, COG(칩 온 글래스) 접속시의 접촉 저항으로서도 사용에 문제가 없는 범위로 양호한 낮은 접속 저항을 갖지만, 이러한 인듐 주석 산화물막을 에칭하여 회로나 화소 전극을 형성하기 위해서는, HCl과 HNO3의 혼합산, HCl과 H2SO4의 혼합산 등의 강산의 에칭이 필요하다. 그런데, 이러한 강산을 에칭액으로서 인듐 주석 산화물막의 에칭 가공을 행하면, 사이드 에칭이 현저하며 미세 가공하는 것이 곤란하였 다.
또한, 액정 표시 장치는 해마다 미세화가 진행되고 있으며 인듐 주석 산화물막으로 이루어지는 전극이나 배선 이외의 부분에서 더욱 저저항화가 필요한 배선은, 종래 크롬으로 이루어지는 배선이나 탄탈로 이루어지는 배선 대신에 구리로 이루어지는 배선이 이용되어 왔다. 그런데, 상술한 인듐 주석 산화물막을 에칭할 때에 이용되는 강산 에칭액은, 구리 배선에 대하여 현저한 에칭능을 가지고, 인듐 주석 산화물막의 에칭률과 구리의 에칭률이 크게 상이하고, 사이드 에칭량도 크기 때문에, 인듐 주석 산화물막을 에칭하는 강산을 이용하면 구리 배선에 단선을 발생시키는 문제가 있다. 반대로, 구리 배선에 대하여 에칭능이 낮은 묽은 염산이나 유기산으로는 인듐 주석 산화물막을 에칭할 수 없는 문제가 있다.
또한, 특수한 제조 방법으로 비정질 상태의 인듐 주석 산화물막을 얻는 기술도 알려져 있고, 이 비정질 상태의 인듐 주석 산화물막은 유기산에 의한 에칭이 가능한 것도 알려져 있지만, 이 비정질 상태의 인듐 주석 산화물막은 접촉 저항이 높은 결점이 있다. 또한, 인듐 주석 산화물막을 실온에서 성막하면, 미세 결정 구조가 되기 쉽고, 저항이 1000×10-6 Ωㆍcm 정도로 높아지기 때문에, 만족스러운 접속 저항은 되지 않는 문제가 있다.
따라서, 종래 인듐 주석 산화물막을 대신하는 투명 도전막으로서 인듐 아연 산화물(IZO)막이 주목받고 있다. 이 인듐 아연 산화물막은 실온 성막에서도 400×10-6 Ωㆍcm 정도의 낮은 저항값을 얻을 수 있고, 광 투과율이 인듐 주석 산화물막 과 동일한 정도이며 약산으로 에칭이 가능하고, 약산으로 에칭한 경우의 사이드 에칭량이 적기 때문에, 미세 가공에도 적합한 우수한 투명 도전막인 것으로 알려져 있다. 또한, 인듐 아연 산화물막을 이용하면 구리 배선을 부식시키지 않는 에칭액으로서, 예를 들면 묽은 염산을 선택할 수 있고, 묽은 염산의 에칭액을 이용함으로써, 인듐 아연 산화물막과 구리 배선이 혼합된 회로 구성을 채용하여도 미세 가공이 가능해지는 이점이 있다.
그런데, 상술한 인듐 아연 산화물막을 상술한 액정 표시 장치용 배선으로서 이용하고, 이 배선을 COG 접속시킨 경우에 있어서, 접속 저항이 커지고, 액정 표시 장치의 미세화 배선을 추가로 추진한 경우에 문제를 일으킨다. 또한, 인듐 아연 산화물막을 대기 중에 보관한 경우에 경시적으로 접촉 저항이 상승되는 문제도 있다.
인듐 아연 산화물막을 TCP(테이프 캐리어 패키지) 접속에 이용하였을 때에도 상기와 동일한 문제가 발생하지만, 이에 대해서는 특허 문헌 1에 인듐 주석 아연 산화물에 의한 투명 도전막이 제안되었다.
특허 문헌 1: 일본 특허 공개 제2001-155549호 공보
본 발명은 상기 사정을 감안하여 이루어진 것이며, 본 발명의 목적은, 약산에 의한 미세화 에칭이 가능하고, 접속 저항도 낮으며, 광 투과율도 우수하고, COG 접속하는 경우의 저항도 낮출 수 있으며, 경시적으로 저항값이 변동되기 어려운 투명 도전막을 제공하는 것이다.
본 발명의 다른 목적은 상기 투명 도전막을 구비한 기판, 전자 기기 및 액정 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 기판의 제조 방법을 제공하는 것이다.
<발명의 개시>
본 발명은 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하고, 적어도 도체와의 접속 부분이 결정성을 갖는 투명 도전막이다.
이러한 투명 도전막에 있어서는, 인듐 주석 란타노이드계 금속 산화물의 도전 기구로서, 인듐 산화물의 과잉 인듐이 전자 캐리어를 발생시키는 것에 의한 도전 기구에 더하여, 인듐에 n형 도펀트로서의 주석을 첨가함으로써, 4가 주석을 활성화시켜 전자 캐리어를 증가시키도록 하는 도전 기구를 효과적으로 작용시킬 수 있고, 대기 중의 수분과의 반응을 억제하여 양호한 저저항 접속을 실현할 수 있다. 란타노이드계 금속 산화물을 첨가함으로써 비정질 상태에서 성막하고, 그 후 적어도 일부를 결정화시키는 것을 용이하게 할 수 있으며, 확실하게 주석에 의한 전자 캐리어를 증대시켜 양호한 도전성을 확보할 수 있고, 대기 중의 수분, 산소 또는 유기물과의 반응을 억제할 수 있다.
또한, 상기 투명 도전막은 묽은 염산이나 유기산 등의 약산에 의한 에칭이 용이하며 사이드 에칭량도 적기 때문에, 한층 미세 배선 가공이 가능해진다. 또한, 이 투명 도전막은 약산에 의한 에칭이 가능해지기 때문에, 구리 배선을 수반하는 구조와 병용하여도 구리 배선을 부식시키지 않고 에칭할 수 있다. 따라서, 에칭 공정이 용이해짐과 동시에, 구리 배선과 투명 도전막의 배선을 혼재시킨 회로 구성 설계시의 자유도가 향상된다.
본 발명의 투명 도전막에 포함되는 란타노이드계 금속 산화물은 바람직하게는 산화세륨 및/또는 산화사마륨이다. 상기 란타노이드계 금속 산화물이 산화세륨 및/또는 산화사마륨일 때, 각 금속 성분의 원자％로 산출한 비율이 In/(In+Sn+Ce(및/또는 Sm))=0.6 내지 0.969, Sn/(In+Sn+Ce(및/또는 Sm))=0.03 내지 0.2, Ce(및/또는 Sm)/(In+Sn+Ce(및/또는 Sm))=0.001 내지 0.2의 범위에 있는 금속 산화물로 이루어지는 스퍼터링 타겟으로 성막된 도전막이다.
본 발명의 전자 기기는 상기 투명 도전막을 전기 회로의 적어도 일부로서 구비하여 이루어진다. 이에 의해, 상기 특징을 갖는 투명 도전막을 구비한 전자 기기를 제공할 수 있다.
본 발명의 투명 도전막 형성 기판은 상기 투명 도전막을 기판 상에 구비하여 이루어진다. 이에 의해, 상기 특징을 갖는 투명 도전막 형성 기판을 제공할 수 있다.
본 발명의 투명 도전막 형성 기판의 제조 방법은, 기판 상에 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하는 비정질 투명 도전막을 성막하고, 이 비정질 투명 도전막을 열 처리함으로써 상기 비정질 투명 도전막의 적어도 일부를 결정화시키는 것을 특징으로 한다.
결정화한 후에는 저저항으로 다른 도체에 접속시킬 수 있기 때문에, 미세 회로이어도 양호한 접속을 행할 수 있는 배선을 구비한 투명 도전막 형성 기판을 제공할 수 있다.
본 발명의 액정 표시 장치는 서로 대향하는 한 쌍의 기판 사이에 액정을 협지시킨 액정 표시 장치이며, 상기 한 쌍의 기판 중 적어도 하나의 기판이 상기 투명 도전막 형성 기판인 것을 특징으로 한다. 이에 의해, 상기 특징을 갖는 투명 도전막 기판을 구비한 액정 표시 장치를 제공할 수 있다.
본 발명에 따르면, 약산에 의한 미세화 에칭이 가능하고, 접속 저항도 낮으며 광 투과율도 우수하고, COG 접속시키는 경우의 저항도 낮출 수 있어 경시적으로 저항값이 변동되기 어려운 투명 도전막을 제공할 수 있다.
본 발명에 따르면, 미세화된 배선 구조를 채용하여도 저저항이며 다른 부품과의 접속을 행할 수 있고, 대기 중에 방치하여도 접속 저항의 열화가 적으며 약산으로 에칭이 가능하고, 미세 가공도 가능한 배선을 구비한 전자 기기를 제공할 수 있다.
본 발명에 따르면, 미세 회로이어도 양호한 접속을 행할 수 있는 배선을 구비한 투명 도전막 형성 기판을 제공할 수 있다.
본 발명에 따르면, 상기 투명 도전막 형성 기판의 제조 방법을 제공할 수 있다.
본 발명에 따르면, 미세 회로이어도 배선 접속 부분에서 낮은 접속 저항으로 접속된 구조를 갖는 액정 표시 장치를 제공할 수 있다.
도 1은 본 발명에 따른 투명 도전막을 구비한 액정 패널의 개략 구성을 나타낸 도면이다.
도 2는 도 1에 나타내는 액정 패널에 설치되는 제1예의 박막 트랜지스터 부분과 게이트 단자 부분의 단면 구조를 나타낸 도면이다.
도 3은 도 1에 나타내는 액정 패널에 설치되는 제1예의 소스 단자 부분의 단면 구조를 나타낸 도면이다.
도 4는 도 1에 나타내는 액정 패널에 설치되는 제2예의 박막 트랜지스터 부분과 게이트 단자 부분의 단면 구조를 나타낸 도면이다.
도 5는 도 1에 나타내는 액정 패널에 설치되는 제2예의 소스 단자 부분의 단면 구조를 나타낸 도면이다.
도 6은 ITSO막의 X선 회절 결과를 나타낸 도면이다.
도 7은 ITO막의 X선 회절 결과를 나타낸 도면이다.
도 8은 IZO막의 X선 회절 결과를 나타낸 도면이다.
도 9는 ITSO막, ITO막 및 IZO막의 125 시간 후의 접속 저항을 나타낸 도면이다.
도 10은 ITSO막, ITO막 및 IZO막을 열 처리한 후의 비저항값을 나타낸 도면이다.
도 11은 ITSO막, ITO막 및 IZO막의 투과율을 나타낸 도면이다.
도 12는 ITSO막, ITO막 및 IZO막의 에칭 속도를 나타낸 도면이다.
<발명을 실시하기 위한 최선의 형태>
본 발명의 투명 도전막은 인듐(In) 산화물(In2O3), 주석(Sn) 산화물(Sn02) 및 란타노이드 금속 산화물을 포함한다. 이들 산화물 외에 수 원자％ 정도의 Mg, Ca, B, Al, Ga, Ge 등의 불순물을 포함하여도 지장이 없다.
란타노이드 금속 산화물은 1종 이상을 사용할 수 있고, 예를 들면 산화세륨, 산화사마륨 등을 바람직하게 사용할 수 있다.
투명 도전막을 성막하기 위한 스퍼터링 타겟은 바람직하게는 인듐 산화물을 주성분으로서 각 금속 성분 중 60 원자％ 내지 96.9 원자％ 포함할 수 있다. 보다 바람직하게는 70 원자％ 내지 95 원자％ 포함한다. 또한, 바람직하게는 주석 산화물을 3 원자％ 내지 20 원자％, 보다 바람직하게는 5 원자％ 내지 15 원자％ 포함할 수 있고, 란타노이드 금속 산화물을 바람직하게는 0.1 원자％ 내지 20 원자％ 포함할 수 있다.
투명 도전막 중에 있어서 산소와 결합하지 않은 과잉 인듐이 전자 캐리어를 발생시켜 산소 결손형 도전 기구를 구성한다. 첨가 성분으로서의 주석 산화물은 투명 도전막 중에서 4가 주석을 활성화하여 전자 캐리어를 발생시키기 때문에 중요하다.
이 투명 도전막은 다른 배선 또는 도전체와 접속시키기 위한 접속 부분이 있고, 이 접속 부분은 결정성을 갖는다. 예를 들면, 투명 도전막의 표면 부분에서 배선이나 다른 도체와의 접속을 행하는 경우에는, 표면 부분이 결정성을 나타낸다. 즉, 본 발명의 투명 도전막을 실제 배선용으로서 이용하는 경우, 다른 배선이나 단자와의 접속 부분은 적어도 결정성인 것이 바람직하다. 또한, 투명 도전막의 결정화 온도는 바람직하게는 160 내지 300 ℃이다.
상기 투명 도전막은 통상적인 성막 그대로는 비정질막이지만, 이것을 결정화 온도 이상으로 가열하는 어닐링 처리(160 ℃ 내지 300 ℃의 온도로 가열하는 열 처리)를 행하면 용이하게 결정화된다. 또한, 열 처리 온도는 주위 회로나 기판의 내열 온도에 따라서 구별하여 사용할 수 있지만, 후술하는 액정 패널용으로서 이용한 경우에, 주변 회로나 기판의 내열성 때문에, 바람직하게는 250 ℃ 이하, 200 ℃ 정도가 보다 바람직하다고 생각된다.
본 발명의 투명 도전막은 성막 그대로의 비정질 상태에서는 COG와의 접촉 저항은 높아(41 Ω 정도), 미세 배선 접속용으로서 양호한 저항이라고 할 수는 없지만, 이것을 열 처리하여 적어도 표면 부분(표면에서 깊이 50 Å 정도)을 결정화시킴으로써 적어도 접속 부분을 저저항화(2.3 Ω 정도)할 수 있다. 이 결정화할 때의 열 처리 분위기는 대기 중, N2 분위기 중, H2 20 ％, N2 80 ％ 분위기 중, O2 20 ％, N2 80 ％ 분위기 중, 진공 분위기 중 어느 것일 수도 있다. 또한, 상기 결정화된 투명 도전막은 대기 중의 수분(또는 산소)과의 결합을 방지할 수 있기 때문에, 경시적으로 접속 저항이 상승되는 경우도 없다. 또한, 상술한 비정질 상태의 투명 도전막은 묽은 염산, 유기산 등의 약산에 의한 에칭을 용이하게 할 수 있기 때문에, 비정질 상태의 투명 도전막 그대로의 상태로 에칭 처리하여 패터닝을 행하고, 배선을 형성하는 것이 바람직하다. 이 경우, 패터닝 후에 배선 접속 부분 등의 필요 부분을 열 처리하여 저저항화함으로써 미세 회로 접속 부분에서도 저저항 접속을 행할 수 있다.
본 발명의 투명 도전막은 투명 전극으로서 사용할 수 있다. 이 투명 전극은, 옥살산을 포함하는 에칭액으로 에칭하여 제조한 단부의 테이퍼각이 바람직하게는 30 내지 89도, 보다 바람직하게는 35 내지 89도, 특히 바람직하게는 40 내지 85도이다.
테이퍼각은 에칭액 농도나 에칭 온도에 의해서 제어할 수 있다. 이 에칭 온도는 15 내지 55 ℃인 것이 바람직하고, 25 내지 45 ℃인 것이 특히 바람직하다. 15 ℃보다 낮으면 에칭 속도가 늦어지거나, 설비가 결로(結露)될 우려가 있다. 55 ℃보다 높으면 수분이 증발되어 농도가 변동될 우려가 있다.
본 발명의 투명 도전막 및 투명 전극은 유리, 무기 절연막 등의 무기물 상 뿐만 아니라 유기 기판 상이나 유기막 상에 설치할 수도 있다. 본 발명의 투명 도전막, 투명 전극은 다결정 ITO 등의 결정성의 막과 같이 유기 기판이나 유기막 상에서 결정성 불균일이 발생하는 경우가 적으므로, 유기 기판 상이나 유기막 상에서 이용되는 투명 도전막, 투명 전극으로서 바람직하다.
상기 투명 도전막은 액정 표시 장치, 유기 또는 무기 EL 표시 장치, 플라즈마 디스플레이 패널(PDP) 표시 장치, 표면 전계 디스플레이(SED) 표시 장치 등의 전기 회로의 적어도 일부로서 사용할 수 있다.
투명 도전막을 액정 표시 장치에 사용하는 경우, 예를 들면 그 사이에 액정을 협지하는 한 쌍의 기판 중 적어도 하나의 기판으로서, 상기 투명 도전막이 형성된 기판을 사용할 수 있다. 양쪽의 기판에 투명 도전막이 형성된 기판을 이용할 수도 있다.
본 발명의 투명 도전막이 형성된 기판은 이하의 방법으로 제조할 수 있다.
우선, 기판 상에 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하는 비정질 투명 도전막을 성막한다. 성막 방법으로서는, 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물로 이루어지는 타겟을 이용한 스퍼터링, 상기 산화물을 물, 유기 용매에 현탁시킨 슬러리의 도포 또는 그의 전구체 용액의 도포 등이 있다. 다음에, 이 비정질 투명 도전막의 적어도 일부를 열 처리함으로써 결정화시킨다. 열 처리의 조건 등은 상술한 바와 같다.
투명 도전막의 패터닝은 열 처리 전에도 또는 후에도 행할 수 있다. 비정질 상태에서는 용이하게 패터닝할 수 있기 때문에 열 처리 전에 패터닝하는 것이 바람직하다.
도 1 내지 도 3은 본 발명에 따른 투명 도전막을 이용하여 구성된 액티브 매트릭스형 액정 패널(전자 기기)의 일례를 나타내는 것이다. 이 예의 액정 패널 (P)는, 상하에 대향 배치된 투명 기판 (1), (2) 사이에 액정 (3)이 밀봉된 구조가 되며, 상측 기판 (1)의 액정측에 컬러 필터 (4)와 상술한 조성의 투명 도전막을 포함하는 공통 전극 (5)가 형성되고, 하측 기판 (2)의 상면측에 상술한 조성의 투명 도전막을 포함하는 화소 전극 (6)이 종횡으로 복수 정렬 형성되어 있다. 또한, 하측 기판 (2)의 상면에 있어서 화소 전극 (6) 사이의 영역에는 구리 등의 도전성 금속 재료로 이루어지는 게이트 배선 (7)과 소스 배선 (8)이 매트릭스형으로 배선되고, 게이트 배선 (7)과 소스 배선 (8)로 둘러싸인 영역에 상기 화소 전극 (6)이 배치됨과 동시에, 각 화소 전극 (6)과 게이트 배선 (7) 또는 소스 배선 (8)을 접속시 키도록 스위칭 소자로서의 박막 트랜지스터(TFT) (9)가 형성되어 있다. 또한 도 1에 있어서 기판 (1)의 상측과 기판 (2)의 하측에는 각각 편광판 (10A), (10B)가 배치되어 있다.
또한, 도 1에 나타내는 액정 패널 (P)는 3열×3행분의 화소 전극 (6)만을 나타내었지만 실제 액정 패널에 있어서는 유효 표시 화소로서 수백×수백의 화소가 설치되어 있고, 화소수에 따른 화소 전극 (6)이 설치된다. 또한, 액정 패널 (P)의 유효 표시 영역(표시에 기여하는 화소 전극 (6)이 형성된 영역)의 외측 배선 영역이 되는 프레임 부분에서의 게이트 배선 (7)과 소스 배선 (8)의 접속 부분에 있어서 이들 배선의 접속 단자부가 설치되어 있지만, 도 1에서는 기재 간략화를 위해서 게이트 배선 접속부와 소스 배선 접속부의 기재는 생략하였다. 또한, 액정 (3)은 기판 (1), (2)의 주연부에 형성된 도시 생략된 밀봉재와 기판 (1), (2)에 둘러싸여 밀봉되어 있지만, 밀봉재 부분의 구성도 도 1에서는 생략하였다.
도 1에 나타내는 구성의 액정 패널 (P)에 있어서, 박막 트랜지스터 (9) 부분과 그 주위의 배선 구조는 예를 들면 도 2와 도 3에 나타낸 바와 같이 구성되어 있다. 도 2에 나타내는 단면 구조에 있어서, 게이트 배선 (7)의 일부로부터 인출하여 설치한 게이트 전극 (11)과 화소 전극 (6)이 기판 (2) 상에 형성되고, 이들을 피복하여 게이트 절연막 (12)가 형성되며, 게이트 전극 (11) 상의 게이트 절연막 (12) 상에 아일랜드(island)형 반도체막 (13)이 형성되고, 반도체막 (13)의 양단부측에 개개로 오믹 컨택트막(ohmic contact film) (14)를 개재하여 소스 전극 (15)와 드레인 전극 (16)이 설치되고, 소스 전극 (15)가 상기 소스 배선 (8)에 접속되 며, 드레인 전극 (16)이 게이트 절연막 (12)에 형성된 컨택트 홀 부분의 도통부 (17)을 통해 화소 전극 (6)에 접속되고, 도통부 (17)과 화소 전극 (6)의 접촉 부분이 접속 부분 (6a)가 되며, 또한 이들 부분을 피복하여 절연막 (18)이 형성되어 있다. 또한, 실제 기판 (2)의 액정측에는 배향막이 형성되지만 도 2에서는 배향막을 생략하였다.
또한, 액정 패널 (P)의 주연 부분의 프레임 부분에 있어서, 게이트 배선 (7)의 단자 부분에서는, 도 2에 나타낸 바와 같이 게이트 배선 (7)의 단부 (7a)가 게이트 절연층 (12)로 피복되고, 게이트 배선 (7) 단부 (7a)의 외측 기판 (2) 상에 상술한 조성의 투명 도전막으로 이루어지는 게이트 단자 (6A)가 형성되며, 이 게이트 단자 (6A)와 상기 게이트 단자 (7a)가 앞의 소스 배선 (8)의 재료와 동등한 도전 재료로 이루어지는 접속층 (20)에서 접속되고, 이 부분이 접속 부분 (6b)가 됨과 동시에, 접속층 (20)이 앞의 절연막 (18)로 피복되어 있다. 또한 게이트 단자 (6A)의 단부에, IC 칩 (21)의 금 범프 (22)가 ACF(비등방성 도전막) 등의 도전층 (23)에서 접속되고, 이 부분이 접속 부분 (6c)로 되어 있다. 이에 의해 COG 배선이 이루어진다.
다음에, 액정 패널 (P)의 주연 부분의 프레임 부분에 있어서, 소스 배선 (8)의 단자 부분에서는, 도 3에 나타낸 바와 같이 게이트 절연막 (12)의 단부측에 상술한 조성의 투명 도전막으로 이루어지는 소스 단자 (6B)가 형성되고, 이 소스 단자 (6B)에 상기 소스 배선 (8)의 단부가 접속되며, 이들 접속 부분을 피복하여 상기 절연막 (18)이 형성되어 있다. 또한, 소스 단자 (6B)의 단부에, IC 칩 (24)의 금 범프 (25)가 ACF(비등방성 도전막) 등의 도전층 (26)에서 접속되어 있다. 이에 의해 COG 배선이 이루어진다.
이상의 구성의 액정 패널 (P)에 있어서는, 도 2에 나타낸 바와 같이 화소 전극 (6)에 드레인 전극 (16)의 도통부 (17)가 접속되는 접속 부분 (6a), 게이트 단자 (6A)에 접속층 (20)이 접속되는 접속 부분 (6b), 게이트 단자 (6A)에 IC 칩 (21)이 접속되는 접속 부분 (6c), 도 3에 나타낸 바와 같이 소스 단자 (6B)에 소스 배선 (8)의 단부가 접속되는 접속 부분 (6d), 및 소스 단자 (6B)에 IC 칩 (24)가 접속되는 접속 부분 (6e)에 있어서, 모두 투명 도전막과 다른 도전체가 접속되어 있다. 여기서 화소 전극 (6)과 게이트 단자 (6A)와 소스 단자 (6B)가 상술한 투명 도전막으로 이루어지기 때문에, 모든 부분에서 낮은 접속 저항으로 접속을 행할 수 있다. 또한, 이들 접속 부분은 액정 패널 (P)의 미세화가 진행됨에 따라서 미세화되었고, 폭에 있어서 5 내지 40×10-6 m 정도로 미세화되었기 때문에, 이러한 미세화된 접속 부분을 더욱 미세화한 차세대 미세화 패널의 구조에서도 충분히 양호한 접속을 행할 수 있다.
여기서, 도 2와 도 3에 나타내는 구조를 실현하기 위해서는, 비정질 상태의 투명 도전막을 형성 후, 에칭에 의해서 화소 전극 (6), 게이트 단자 (6A), 소스 단자 (6B)를 형성한 후에 다른 층의 도체 부분과의 접속을 행할 필요가 있다. 여기서 앞의 조성의 투명 도전막이면, 에칭액으로서 강산이 아니라 묽은 염산이나 유기산 등의 약산으로 에칭할 수 있기 때문에, 사이드 에칭량을 적게 할 수 있고, 따라 서 미세 구조를 에칭으로 얻을 수 있다. 또한, 투명 도전막에 미세 에칭을 행하여, 규정 크기의 화소 전극 (6) 또는 단자 (6A), (6B)를 형성한 후, 이들 막을 결정화 온도 이상으로 가열하여 비정질 상태의 막을 결정화시키면, 결정화된 부분의 저항을 낮출 수 있기 때문에, 드레인 전극 (16)과의 접속, IC 칩 (21), (24)와의 접속을 저저항으로 행할 수 있다. 이상과 같이 투명 도전막을 비정질 상태로 에칭하고 나서 결정화하여 접속시키면, 미세 배선 부분이라도 접속 저항을 낮춘 채로 접속시킨 부분을 구비한 액정 패널(전자 기기) (P)를 얻을 수 있다.
도 4와 도 5는 액정 패널 (P)를 구성하는 박막 트랜지스터 (9) 부분과 그 주위의 배선 구조의 제2의 예를 나타내는 것이다. 도 4에 나타내는 단면 구조에 있어서, 게이트 배선 (7)의 일부로부터 인출하여 설치된 게이트 전극 (31)이 기판 (2) 상에 형성되어 있고, 이들을 피복하여 게이트 절연막 (32)가 형성되며, 게이트 전극 (31) 상의 게이트 절연막 (32) 상에 아일랜드형 반도체막 (33)이 형성되고, 반도체막 (33)의 양단부측에 개개로 오믹 컨택트막 (34)를 개재하여 소스 전극 (35)와 드레인 전극 (36)이 설치되며, 소스 전극 (35)가 상기 소스 배선 (8)에 접속되고, 이들을 피복하는 절연막 (38) 상에 화소 전극 (60)이 형성되며, 드레인 전극 (36)이 절연막 (38)에 형성된 컨택트 홀 부분의 도통부 (37)을 통해 화소 전극 (60)의 접속 부분 (60a)에 접속되어 있다.
또한, 액정 패널 (P)의 주연 부분의 프레임 부분에 있어서, 게이트 배선 (7)의 단자 부분에서는, 도 4에 나타낸 바와 같이 게이트 배선 (7)의 단부 (7b)가 게이트 절연층 (32)와 절연막 (38)로 피복되고, 게이트 절연막 (32)와 절연막 (38)에 걸쳐 형성된 컨택트 홀 (39)를 매립하도록 앞의 화소 전극 (60)을 구성하는 투명 도전막과 동일한 투명 도전막으로 게이트 배선 (7)의 단부 (7b)에 접속된 게이트 단자 (40)이 형성되어 있다. 또한, 게이트 단자 (40)의 단부에, IC 칩 (41)의 금 범프 (42)가 ACF(비등방성 도전막) 등의 도전층 (43)에서 접속되어 접속 부분 (40a)가 형성되어 있다. 이에 의해 COG 배선이 이루어진다.
다음에, 액정 패널 (P)의 주연 부분의 프레임 부분에서, 소스 배선 (8)의 단자 부분에서는, 도 5에 나타낸 바와 같이 게이트 절연막 (32) 상에 상술한 소스 전극 (36), 드레인 전극 (35)를 구성하는 도전 재료와 동일한 재료로 이루어지는 소스 단자 (44)가 형성되고, 이 소스 단자 (44) 상의 절연막 (38)에 형성된 컨택트 홀 (45) 부분에 형성된 상술한 조성의 산화물 투명 도전 재료로 이루어지는 소스 단자 (46)이 형성되며, 이 소스 단자 (46)에, IC 칩 (47)의 금 범프 (48)이 ACF(비등방성 도전막) 등의 도전층 (49)에서 접속되어 접속 부분 (46a)가 형성되어 있다. 이에 의해 COG 배선이 이루어진다.
도 4와 도 5에 나타내는 구조를 실현하기 위해서는, 투명 도전막을 형성 후, 에칭에 의해서 화소 전극 (60), 게이트 단자 (40), 소스 단자 (46)을 형성한 후에 접속을 행할 필요가 있다. 여기서 앞의 조성의 투명 도전막이면, 에칭액으로서 강산이 아니라 약산으로 에칭할 수 있기 때문에, 사이드 에칭량을 적게 할 수 있고, 따라서 미세 구조를 실현할 수 있다. 또한, 미세 에칭을 행하여 규정 크기의 화소 전극 (60) 또는 단자 (40), (46)을 형성한 후, 이들 막을 결정화 온도 이상으로 가열하여 비정질막을 결정화시키면, 결정화된 부분의 저항을 낮출 수 있기 때문에, 드레인 전극 (36)과의 접속, IC 칩 (41), (47)과의 접속을 저저항으로 행할 수 있다. 이상과 같이 비정질 상태로 에칭하고 나서 결정화하여 접속시키면, 미세 배선 부분이라도 접속 저항을 낮춘 채로 접속시킨 부분을 구비한 액정 패널(전자 기기) (P)를 얻을 수 있다.
또한, 상술한 실시 형태에 있어서는, 전자 기기로서 액정 패널을 예로 들어 설명하였지만, 본 발명의 투명 도전막을 액정 패널 이외의 투명 도전막이 필요한 각종 전자 기기에 널리 적용할 수 있는 것은 물론이다.
실시예 1
유리 기판 상에, In:Sn:Sm=90 원자％:7 원자％:3 원자％ 조성의 타겟을 이용하여, 180 ℃ 성막, O2 분압 3×10-3 Pa(5×10-5 Torr)의 조건에서 두께 800 Å의 인듐 주석 사마륨 산화물 피막 「In2O3-SnO2-Sm2O3막」(ITSO막)을 스퍼터 장치에서 형성하였다. 형성된 ITSO막을 ICP(유도 결합 플라즈마 발광) 분석으로 원소 분석을 실시한 결과, 제막에 이용한 타겟과 거의 동일한 조성이었다. 피막의 X선 회절 패턴을 구한 결과, 180 ℃에서 성막한 경우, ITSO막은 넓은 곡선을 나타내는 비정질막인 것이 판명되었다.
또한, 이 인듐 주석 사마륨 피막에 대하여, 공기 중에서 180 내지 300 ℃의 각 온도에서 30 분 열 처리를 실시한 후의 X선 회절 패턴을 구하고, 결과를 도 6에 나타낸다.
도 6에 나타내는 결과로부터, ITSO막은 열 처리를 실시하면 결정화되는 것이 판명되었다. 이상의 점으로부터, 본 발명에 따른 조성의 ITSO막은, 성막 상태에서는 비정질 상태이지만 이것을 열 처리함으로써 결정화시킬 수 있는 것이 명백해졌다. 또한, ITSO막은 성막 그대로의 비정질 상태에 있어서 600×10-6 Ωㆍcm의 저항을 나타내었지만, 열 처리 후에는 250×10-6 Ωㆍcm의 저항이 되고, 비정질 상태로부터 결정화됨으로써 저항값이 감소되는 것을 확인할 수 있었다.
비교예 1
유리 기판 상에, In:Sn=90 원자％:10 원자％ 조성의 타겟을 이용하여, 실온 성막, O2 분압 3×10-3 Pa(5×10-5 Torr)의 조건에서 두께 800 Å의 인듐 주석 산화물막(ITO막)을 스퍼터 장치에서 형성하였다. 또한, 피막의 X선 회절 피크를 구하고, 결과를 도 7에 나타낸다.
도 7에 나타내는 결과로부터, 실온 성막한 경우, ITO막은 결정성을 나타내는 막인 것이 판명되었다.
비교예 2
유리 기판 상에, In:Zn=83 원자％:17 원자％ 조성의 타겟을 이용하여, 실온 성막, O2 분압 3×10-3 Pa(5×10-5 Torr)의 조건에서 두께 800 Å의 인듐 아연 산화물 피막(IZ0막)을 스퍼터 장치에서 형성하였다. 얻어진 IZ0막의 조성을 분석한 결과, In:Zn=82 원자％:18 원자％였다. 또한, 피막의 X선 회절 피크를 구하고, 결과 를 도 8에 나타낸다.
또한, 이 IZO막에 대하여, 20 ％ H2/80 ％ N2 분위기의 어닐링로에 있어서 250 ℃로 2 시간 가열하여 열 처리하였다. 이 열 처리를 실시한 후의 X선 회절 피크도 구하고, 결과를 도 8에 나타낸다.
도 8에 나타내는 결과로부터, 실온 성막한 경우, IZO막은 넓은 곡선을 나타내는 비정질막인 것이 판명되었다. 또한, IZO막은 열 처리를 실시하여도 결정화되지 않는 것이 판명되었다.
평가예
실시예 1 및 비교예 1, 2에서 얻어진 ITSO막, ITO막, IZO막을 이용하여 이하의 평가를 하였다.
(1) COG 접속 신뢰성
실시예 1 및 비교예 1, 2에서 얻어진, 열 처리 후의 ITSO막, 열 처리 없는 ITO막, 열 처리 후의 IZO막의 각 막과, 범프 장착 IC칩을 ACF로 접속시키고, 60 ℃, 습도 95 ％의 조건에서 125 시간 후의 접속 저항을 측정하였다. 결과를 도 9에 나타낸다.
(2) 결정화 온도
비정질 상태의 ITSO막을, 공기 중 어닐링로에 있어서 180 ℃ 내지 300 ℃에서 30 분간 가열하여 열 처리하였을 때의 X선 회절 분석 데이터를 도 6에 나타낸다. 산화인듐의 피크가 발현되었을 때 결정화되었다고 판단하였다.
(3) 어닐링 온도에 따른 비저항값
성막 후 열 처리하지 않은 각 막을, 공기 중 어닐링로에 있어서 200 ℃ 내지 280 ℃에서 30 분간 가열함으로써 열 처리하여 비저항값을 측정하였다. 결과를 도 10에 나타낸다.
(4) 투과율
성막 후 열 처리하지 않은 각 막을, 공기 중 어닐링로에 있어서 280 ℃에서 2 시간 가열함으로써 열 처리하고, 300 nm 내지 800 nm의 투과율을 측정하였다. 결과를 도 11에 나타낸다.
(5) 에칭 속도
실시예 1 및 비교예 1, 2에서 얻어진 열 처리 전의 ITSO막, 열 처리하지 않은 ITO막, 열 처리 전의 IZO막의 각 막을 35 ℃ 내지 45 ℃에서 옥살산(옥살산 5 ％, 물 95 ％) 및 PAN(인산 87 ％, 아세트산 10 ％, 질산 3 ％)에 의해 에칭하고, 에칭 속도를 구하였다. 결과를 도 12에 나타낸다.
(6) 에칭 잔사
실시예 1 및 비교예 1, 2에서 얻어진 열 처리 전의 ITSO막, 열 처리하지 않은 ITO막, 열 처리 전의 IZO막의 각 막을 45 ℃에서 옥살산(옥살산 5 ％, 물 95 ％)에 의해 에칭하였다. 에칭 잔사를 측정한 결과, ITO막에서 많은 에칭 잔사가 확인되었지만, ITSO막에서는 IZO막과 동일하게 에칭 잔사는 확인되지 않으며 양호한 에칭 특성을 나타내었다.
(7) 에칭 특성 평가
실시예 1에서 얻어진 열 처리 전의 ITSO막을, 35 ℃에서 옥살산을 포함하는 에칭제(옥살산 5 ％, 물 95 ％)로 에칭하였다. 에칭 후에 단면을 전자 현미경으로 관찰하여 테이퍼각을 측정한 결과 80도였다.
(8) 투명 도전성 막의 금속과의 밀착성 평가
실시예 1에서 얻어진 열 처리 후의 ITSO막에 대하여 스크래치 시험에 의해 몰리브덴과의 밀착성을 평가한 결과, AE 신호 상승 하중은 17 N이며, 막 균열 발생 개시 하중은 17 N로 양호하였다.
또한, 스크래치 시험의 측정 조건은 하기와 같았다.
스크래치 시험기: CSEM사 제조 마이크로-스크래치-테스티어(Micro-Scratch-Testeer)
스크래치 거리: 20 mm
스크래치 하중: 0 내지 30 N
하중률: 30 N/분
스크래치 속도: 20 mm/분
다이아몬드 바늘 형상: 0.2 mmR
검출 방법: 로드셀 및 AE 센서
(9) 투명 도전막의 전기 화학 특성 평가
실시예 1에서 얻어진 열 처리 전의 ITSO막의 포화 은/염화 은 전극에 대한 TMAH(테트라메틸암모늄히드록시드) 수용액에의 침지 전극 전위를 측정한 결과, -4.2 V였다.
(1) 내지 (6)의 결과를 표 1에 통합하였다. 이 표로부터 알 수 있는 바와 같이, 실시예 1의 ITSO막은, 성막 온도 180 ℃ 이하의 성막 단계에서는 안정한 비정질 구조를 나타내기 때문에, IZO와 동일하게 에칭 잔사가 없는 양호한 에칭 특성을 나타내었다. 또한, 180 ℃ 이상의 후어닐링 온도에서 결정화시킴으로써, IZ0의 약점이었던 단자 접속 신뢰성을 개선할 수 있었다.
Figure 112008035509004-PCT00001
본 발명의 투명 도전막 및 기판은 액정 표시 장치, 유기 또는 무기 EL 표시 장치, PDP 표시 장치, SED 표시 장치 등의 전자 기기에 사용할 수 있다.

Claims (9)

  1. 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하고, 도체와의 접속 부분을 가지며, 적어도 상기 접속 부분이 결정성을 갖는 투명 도전막.
  2. 제1항에 있어서, 상기 란타노이드계 금속 산화물이 산화세륨 및/또는 산화사마륨인 투명 도전막.
  3. 제2항에 있어서, 각 금속 성분의 원자％로 산출한 비율이 In/(In+Sn+Ce(및/또는 Sm))=0.6 내지 0.969, Sn/(In+Sn+Ce(및/또는 Sm))=0.03 내지 0.2, Ce(및/또는 Sm)/(In+Sn+Ce(및/또는 Sm))=0.001 내지 0.2의 범위에 있는 투명 도전막.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 결정화 온도가 160 내지 300 ℃인 투명 도전막.
  5. 테이퍼각이 30 내지 89도인, 제1항 내지 제4항 중 어느 한 항에 기재된 투명 도전막을 포함하는 투명 전극.
  6. 제1항 내지 제4항 중 어느 한 항에 기재된 투명 도전막을 전기 회로의 적어 도 일부로서 구비하여 이루어지는 전자 기기.
  7. 기판 상에 제1항 내지 제4항 중 어느 한 항에 기재된 투명 도전막이 형성된 투명 도전막 형성 기판.
  8. 기판 상에 인듐 산화물, 주석 산화물 및 1종 이상의 란타노이드계 금속 산화물을 포함하는 비정질 투명 도전막을 성막하고, 이 비정질 투명 도전막을 열 처리함으로써 상기 비정질 투명 도전막의 적어도 일부를 결정화시키는, 제7항에 기재된 투명 도전막 형성 기판의 제조 방법.
  9. 서로 대향하는 한 쌍의 기판 사이에 액정을 협지시킨 액정 표시 장치이며, 상기 한 쌍의 기판 중 적어도 하나의 기판이 제7항에 기재된 투명 도전막 형성 기판인 액정 표시 장치.
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