KR101002521B1 - Ａｌ합금막을 이용한 저접촉 전기 저항형 전극 및 그 제조방법 및 표시 장치 - Google Patents

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Abstract

본 발명의 과제는 Al 합금 중의 합금 원소를 적게 해도, 투명 산화물 도전막과의 접촉 저항을 낮게 할 수 있는 저접촉 저항형 전극 및 이러한 전극을 제조하기 위한 유용한 방법 및 이러한 전극을 구비한 표시 장치를 제공하는 것이다.
본 발명의 저접촉 저항형 전극은 산화물 투명 도전막과 직접 접촉하는 Al 합금 박막으로 이루어지는 저접촉 저항형 전극에 있어서, 상기 Al 합금은 Al보다도 이온화 경향이 작은 금속 원소를 0.1 내지 1.0 원자％의 비율로 함유하고, 또한 Al 합금 박막의 산화물 투명 전극과 직접 접촉하는 Al 합금 박막 표면은 최대 높이 거칠기(Rz)로 5 ㎚ 이상인 요철이 형성된 것이다.
저접촉 저항형 전극, Al 합금, 표시 장치, 산화물 투명 도전막, TFT 어레이 기판

Description

Ａｌ합금막을 이용한 저접촉 전기 저항형 전극 및 그 제조 방법 및 표시 장치{ELECTRODE OF ALUMINUM-ALLOY FILM WITH LOW CONTACT RESISTANCE, METHOD FOR PRODUCTION THEREOF, AND DISPLAY UNIT}
본 발명은 액정 모니터로 대표되는 박형 전자 표시 장치에 사용되는 박막 트랜지스터에 이용할 수 있는 Al 합금막을 이용한 저접촉 전기 저항형 전극 및 그 제조 방법 및 이와 같은 저접촉 전기 저항형 전극을 구비한 표시 장치에 관한 것이다.
소형의 휴대 전화부터 30 인치를 넘는 대형의 텔레비전에 이르기까지 다양한 분야에서 이용할 수 있는 액정 표시 장치는 화소의 구동 방법에 따라서 단순 매트릭스형 액정 표시 장치와 액티브 매트릭스형 액정 표시 장치로 나눌 수 있다. 이 중, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor : 이하 「TFT」라고 불리는 경우가 있음)를 갖는 액티브 매트릭스형 액정 표시 장치는 고정밀도의 화질을 실현할 수 있으므로, 널리 쓰이고 있다.
도1은 액티브 매트릭스형의 액정 표시 장치에 적용되는 대표적인 액정 패널의 구조를 도시하는 개략 단면 확대 설명도이다. 도1에 도시한 액정 패널은 TFT 어레이 기판(1)과, 상기 TFT 기판에 대향하여 배치된 대향 기판(2) 및 이들 TFT 기판(1)과 대향 기판(2) 사이에 배치되어 광변조층으로서 기능하는 액정층(3)을 구비하고 있다. TFT 어레이 기판(1)은 절연성의 유리 기판(1a) 상에 배치된 박막 트랜지스터(TFT)(4)나 배선부(6)에 대향하는 위치에 배치된 차광막(9)으로 이루어진다.
또한, TFT 기판(1) 및 대향 기판(2)을 구성하는 절연성 기판의 외면측에는 편광판(10, 10)이 배치되는 동시에, 대향 기판(2)에는 액정층(3)에 포함되는 액정 분자를 소정의 방향으로 배향시키기 위한 배향막(11)이 설치되어 있다.
이와 같은 구조의 액정 패널에서는 대향 기판(2)과 투명 도전막(5) 사이에 형성되는 전계에 의해, 액정층(3)에 있어서의 액정 분자의 배향 방향이 제어되어 TFT 어레이 기판(1)과 대향 기판(2) 사이의 액정층(3)을 통과하는 광이 변조되고, 이에 의해 대향 기판(2)을 투과하는 광의 투과 광량이 제어되어 화상이 표시된다.
또한, TFT 어레이는 TFT 어레이 외부로 인출된 TAB 테이프(12)에 의해, 드라이버 회로(13) 및 제어 회로(14)에 의해 구동된다. 또한, 도1 중, 부호 15는 스페이서, 부호 16은 시일재, 부호 17은 보호막, 부호 18은 확산막, 부호 19는 프리즘 시트, 부호 20은 도광판, 부호 21은 반사판, 부호 22는 백라이트, 부호 23은 유지 프레임, 부호 24는 프린트 기판을 각각 도시하고 있다.
도2는, 상기와 같은 표시 장치용 어레이 기판에 적용되는 박막 트랜지스터(TFT)의 구성을 예시하는 개략 단면 설명도이다. 도2에 도시한 바와 같이, 유리 기판(1a) 상에는 알루미늄 합금 박막에 의해 주사선(25)이 형성되고, 상기 주사선(25)의 일부는 박막 트랜지스터의 온ㆍ오프를 제어하는 게이트 전극(26)으로서 기능한다. 또한, 게이트 절연막(27)을 통해 주사선(25)과 교차하도록 알루미늄 박막에 의해 신호선이 형성되고, 상기 신호선의 일부는 TFT의 소스 전극(28)으로서 기능한다. 또한, 이 타입은 일반적으로 보텀(bottom) 게이트형이라고 불린다.
게이트 절연막(27) 상의 화소 영역에는, 예를 들어 In2O3에 SnO를 함유시킨 ITO막에 의해 형성된 투명 도전막(5)이 형성된 투명 도전막(5)이 배치되어 있다. 알루미늄 합금막으로 형성된 박막 트랜지스터의 드레인 전극(29)은 투명 도전막(5)에 직접 접촉하여 전기적으로 접속된다.
상기와 같은 구성의 TFT 기판(1a)에 주사선(25)을 통해 게이트 전극(26)에 게이트 전압을 공급하면, 박막 트랜지스터가 온 상태로 되어, 미리 신호선에 공급된 구동 전압이 소스 전극(28)으로부터 드레인 전극(29)을 통해 투명 도전막(5)으로 공급되게 된다. 그리고, 투명 도전막(5)에 소정 레벨의 구동 전압이 공급되면, 대향하는 공통 전극과의 사이에서 액정 소자에 구동 전압이 가해져 액정이 동작한다. 또한, 도1에 도시한 구성에서는 소스-드레인 전극과 투명 도전막이 직접 접촉되어 있는 상태를 나타냈으나, 게이트 전극에 있어서도 단자부에서 투명 도전막(5)과 접촉하여 전기적으로 접속되는 구성을 채용하는 경우가 있다.
또한, 이 투명 도전막에 전기적으로 접속되는 배선부의 신호선으로서는, 순Al 혹은 Al-Nd와 같이 Al 합금이 사용되지만, 이들과 투명 도전막이 직접 접촉하지 않도록 그 사이에 Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 적층막(「배리어 메탈층」이라고 불리는 경우가 있음)을 개재시키는 것도 행해져 있었다. 그러 나 최근에는, 도2에 도시한 바와 같이 이들 고융점 금속을 생략하여 신호선에 투명 도전막을 직접 접촉시키는 시도도 행해지고 있다.
이러한 기술로서, 예를 들어 특허문헌 1에는 산화 인듐에 산화아연을 10 질량％ 정도 함유시킨 IZO막으로 이루어지는 산화물 투명 도전막을 사용하면, 신호선과 직접 접촉이 가능해지도록 되어 있다.
또한, 특허문헌 2에는 드레인 전극에 플라즈마 처리나 이온 주입에 의해 표면 처리를 실시하는 방법이 개시되어 있고, 또한 특허문헌 3에는 제1 층의 게이트와 소스 및 드레인 전극으로서, N, O, Si 등의 불순물을 포함하는 제2 층을 적층한 적층막을 형성하는 방법이 개시되어 있어, 이들 방법을 채용하면, 상기한 고융점 금속 원소를 생략한 경우라도, 투명 도전막과의 접촉 전기 저항을 저레벨로 유지할 수 있는 것이 명백하게 되어 있다.
본 발명자들도 상기와 같은 박형 전자 표시 장치에 있어서, 순수한 Al이 아닌, Al-Ni계 합금으로 대표되는 다원계 합금재를 이용하여 필요로 하는 도전성과 순Al에서는 기대할 수 없는 내열성을 구비하는 배선막의 형성을 검토해 왔다. 그 연구의 일환으로서, 상기와 같은 Al 합금재를 가시광 투명 산화물 도전막과 직접 접촉시켜 전기적 배선과의 접속을 담당하는 기능을 갖는 전극을 실현하고, 그 기술적 의의가 인정되었으므로 선출원되어 있다(특허문헌 4). 이 기술에 의해, 순Al과 가시광 투명 산화 도전막과의 전기적 접속을 위해 필요로 했었던 고융점 금속층이 불필요해지는 동시에, 공정수를 늘리지 않고 간략화하여, Al계 합금막을 투명 화소 전극에 대해 직접 또한 확실하게 접속시킬 수 있는 방법을 제안하고 있다.
[특허문헌 1] 일본 특허 출원 공개 평11-337976호 공보
[특허문헌 2] 일본 특허 출원 공개 평11-283934호 공보
[특허문헌 3] 일본 특허 출원 공개 평11-284195호 공보
[특허문헌 4] 일본 특허 출원 공개 제2004-214606호 공보
그런데, 최근의 액정 패널의 대형화에 수반하여, 게이트 전극 및 소스-드레인 전극의 배선 저항에 의해 전압 펄스의 전파 지연에 의한 화상 표시 불균일이 과제로 되어 있다. 이러한 것으로부터, 표시 장치 중의 신호 전달의 역할을 다하는 게이트 전극이나 소스-드레인 전극의 배선 저항은 순Al 급의 값이 구해져 있다.
게이트 전극이나 소스-드레인 전극에 있어서, 순Al 급의 배선 저항을 실현하기 위해서는, Al 합금에 함유되어 있는 합금 원소를 가능한 한 적게 할 필요가 있다. 그러나, 본 발명자들이 검토한 바에 따르면, 예를 들어 Al-Ni계 합금의 경우, Ni 함유량을 적게 하면 가시광 투명 산화물 도전막과의 접촉 전기 저항이 높아지는 것이 판명되었다. 게이트 전극이나 소스-드레인 전극에 있어서, 가시광 투명 산화물 도전막과의 접촉 전기 저항이 높아지면, 표시 장치에 있어서의 표시 불량(점등 불량) 등의 문제점이 발생한다.
본 발명은 이러한 상황 하에 이루어진 것이며, 그 목적은 Al 합금 중의 합금 원소를 적게 해도, 투명 산화물 도전막과의 접촉 전기 저항을 낮게 할 수 있는 저 접촉 전기 저항형 전극 및 이러한 전극을 제조하기 위한 유용한 방법 및 이러한 전극을 구비한 표시 장치를 제공하는 데 있다.
상기 목적을 달성할 수 있었던 본 발명의 저접촉 전기 저항형 전극이라 함은, 산화물 투명 도전막과 직접 접촉하는 Al 합금막으로 이루어지는 저접촉 전기 저항형 전극에 있어서, 상기 Al 합금은 Al보다도 불활성인 금속 원소를 0.1 내지 1.0 원자％의 비율로 함유하고, 또한 Al 합금막의 산화물 투명 전극과 직접 접촉하는 Al 합금막 표면은 최대 높이 거칠기(Rz)로 5 ㎚ 이상인 요철이 형성된 점에 요지를 갖는 것이다. 또한, 최대 높이 거칠기(Rz)라 함은, JIS BO6O1(2001 개정 후의 JIS 규격)을 기초로 하는 것이다.
본 발명의 저접촉 저항형 전극에 있어서, 상기 Al보다도 불활성인 금속 원소로서는, Ni, Co, Ag, Au 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상을 들 수 있고, 이들 원소를 포함하는 금속간 화합물이 Al 합금막 표면으로 석출됨으로써 상기 요철이 형성된다.
상기 Al 합금막에는, 또한 희토류 원소의 1종 이상을 0.1 내지 0.5 원자％의 비율로 함유할 수도 있다.
본 발명의 저접촉 전기 저항형 전극은 게이트 전극이나 소스-드레인 전극으로서 유용하게 적용할 수 있는 것이 된다. 또한 이러한 저접촉 전기 저항형 전극을 구비함으로써, 표시 불량이 발생하는 경우가 없는 고성능의 표시 장치를 실현할 수 있다.
상기와 같은 저접촉 전기 저항형 전극을 제조하는 데 있어서는, 산화물 투명 도전막과 직접 접촉시키는 것에 앞서서, Al 합금 박막 표면을 알칼리 용액으로 에칭함으로써 상기 요철을 형성하도록 하면 좋다. 또한, 이러한 방법을 적용할 때에는, 에칭에 의한 깊이(Rz)는 5 ㎚ 이상인 것이 바람직하다.
또한, 산화물 투명 도전막과 직접 접촉시키는 것에 앞서서, Al 합금막 표면을 SF6과 Ar의 혼합 가스로 드라이 에칭함으로써도, 상기와 같은 저접촉 전기 저항형 전극을 제조할 수 있다.
본 발명에 있어서는, Al 합금막 표면을 알칼리 용액으로 웨트 에칭, 또는 SF6과 Ar의 혼합 가스로 드라이 에칭함으로써 Al 합금막 표면에 요철을 형성하도록 하였으므로, 그 표면에 합금 원소의 석출물을 형성할 수 있고, 결과적으로 합금 원소를 비교적 적게 해도 접촉 전기 저항을 낮게 할 수 있어, 표시 불량의 발생을 최대한 저감시킨 표시 장치를 실현할 수 있다.
우선, 도2에 도시한 TFT 어레이 기판(1)의 제법에 대해 간단하게 설명한다. 또한, 여기서 스위칭 소자로서 형성되는 박막 트랜지스터는 수소화아몰퍼스 실리콘을 반도체층으로서 이용한 아몰퍼스 실리콘(TFT)을 일례로서 들 수 있다.
우선, 유리 기판(1a)에 스패터링 등의 수법으로, 예를 들어 막 두께 200 ㎚ 정도인 Al 합금막을 형성하고, 상기 Al 합금막을 패터닝함으로써 게이트 전극(26)과 주사선(25)을 형성한다(도3). 이때, 후기 게이트 절연막(27)의 커버리지가 양 호해지도록 알루미늄 합금 박막의 주연을 약 30 내지 40도의 테이퍼 형상으로 에칭해 두는 것이 좋다. 계속해서, 도4에 도시한 바와 같이, 예를 들어 플라즈마 CVD법 등의 수법으로, 예를 들어 막 두께가 약 300 ㎚ 정도인 산화 실리콘막(SiOx)으로 게이트 절연막(27)을 형성하고, 또한 예를 들어 막 두께 50 ㎚ 정도인 수소화아몰퍼스 실리콘막(a-Si : H)과 막 두께 300 ㎚ 정도인 질화실리콘막(SiNx)을 성막한다.
계속해서, 게이트 전극(26)을 마스크로 하는 이면 노광에 의해 도5에 도시한 바와 같이 질화실리콘막(SiNx)을 패터닝하여 채널 보호막을 형성한다. 또한 그 위에, 인을 도핑한, 예를 들어 막 두께 50 ㎚ 정도인 n＋형 수소화아몰퍼스 실리콘막(n＋a-Si : H)을 성막한 후, 도6에 도시한 바와 같이 수소화아몰퍼스 실리콘막(a-Si : H)과 n＋형 수소화아몰퍼스 실리콘막(n＋a-Si : H)을 패터닝한다.
그리고 그 위에, 예를 들어 막 두께 300 ㎚ 정도인 Al 합금막을 성막하여, 도7에 도시한 바와 같이 패터닝함으로써 신호선과 일체인 소스 전극(28)과, 투명 도전막(5)에 접촉되는 드레인 전극(29)을 형성한다. 또한, 소스 전극(28)과 드레인 전극(29)을 마스크로 하여 채널 보호막(SiNx) 상의 n＋형 수소화아몰퍼스 실리콘막(n＋a-Si : H)을 제거한다.
그리고, 도8에 도시한 바와 같이, 예를 들어 플라즈마 CVD 장치 등을 이용하여 질화실리콘막(30)을, 예를 들어 막 두께 300 ㎚ 정도로 성막함으로써 보호막을 형성한다. 이때의 성막은, 예를 들어 260 ℃ 정도에서 행해진다. 그리고 이 질화실리콘막(30) 상에 포토레지스트층(31)을 형성한 후, 상기 질화실리콘막(30)을 패터닝하여, 예를 들어 드라이 에칭 등에 의해 질화실리콘막(30)에 콘택트 홀(32)을 형성한다. 또한, 도시하고 있지 않으나, 동시에 패널 단부의 게이트 전극 상의 TAB와 접속하는 부분에 콘택트 홀을 형성한다.
또한, 도9에 도시한 바와 같이, 예를 들어 산소 플라즈마에 의한 애싱 공정을 거친 후, 예를 들어 아민계 등의 박리액을 이용하여 포토레지스트층(31)의 박리 처리를 행하고, 최후에, 예를 들어 보관 시간 8 시간 정도 이내에, 도10에 도시한 바와 같이, 예를 들어 막 두께 40 ㎚ 정도인 ITO막을 성막하여 패터닝에 의해 투명 도전막(5)을 형성한다. 동시에, 패널 단부의 게이트 전극의 TAB와의 접속 부분에 TAB와의 본딩을 위해 ITO막을 패터닝하면, TFT 어레이 기판이 완성된다.
상기와 같은 공정에 있어서, 드레인 전극(29) 등을 구성하는 Al 합금막 상에 상기 투명 도전막(5)을 구성하는 ITO막을 스패터링에 의해 형성할 때에, 상기 Al 합금막의 투명 도전막(5)과의 계면에 산화 피막(AlOx)이 형성되면 접촉 전기 저항이 높아져 버리므로, 예를 들어 ITO막의 성막 초기 단계에서는 알루미늄 합금막의 표면을 최대한 산화하지 않도록, 산소를 첨가하지 않은 분위기로 성막하여 막 두께 5 내지 20 ㎚(바람직하게는 10 ㎚ 정도)의 성막을 행하거나, AlOx에 포함되는 산소량을 44 원자％ 이하로 저감시키면, 낮고 안정된 접촉 전기 저항을 실현하는 것을 지견하고 있다.
본 발명자들은 투명 도전막(5)과 Al 합금막의 접촉 전기 저항을 최대한 저감 시키기 위한 수단으로서, 상기와는 다른 관점에서 검토해 왔다. 그 결과, 게이트 전극이나 소스-드레인 전극이 되는 Al 합금막과 투명 도전막을 직접 접촉하는 것에 앞서서, 알칼리 용액으로 Al 합금막의 표면을 웨트 에칭, 또는 SF6과 Ar의 혼합 가스로 Al 합금막의 표면을 드라이 에칭하면, Al은 용출되고, Al 보다도 귀한 합금 원소는 금속간 화합물에 포함되어 Al 합금막 표면으로 석출되어, Al 합금 표면에 요철 형상으로서 잔존하게 된다. 그리고, 이 요철이 최대 높이 거칠기(Rz)가 5 ㎚가 되도록 형성하였을 때에 상기 접촉 전기 저항이 저감되는 것을 발견하여 본 발명을 완성하였다.
상기와 같은 요철이 Al 합금막 표면에 형성된 전극은 그 후 투명 도전막과 접촉해도, 상기와 같은 고접촉 전기 저항이 되는 산화물(AlOx)은 형성되기 어려운 상태가 된다. 경우에 따라서는, Al보다도 불활성인 금속 원소를 포함하는 석출물이 투명 도전막과 직접 접촉하게 된다. 이러한 상황이 실현됨으로써, 투명 도전막과 Al 합금막에 있어서의 저접촉 전기 저항이 실현되게 된다.
상기와 같은 요철을 Al 합금막에 형성하는 데 있어서는, Al 합금막과 투명 도전막을 직접 접촉하는 것에 앞서서, 알칼리 용액으로 Al 합금막 표면을 웨트 에칭 또는 드라이 에칭하면 좋으나, 이때의 에칭량(에칭 깊이)은 형성되는 요철의 최대 높이 거칠기(Rz)로 5 ㎚ 이상을 실현하기 위해, 5 ㎚ 이상으로 하는 것이 바람직하다. 또한, 이러한 에칭 처리를 행하는 시기에 대해서는, Al 합금막과 투명 도전막이 물리적으로 직접 접촉하기 전이면 좋고, 예를 들어 질화실리콘(SiNx) 등의 층간 절연막을 형성하기 전(상기 도8)이라도, 동일한 효과가 발휘된다.
상기와 같은 웨트 에칭을 하기 위한 알칼리 용액으로서는, 예를 들어 pH 9 내지 13 정도의 레지스트 박리액 「TOK106」(상품명 : 도쿄 오카 공업 주식회사제)의 수용액이나 수산화나트륨 수용액 등과 같이, Al을 용출하지만 Al보다도 불활성인 금속 원소를 용출하지 않는 것을 들 수 있다.
또한, 드라이 에칭을 하기 위한 가스로서는, SF6과 Ar의 혼합 가스(예를 들어, SF6 : 60 ％, Ar : 40 ％)를 이용할 수 있다. 질화실리콘막을 형성한 후에 이 질화실리콘막을 드라이 에칭할 때의 혼합 가스는, 일반적으로 SF6, Ar 및 O2의 혼합 가스가 이용되고 있는데, 이러한 혼합 가스에 의한 드라이 에칭에서는 본 발명의 목적을 달성할 수 없다.
상기와 같은 알칼리 용액 또는 혼합 가스를 이용하여 에칭 처리함으로써, 상기와 같은 금속 원소를 포함하는 석출물이 Al 합금막 표면에 농화된 상태가 된다.
Al보다도 불활성인 금속 원소라 함은, Al보다도 이온화 경향이 작은 원소를 의미하고, 이러한 금속 원소로서는, Ni, Co, Ag, Au 및 Zn 등을 들 수 있고, 이들의 1종 이상을 이용할 수 있다. 단, 이들 금속 원소는, 그 함유량은 Al 합금막 중에 0.1 내지 1.0 원자％ 정도인 것이 필요하다. 이 금속 원소의 함유량이 0.1 원자％ 미만에서는, 금속 원소를 저감시킴으로써 상기와 같은 요철이 형성되기 어려워져, 접촉 전기 저항이 오히려 저하하게 된다. 또한, 이 금속 원소의 함유량이 1.0 원자％를 초과하면, Al 합금막 자체의 전기 저항이 높아져 버리게 된다.
또한, 본 발명의 Al 합금막에는 상기 이외의 금속 원소(합금 원소)로서, 희토류 원소의 1종 이상을 더욱 함유시키는 것도 유효하다. 즉, 이들 원소는, Al 합금막 중에 바람직하게는 0.1 내지 0.5 원자％ 함유시킴으로써 내열성을 300 ℃ 이상으로 높이고, 또한 기계적 강도나 내식성 등을 높이는 작용을 발휘한다. 이러한 금속으로서는, 란타노이드 계열 희토류 원소 모두를 채용할 수 있으나, 특히 바람직한 것은 La, Gd, Nd로 이루어지는 군으로부터 선택되는 적어도 1종이다.
이와 같이 하여 형성된 TFT 어레이 기판을 구비한 표시 디바이스를, 예를 들어 액정 표시 장치로서 사용하면, 투명 도전막과 접속 배선부 사이의 접촉 전기 저항을 최소한으로 억제할 수 있으므로, 표시 화면의 표시 품위에 미치는 악영향을 가급적으로 억제할 수 있다.
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 물론 하기 실시예에 의해 제한을 받는 것이 아니라, 전ㆍ후술하는 취지에 적합할 수 있는 범위에서 적당히 변경하여 실시하는 것도 물론 가능해, 이들은 모두 본 발명의 기술적 범위에 포함된다.
(실시예)
(제1 실시예)
무알칼리 유리판(판 두께 : 0.7 ㎜)을 기판으로 하고, 그 표면에 게이트 전극 및 소스-드레인 전극인 Al-(X)Ni-(Y)La계 합금(X : 0.2 내지 1.0 원자％, Y : 0.1 내지 0.5 원자％)의 각종 박막을 스패터링에 의해 성막하여 시료로 하였다. 이때의 막 두께는 모두 약 300 ㎚로 하였다.
이렇게 하여 얻게 된 시료를 4개의 그룹(A 내지 D그룹)으로 나누고, A그룹의 시료는 그대로 두고(후기 표1의 시험 번호 1 내지 3), D그룹의 시료는 알칼리 용액[레지스트 박리액 「TOK106」(상품명: 도쿄 오카 공업 주식 회사제)의 수용액 : pH 9 내지 13]으로 Al 박막 표면을 웨트 처리에 의해 에칭을 실시하였다(후기 표1의 시험 번호 15 내지 22).
상기 각 시료에 대해(A그룹 및 D그룹 모두), 포토리소그래피 및 에칭에 의한 패터닝 후(Al 합금 박막은 약 30˚ 내지 40˚의 테이퍼 형상으로 에칭하였음), 플라즈마 CVD법에 의해 막 두께 : 300 ㎚인 질화실리콘(SiNx)막을 형성하였다. 이때의 성막 온도는 250 ℃에서 행하고, 성막 시간은 약 6분으로 하였다. 그리고, 이 질화실리콘막을 포토리소그래피 및 드라이 에칭하여 질화실리콘막에 콘택트 홀(접촉 영역 10 ㎛ × 10 ㎛)을 형성하였다. 드라이 에칭은 RIE(반응성 이온 에칭)로 실시하고, 사용 가스는 SF6 : 33.3 ％, O2 : 26.7 ％, Ar : 40 ％의 혼합 가스로 하였다. 질화실리콘을 에칭한 후에 질화실리콘 박막 환산으로 100 ％의 오버 에칭을 실시하였다. 또한, 산소 플라즈마에 의해 애싱, 박리액에 의한 포토레지스트의 박리 처리를 행하였다. 그 후, 8 시간의 보관 시간으로 Al 합금 박막의 표면에 스패터링법으로 막 두께 : 200 ㎚인 ITO막을 성막하였다.
한편, 상기 B그룹의 시료는 알칼리 용액[레지스트 박리액 「TOK106」(상품명 : 도쿄 오카 공업 주식회사제)의 수용액 : pH 9 내지 13]으로 Al 박막 표면을 웨트 처리에 의해 에칭을 실시하고(후기 표1의 시험 번호 4 내지 11), C그룹의 시료 는 그대로 두고(후기 표1의 시험 번호 12 내지 14), 8 시간의 보관 시간으로 Al 합금 박막의 표면에 스패터링법으로 막 두께 : 200 ㎚인 ITO막을 성막한 것에 대해 작성하였다.
상기 각 시료에 대해(B그룹 및 C그룹 모두), 포토리소그래피 및 에칭에 의한 패터닝으로 접촉 전기 저항 측정 패턴(접촉 영역 10 ㎛ × 10 ㎛)을 형성하였다.
상기 각 시료에 대해, ITO막(산화물 투명 도전막)과 Al 합금막의 접촉 전기 저항을 4단자 켈빈법으로 측정하였다. 이때, 시료의 일부에 대해(시험 번호 1, 10), 투과형 전자 현미경(TEM)으로 Al 합금막과 ITO막의 계면의 구조에 대해 관찰하였다.
접촉 전기 저항치 측정 결과를 웨트 에칭량 및 Al 합금 조성(Ni/La의 원자％)과 함께 하기 표1에 나타낸다. 또한, 투명 도전막과의 계면에 있어서의 Al 합금막의 볼록부의 거칠기(Rz)[JIS BO601(2001)을 기초로 하는 최대 높이 거칠기(Rz)]를 측정한 측정 결과를 하기 표1에 나타낸다. 또한, 시험 번호 10(본 발명예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도11(도면 대용 사진)에, 시험 번호 1(비교예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도12(도면 대용 사진)에 각각 도시한다.
[표1]
Figure 112008045439568-pat00001
이 결과로부터 명백한 바와 같이, Al 합금막의 표면을 적절한 시기에 웨트 에칭하여 Al 합금막의 표면에 적절한 크기의 요철을 형성함으로써, 산화물 도전막인 ITO와 게이트 전극 또는 소스-드레인 전극인 Al-(X)Ni-(Y)La 합금 사이에서 적절한 접촉 전기 저항을 얻을 수 있다는 것을 알 수 있다.
또한, 이들 결과로부터 명백한 바와 같이, Al-(X)Ni-(Y)La 합금막의 표면 거칠기(Rz)를 크게 함으로써, 접촉 전기 저항을 적게 할 수 있다는 것을 알 수 있다. 특히, 표면 거칠기(Rz)를 5 ㎚ 이상으로 함으로써, 접촉 전기 저항치를 작게 할 수 있는 것을 알 수 있다.
(제2 실시예)
무알칼리 유리판(판 두께 : 0.7 ㎜)을 기판으로 하고, 그 표면에 게이트 전극 및 소스-드레인 전극인 Al-0.22 원자％ Ni 합금막을 스패터링에 의해 성막하여 시료로 하였다. 이때의 막 두께는 모두 약 300 ㎚로 하였다.
이렇게 하여 얻게 된 시료에 대해 알칼리 용액[레지스트 박리액 「TOK106」(상품명 : 도쿄 오카 공업 주식회사제)의 수용액 : pH 9 내지 13]으로 Al 박막 표면을 웨트 처리에 의해 에칭을 실시하였다. 이 에칭을 행할 때에는 웨트 에칭 시간을 바꿈으로써 에칭량을 조정하였다. 이러한 시료에 대해 상기 제1 실시예와 마찬가지로 하여 접촉 저항을 측정하였다. 또한, 투명 도전막과의 계면에 있어서의 Al 합금 박막의 볼록부의 거칠기(Rz)[JIS B0601(2001)을 기초로 하는 최대 높이 거칠기(Rz)]를 측정하였다. 그 결과를, 하기 표2에 나타낸다[표 중 (-)의 부분은 측정하고 있지 않음]. 이 데이터를 기초로 하여 Al 합금막의 볼록부의 거칠기(Rz)와 접촉 전기 저항의 관계를 도13에 나타낸다.
[표2]
Figure 112008045439568-pat00002
이들 결과로부터 명백한 바와 같이, 웨트 에칭량을 크게 하여 Al 합금막의 표면 거칠기(Rz)를 크게 함으로써, 접촉 전기 저항을 적게 할 수 있는 것을 알 수 있다. 특히, 웨트 에칭량을 5 ㎚ 이상으로 하고, 표면 거칠기(Rz)를 5 ㎚ 이상으로 함으로써, 접촉 전기 저항치를 작게 할 수 있는 것을 알 수 있다.
(제3 실시예)
무알칼리 유리판(판 두께 : 0.7 ㎜)을 기판으로 하고, 그 표면에 게이트 전극 및 소스-드레인 전극인 Al-0.3 원자％ Ni-0.35La 합금막을 스패터링에 의해 성막하여 시료로 하였다. 이때의 막 두께는 모두 약 300 ㎚로 하였다.
상기 시료에 대해, 제1 실시예와 마찬가지로 하여 질화실리콘막에 콘택트 홀(접촉 영역 10 ㎛ × 10 ㎛)을 형성한 후, SF6 : 33.3 ％, O2 : 26.7 ％, Ar : 40 ％의 혼합 가스 또는 SF6 : 60 ％, Ar : 40 ％의 혼합 가스를 이용하여 드라이 에칭(RIE : 반응성 이온 에칭)을 실시하였다. 이때, 하기 1 내지 3의 레벨로 드라이 에칭을 실시하였다. 그 후, 8 시간의 보관 시간으로 Al 합금 박막의 표면에 스패터링법으로 막 두께 : 200 ㎚인 ITO막을 성막하였다.
에칭 레벨 1 : Al 합금막 상에 형성한 질화실리콘막을 제거하는데 필요한 시간의 2배의 시간을 들여서 드라이 에칭을 하였다.
에칭 레벨 2 : Al 합금막 상에 형성한 질화실리콘막을 제거하는데 필요한 시간의 3배의 시간을 들여서 드라이 에칭을 하였다.
에칭 레벨 3 : Al 합금막 상에 형성한 질화실리콘막을 제거하는데 필요한 시 간의 4배의 시간을 들여서 드라이 에칭을 하였다.
이러한 시료에 대해, 상기 제1 실시예와 마찬가지로 하여 접촉 전기 저항을 측정하였다. 그 결과를, 하기 표3에 나타냈으나, 소정 성분의 혼합 가스에 의한 드라이 에칭을 행함으로써 접촉 전기 저항을 적게 할 수 있는 것을 알 수 있다.
[표3]
Figure 112008045439568-pat00003
(제4 실시예)
무알칼리 유리판(판 두께 : 0.7 ㎜)을 기판으로 하고, 그 표면에 게이트 전극 및 소스-드레인 전극인 Al-(X)Ag-(Y)La계 합금(X : 0.2 내지 1.0 원자％, Y : 0.1 내지 0.5 원자％)의 각종 박막을 스패터링에 의해 성막하여 시료로 하였다. 이때의 막 두께는 모두 약 300 ㎚로 하였다.
이렇게 하여 얻게 된 시료를 4개의 그룹(E 내지 H그룹)으로 나누고, E그룹의 시료는 그대로 두고(후기 표4의 시험 번호 35 내지 37), H그룹의 시료는 알칼리 용액[레지스트 박리액 「TOK106」(상품명 : 도쿄 오카 공업 주식회사제)의 수용액 : pH 9 내지 13]으로 Al 박막 표면을 웨트 처리에 의해 에칭을 실시하였다(후기 표4의 시험 번호 49 내지 56).
상기 각 시료에 대해(E그룹 및 H그룹 모두), 포토리소그래피 및 에칭에 의한 패터닝 후(Al 합금 박막은 약 30˚ 내지 40˚의 테이퍼 형상으로 에칭하였음), 플라즈마 CVD법에 의해 막 두께 : 300 ㎚인 질화실리콘(SiNx)막을 형성하였다. 이때의 성막 온도는 250 ℃에서 행하고, 성막 시간은 약 6분으로 하였다. 그리고, 이 질화실리콘막을 포토리소그래피 및 드라이 에칭하여 질화실리콘막에 콘택트 홀(접촉 영역 10 ㎛ × 10 ㎛)을 형성하였다. 드라이 에칭은 RIE(반응성 이온 에칭)로 실시하고, 사용 가스는 SF6 : 33.3 ％, O2 : 26.7 ％, Ar : 40 ％의 혼합 가스로 하였다. 질화실리콘을 에칭한 후에, 질화실리콘 박막 환산으로 100 ％의 오버 에칭을 실시하였다. 또한, 산소 플라즈마에 의해 애싱, 박리액에 의한 포토레지스트의 박리 처리를 행하였다. 그 후, 8 시간의 보관 시간으로 Al 합금 박막의 표면에 스패터링법으로 막 두께 : 200 ㎚인 ITO막을 성막하였다.
한편, 상기 F그룹의 시료는 알칼리 용액[레지스트 박리액 「TOK106」(상품명 : 도쿄 오카 공업 주식회사제)의 수용액 : pH 9 내지 13]으로 Al 박막 표면을 웨트 처리에 의해 에칭을 실시하고(후기 표4의 시험 번호 38 내지 45), G그룹의 시료는 그대로 두고(후기 표4의 시험 번호 46 내지 48), 8 시간의 보관 시간으로 Al 합금 박막의 표면에 스패터링법으로 막 두께 : 200 ㎚인 ITO막을 성막한 것에 대해 작성하였다.
상기 각 시료에 대해(F그룹 및 G그룹 모두), 포토리소그래피 및 에칭에 의한 패터닝으로 접촉 저항 측정 패턴(접촉 영역 10 ㎛ × 10 ㎛)을 형성하였다.
상기 각 시료에 대해 ITO막(산화물 투명 도전막)과 Al 합금막의 접촉 저항치 를 4단자 켈빈법으로 측정하였다. 이때, 시료의 일부에 대해(시험 번호 35, 44), 투과형 전자 현미경(TEM)으로 Al 합금막과 ITO막과의 계면의 구조에 대해 관찰하였다.
접촉 저항치 측정 결과를 웨트 에칭량 및 Al 합금 조성(Ag/La의 원자％)과 함께 하기 표4에 나타낸다. 또한, 투명 도전막과의 계면에 있어서의 Al 합금막의 볼록부의 거칠기(Rz)[JIS BO601(2001)을 기초로 하는 최대 높이 거칠기(Rz)]를 측정한 결과를 하기 표4에 나타낸다. 또한, 시험 번호 44(본 발명예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도14(도면 대용 사진)에, 시험 번호 35(비교예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도15(도면 대용 사진)에 각각 도시한다.
[표4]
Figure 112008045439568-pat00004
이 결과로부터 명백한 바와 같이, Al 합금막의 표면을 적절한 시기에 웨트 에칭하여 Al 합금막의 표면에 적절한 크기의 요철을 형성함으로써, 산화물 도전막인 ITO와 게이트 전극 또는 소스-드레인 전극인 Al-(X)Ag-(Y)La 합금 사이에서 접촉 전기 저항을 낮게 할 수 있는 것을 알 수 있다.
또한, 이들 결과로부터 명백한 바와 같이, Al-(X)Ag-(Y)La 합금막의 표면 거칠기(Rz)를 크게 함으로써, 접촉 전기 저항을 적게 할 수 있는 것을 알 수 있다. 특히, 표면 거칠기(Rz)를 5 ㎚ 이상으로 함으로써, 접촉 전기 저항치를 작게 할 수 있는 것을 알 수 있다.
또한, 상기 제1 내지 제4 실시예에서는, Al 합금막으로서, Al-(X)Ni-(Y)La계 또는 Al-(X)Ag-(Y)La계의 것을 이용하여 그 효과를 확인하였으나, Al 보다도 불활성인 금속 원소(X 원소)로서, Co, Au, Zn 등을 이용한 경우, 혹은 제3 합금 원소(Y 원소)로서, La 이외의 희토류 원소(예를 들어, Gd나 Nd 등)를 이용한 경우라도 상기와 동일한 효과를 얻을 수 있는 것을 확인하였다.
도1은 액티브 매트릭스형의 액정 표시 장치에 적용되는 대표적인 액정 패널의 구조를 도시하는 개략 단면 확대 설명도.
도2는 표시 장치용 어레이 기판에 적용되는 박막 트랜지스터(TFT)의 구성을 예시하는 개략 단면 설명도.
도3은 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도4는 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도5는 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도6은 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도7은 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도8은 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도9는 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례를 순서에 따라서 도시하는 설명도.
도10은 상기 도2에 도시한 표시 디바이스용 어레이 기판의 제조 공정의 일례 를 순서에 따라서 도시하는 설명도.
도11은 시험 번호 10(본 발명예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도시하는 도면 대용 사진.
도12는 시험 번호 1(비교예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도시하는 도면 대용 사진.
도13은 Al 합금막의 볼록부의 거칠기(Rz)와 접촉 전기 저항의 관계를 나타내는 그래프.
도14는 시험 번호 44(본 발명예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도시하는 도면 대용 사진.
도15는 시험 번호 35(비교예)에 있어서의 Al 합금막과 ITO막과의 계면의 TEM 단면을 도시하는 도면 대용 사진.
<도면의 주요 부분에 대한 부호의 설명>
1 : TFT 어레이 기판
2 : 대향 기판
3 : 액정층
4 : 박막 트랜지스터(TFT)
5 : 투명 도전막
6 : 배선부
7 : 공통 전극
8 : 컬러 필터
9 : 차광막
10 : 편광판
11 : 배향막
12 : TAB 테이프
13 : 드라이버 회로
14 : 제어 회로
15 : 스페이서
16 : 시일재
17 : 보호막
18 : 확산막
19 : 프리즘 시트
20 : 도광판
21 : 반사판
22 : 백라이트
23 : 유지 프레임
24 : 프린트 기판
25 : 주사선
26 : 게이트 전극
27 : 게이트 절연막
28 : 소스 전극
29 : 드레인 전극
30 : 보호막(질화실리콘막)
31 : 포토레지스트
32 : 콘택트 홀

Claims (13)

  1. 산화물 투명 도전막과 직접 접촉하는 Al 합금막으로 이루어지는 저접촉 전기 저항형 전극에 있어서, 상기 Al 합금막은 Al보다도 이온화 경향이 작은 금속 원소를 0.1 내지 1.0 원자％의 비율로 함유하고, 또한 Al 합금막의 산화물 투명 전극과 직접 접촉하는 Al 합금막 표면은 최대 높이 거칠기(Rz)로 5 ㎚ 이상인 요철이 드라이 에칭 또는 웨트 에칭에 의해 형성된 것을 특징으로 하는 Al 합금막을 이용한 저접촉 전기 저항형 전극.
  2. 제1항에 있어서, 상기 Al보다도 불활성인 금속 원소는 Ni, Co, Ag, Au 및 Zn으로 이루어지는 군으로부터 선택되는 1종 이상이고, 이들 원소를 포함하는 금속간 화합물이 Al 합금막 표면으로 석출됨으로써 상기 요철이 형성되는 것인 저접촉 전기 저항형 전극.
  3. 제2항에 있어서, 상기 Al 합금막은 또한 희토류 원소의 1종 이상을 0.1 내지 0.5 원자％의 비율로 함유하는 것인 저접촉 전기 저항형 전극.
  4. 제1항에 있어서, 저접촉 전기 저항형 전극이 게이트 전극인 저접촉 전기 저항형 전극.
  5. 제1항에 있어서, 저접촉 전기 저항형 전극이 소스 드레인 전극인 저접촉 전 기 저항형 전극.
  6. 제1항에 기재된 저접촉 전기 저항형 전극을 구비한 것인 표시 장치.
  7. 제2항에 기재된 저접촉 전기 저항형 전극을 구비한 것인 표시 장치.
  8. 제3항에 기재된 저접촉 전기 저항형 전극을 구비한 것인 표시 장치.
  9. 제4항에 기재된 저접촉 전기 저항형 전극을 구비한 것인 표시 장치.
  10. 제5항에 기재된 저접촉 전기 저항형 전극을 구비한 것인 표시 장치.
  11. 제1항에 기재된 웨트 에칭에 의해 요철이 형성된 저접촉 전기 저항형 전극을 제조하는데 있어서, 산화물 투명 도전막과 직접 접촉시키는 것에 앞서서, Al 합금막 표면을 알칼리 용액으로 웨트 에칭함으로써 상기 요철을 형성하는 단계를 포함하는 것을 특징으로 하는 저접촉 전기 저항형 전극의 제조 방법.
  12. 제11항에 있어서, 상기 요철 형성 단계에서 에칭에 의한 깊이가 5 ㎚ 이상인 저접촉 전기 저항형 전극의 제조 방법.
  13. 제1항에 기재된 드라이 에칭에 의해 요철이 형성된 저접촉 전기 저항형 전극을 제조하는데 있어서, 산화물 투명 도전막과 직접 접촉시키는 것에 앞서서, Al 합금막 표면을 SF6과 Ar의 혼합 가스로 드라이 에칭함으로써 상기 요철을 형성하는 단계를 포함하는 것을 특징으로 하는 저접촉 전기 저항형 전극의 제조 방법.
KR1020080059933A 2007-06-26 2008-06-25 Ａｌ합금막을 이용한 저접촉 전기 저항형 전극 및 그 제조방법 및 표시 장치 KR101002521B1 (ko)

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JP2007168295 2007-06-26

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