KR20050041544A - 박막트랜지스터의 형성방법 - Google Patents

박막트랜지스터의 형성방법 Download PDF

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Abstract

본 발명은 오믹 콘택층과 반도체층간의 필링 현상을 제거하도록 한 박막트랜지스터의 형성방법에 관한 것으로서, 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 전면에 상기 오믹 콘택층보다 낮은 온도에서 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

박막트랜지스터의 형성방법{method for forming of TFT}
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 오믹 콘택층과 반도체층간의 계면에서 발생하는 필링(peeling) 현상을 개선하는데 적당한 박막트랜지스터의 형성방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이 하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
일반적인 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고, 제 2 유리 기판(칼라 필터 어레이 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1, 제 2 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.
한편, 상기 박막트랜지스터는 활성층으로 반도체막을 이용한다. 상기 반도체막은 비정질 실리콘 또는 결정성 실리콘으로 형성된다. 저온에서 기상 퇴적법으로 비교적 용이하게 제조될 수 있고 따라서 양산에 적합한 비정질 실리콘으로 형성된 반도체막을 가장 널리 사용했다.
그러나 상기 결정성 실리콘으로 형성된 반도체막을 포함하는 박막트랜지스터는 고속 동작을 실현하도록 큰 전류에 대한 충분한 구동능력을 가지며, LCD의 주변 구동 회로가 동일 기판상에서 표시부와 일체로 형성될 수 있게 한다. 이러한 이유들 때문에, 결정성 실리콘을 포함하는 박막트랜지스터가 오늘날 주목을 받고 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.
그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막트랜지스터가 형성된다.
여기서, 상기 박막 트랜지스터는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과, 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 일정한 간격을 갖고 형성되는 드레인 전극(15b)을 포함하여 구성되어 있다.
여기서, 상기 드레인 전극(15b)은 상기 콘택홀(17)을 통해 상기 화소전극(16)과 전기적으로 연결되어 있다.
한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.
여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.
이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.
이하, 첨부된 도면을 참고하여 종래의 박막트랜지스터의 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 유리 기판(21)상에 소오스 및 드레인 전극용 금속막(22)을 형성하고, 상기 금속막(22)상에 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(23)을 약 300Å의 두께로 형성한다.
도 2b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(23) 및 금속막(22)을 선택적으로 제거하여 상기 유리 기판(21)상에 일정한 간격을 갖는 소오스 전극(22a)과 드레인 전극(22b)을 형성한다.
여기서, 상기 소오스 전극(22a) 및 드레인 전극(22b)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.
도 2c에 도시한 바와 같이, 상기 오믹 콘택층(23)을 포함한 절연 기판(21)의 전면에 비정질 실리콘(a-Si crystalline)층(24)을 형성한다.
이어, 포토 및 식각 공정을 통해 상기 비정질 실리콘층(24)을 선택적으로 제거하여 액티브층을 형성한다.
여기서, 상기 액티브층은 상기 소오스 전극(22a) 및 드레인 전극(22b)을 완전히 감싸면서 형성되어 있다.
도 2d에 도시한 바와 같이, 상기 비정질 실리콘층(24)상에 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25)상에 게이트 전극용 금속막(26)을 증착한다.
도 2e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 금속막(26)을 선택적으로 제거하여 게이트 전극(26a)을 형성한다.
여기서, 상기 게이트 전극(26a)의 양끝단은 상기 소오스 전극(22a) 및 드레인 전극(22b)에 소정부분이 오버랩되어 형성된다.
도 3a 및 도 3b는 종래의 박막트랜지스터에서 필링부를 나타낸 SEM 사진이다.
도 3a 및 도 3b에 도시한 바와 같이, 오믹 콘택층(23)을 패터닝하고 난 다음에 비정질 실리콘층(24)을 형성하므로 불연속 증착이 불가피하다.
따라서 상기와 같이 오믹 콘택층(23)과 비정질 실리콘층(24)의 불연속 증착에 의해 오믹 콘택층(23)과 비정질 실리콘층(24)간에 필링 현상(A)이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 오믹 콘택층과 반도체층간의 필링 현상을 제거하도록 한 박막트랜지스터의 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 전면에 상기 오믹 콘택층보다 낮은 온도에서 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
여기서, 상기 오믹 콘택층은 약 390℃의 온도에서 형성하고, 상기 반도체층은 약 350℃의 온도에서 형성한다.
또한, 상기 소오스 전극 및 드레인 전극은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막으로 형성한다.
또한, 상기 게이트 전극은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 사용한다.
또한, 상기 반도체층은 비정질 실리콘층으로 형성한다.
또한, 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 투명 기판상의 전면에 미세결정 실리콘층을 형성하는 단계, 상기 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계, 상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
여기서, 상기 미세결정 실리콘층은 실란 : 수소의 비를 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.
또한, 상기 반도체층은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 하여 형성한다.
또한, 상기 미세결정 실리콘층은 약 100Å의 두께로 형성한다.
또한, 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법은 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계, 상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 오믹 콘택층을 포함한 투명 기판상의 전면에 제 1 미세결정 실리콘층을 형성하는 단계, 상기 제 1 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계, 상기 반도체층상에 제 2 미세결정 실리콘층을 형성하는 단계, 상기 제 1 미세결정 실리콘층, 반도체층, 제 2 미세결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계, 상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 박막트랜지스터의 형성방법을 설명하면 다음과 같다.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 투명한 유리 기판(31)상에 소오스/드레인 전극용 금속막(32)을 증착하고, 상기 금속막(32)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(33)을 형성한다.
여기서, 상기 금속막(32)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.
도 4b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(33) 및 금속막(32)을 선택적으로 제거하여 상기 유리 기판(31)상에 일정한 간격을 갖는 소오스 전극(32a) 및 드레인 전극(32b)을 형성한다.
여기서, 상기 잔류된 오믹 콘택층(33)은 상기 소오스 전극(32a) 및 드레인 전극(32b)의 상측과 오버랩되어 형성된다.
도 4c에 도시한 바와 같이, 상기 오믹 콘택층(33)을 포함한 유리 기판(31)의 전면에 약 350℃의 온도에서 비정질 실리콘층을 증착하여 반도체층(34)을 형성한다.
여기서, 상기 오믹 콘택층(33)은 전술한 바와 같이 약 390℃의 온도에서 형성하고, 상기 반도체층(34)인 비정질 실리콘층은 상기 오믹 콘택층(33)을 형성하는 온도보다 낮은 온도인 약 350℃의 온도에서 형성한다.
따라서 상기 반도체층(34)을 상기 오믹 콘택층(33)보다 낮은 온도에서 증착함으로써 상기 오믹 콘택층(33)상에 증착되는 반도체층(34)을 상대적으로 포러스(porous)하게 증착하여 오믹 콘택층(33)과 반도체층(34) 사이의 스트레스(stress)를 최소화함으로써 필링 현상을 제거할 수 있다.
이어, 포토 및 식각 공정을 통해 상기 반도체층(34)을 선택적으로 제거하여 액티브층을 형성한다.
여기서, 상기 액티브층은 상기 소오스 전극(32a) 및 드레인 전극(32b)을 완전히 감싸면서 형성되어 있다.
도 4d에 도시한 바와 같이, 상기 선택적으로 제거된 반도체층(34)을 포함한 유리 기판(31)의 전면에 게이트 절연막(35)을 형성하고, 상기 게이트 절연막(35)상에 게이트 전극용 금속막(36)을 증착한다.
여기서, 상기 금속막(36)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다.
도 4e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(36)을 선택적으로 제거하여 게이트 전극(36a)을 형성한다.
여기서, 상기 게이트 전극(36a)의 양끝단은 상기 소오스 전극(32a) 및 드레인 전극(32b)의 상측에 소정부분이 오버랩되어 형성된다.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 투명한 유리 기판(41)상에 소오스/드레인 전극용 금속막(42)을 증착하고, 상기 금속막(42)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(43)을 형성한다.
여기서, 상기 금속막(42)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.
도 5b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(43) 및 금속막(42)을 선택적으로 제거하여 상기 유리 기판(41)상에 일정한 간격을 갖는 소오스 전극(42a) 및 드레인 전극(42b)을 형성한다.
여기서, 상기 잔류된 오믹 콘택층(43)은 상기 소오스 전극(42a) 및 드레인 전극(42b)의 상측과 오버랩되어 형성된다.
도 5c에 도시한 바와 같이, 상기 소오스 전극(42a) 및 드레인 전극(42b)을 포함한 유리 기판(41)의 전면에 미세결정 실리콘(ultra thin μc-Si)층(44)을 약 100Å 두께로 형성한다.
여기서, 상기 미세결정 실리콘층(44)을 형성하는 조건은 실란(silane) : 수소(hydrogen)의 양을 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.
도 5d에 도시한 바와 같이, 상기 미세결정 실리콘층(44)을 포함한 유리 기판(41)의 전면에 비정질 실리콘층을 증착하여 반도체층(45)을 형성한다.
여기서, 상기 비정질 실리콘층의 형성조건은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 실시하여 형성한다.
따라서 일반적으로 비정질 실리콘층보다 느린 증착속도(13.38Å/sec이하)를 갖는 오믹 콘택층(43)상에 미세결정 실리콘층(44)을 형성함으로써 반도체층(45)과 오믹 콘택층(43)간의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.
이어, 포토 및 식각 공정을 통해 상기 반도체층(45)을 선택적으로 제거한다.
여기서, 상기 선택적으로 제거된 반도체층(45)은 상기 소오스 전극(42a) 및 드레인 전극(42b)을 완전히 감싸면서 형성되어 액티브층으로 사용된다.
도 5e에 도시한 바와 같이, 상기 반도체층(45)상에 게이트 절연막(46)을 형성하고, 상기 게이트 절연막(46)상에 게이트 전극용 금속막(47)을 증착한다.
여기서, 상기 금속막(47)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다.
도 5f에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(47)을 선택적으로 제거하여 게이트 전극(47a)을 형성한다.
여기서, 상기 게이트 전극(47a)의 양끝단은 상기 소오스 전극(42a) 및 드레인 전극(42b)의 상측에 소정부분이 오버랩되어 형성된다.
도 6a 내지 도 6f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.
도 6a에 도시한 바와 같이, 투명한 유리 기판(51)상에 소오스/드레인 전극용 금속막(52)을 증착하고, 상기 금속막(52)상에 약 390℃의 온도에서 불순물이 도핑된 비정질 실리콘층을 증착하여 오믹 콘택층(53)을 형성한다.
여기서, 상기 금속막(52)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막을 사용한다.
도 6b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 오믹 콘택층(53) 및 금속막(52)을 선택적으로 제거하여 상기 유리 기판(51)상에 일정한 간격을 갖는 소오스 전극(52a) 및 드레인 전극(52b)을 형성한다.
여기서, 상기 잔류된 오믹 콘택층(53)은 상기 소오스 전극(52a) 및 드레인 전극(52b)의 상측과 오버랩되어 형성된다.
도 6c에 도시한 바와 같이, 상기 소오스 전극(52a) 및 드레인 전극(52b)을 포함한 유리 기판(51)의 전면에 제 1 미세결정 실리콘(ultra thin μc-Si)층(54)을 약 100Å 두께로 형성한다.
여기서, 상기 제 1 미세결정 실리콘층(54)을 형성하는 조건은 실란(silane) : 수소(hydrogen)의 양을 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성한다.
도 6d에 도시한 바와 같이, 상기 제 1 미세결정 실리콘층(54)을 포함한 유리 기판(51)의 전면에 비정질 실리콘층을 증착하여 반도체층(55)을 형성한다.
여기서, 상기 비정질 실리콘층의 형성조건은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 실시하여 형성한다.
따라서 일반적으로 비정질 실리콘층보다 느린 증착속도(13.38Å/sec이하)를 갖는 오믹 콘택층(53)상에 제 1 미세결정 실리콘층(54)을 형성함으로써 반도체층(55)과 오믹 콘택층(53)간의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.
이어, 상기 반도체층(55)상에 제 2 미세결정 실리콘층(56)을 형성하고, 포토 및 식각 공정을 통해 상기 제 2 미세결정 실리콘층(56) 및 반도체층(55) 및 제 1 미세결정 실리콘층(54)을 선택적으로 제거하여 액티브층을 형성한다.
도 6e에 도시한 바와 같이, 상기 반도체층(55)상에 게이트 절연막(57)을 형성하고, 상기 게이트 절연막(57)상에 게이트 전극용 금속막(587)을 증착한다.
여기서, 상기 금속막(58)은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 스퍼터링법에 의해 200 ~ 4000Å의 두께로 증착한다.
도 6f에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 금속막(58)을 선택적으로 제거하여 게이트 전극(58a)을 형성한다.
여기서, 상기 게이트 전극(58a)의 양끝단은 상기 소오스 전극(52a) 및 드레인 전극(52b)의 상측에 소정부분이 오버랩되어 형성된다.
도 7a 및 도 7b는 본 발명에 의한 박막트랜지스터를 형성할 때 필링이 발생하지 않는 결과를 나타낸 SEM 사진이다.
도 7a 및 도 7b에 도시한 바와 같이, 오믹 콘택층의 증착 온도를 비정질 실리콘층의 증착 온도보다 높게 하여 형성하여 오믹 콘택층과 비정질 실리콘층 사이의 스트레스를 최소화함으로써 필링 현상을 제거할 수 있다.
또한, 오믹 콘택층위에 비정질 실리콘층을 형성하기 전에 미세결정 실리콘층을 형성함으로써 오믹 콘택층과 비정질 실리콘층 사이의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.
또한, 본 발명과 같이 형성된 박막트랜지스터의 전면에 절연막을 증착한 후 포토 및 식각 공정을 통해 드레인 전극의 표면이 소정부분 노출되도록 콘택홀을 형성하고, 상기 콘택홀을 포함한 기판의 전면에 투명한 금속막을 증착한 후 선택적으로 제거하여 상기 콘택홀을 통해 상기 드레인 전극과 연결되는 화소전극을 형성함으로써 액정표시장치를 형성할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 박막트랜지스터의 형성방법은 다음과 같은 효과가 있다.
첫째, 비정질 실리콘층을 오믹 콘택층보다 낮은 온도에서 증착함으로써 반도체층과 오믹 콘택층 사이의 스트레스를 최소하여 필링 현상을 제거할 수 있다.
둘째, 비정질 실리콘층을 형성하기 전에 오믹 콘택층상에 미세결정 실리콘층을 형성함으로써 반도체층과 오믹 콘택층 사이의 스트레스를 최소화하여 필링 현상을 제거할 수 있다.
도 1은 일반적인 액정표시장치를 나타낸 평면도
도 2a 내지 도 2e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도
도 3a 및 도 3b는 종래의 박막트랜지스터에서 필링부를 나타낸 SEM 사진
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도
도 6a 내지 도 6f는 본 발명의 제 3 실시예에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도
도 7a 및 도 7b는 본 발명에 의한 박막트랜지스터를 형성할 때 필링이 발생하지 않는 결과를 나타낸 SEM 사진
도면의 주요 부분에 대한 부호의 설명
31 : 유리 기판 32a : 소오스 전극
32b : 드레인 전극 33 : 오믹 콘택층
34 : 반도체층 35 : 게이트 절연막
36 : 금속막 36a : 게이트 전극

Claims (13)

  1. 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계;
    상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계;
    상기 오믹 콘택층을 포함한 전면에 상기 오믹 콘택층보다 낮은 온도에서 반도체층을 형성하는 단계;
    상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
  2. 제 1 항에 있어서, 상기 오믹 콘택층은 약 390℃의 온도에서 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  3. 제 1 항에 있어서, 상기 반도체층은 약 350℃의 온도에서 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  4. 제 1 항에 있어서, 상기 소오스 전극 및 드레인 전극은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo) 등의 도전성 금속막으로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  5. 제 1 항에 있어서, 상기 게이트 전극은 Mo, Al, Al-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu, Al 합금 등으로 된 금속 중에서 선택하여 사용하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  6. 제 1 항에 있어서, 상기 반도체층은 비정질 실리콘층으로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  7. 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계;
    상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계;
    상기 오믹 콘택층을 포함한 투명 기판상의 전면에 미세결정 실리콘층을 형성하는 단계;
    상기 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계;
    상기 반도체층을 선택적으로 제거하여 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
  8. 제 7 항에 있어서, 상기 미세결정 실리콘층은 실란 : 수소의 비를 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  9. 제 7 항에 있어서, 상기 반도체층은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  10. 제 7 항에 있어서, 상기 미세결정 실리콘층은 약 100Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  11. 투명 기판상에 금속막 및 오믹 콘택층을 차례로 형성하는 단계;
    상기 오믹 콘택층 및 금속막을 선택적으로 제거하여 상기 투명 기판상에 일정한 간격을 갖는 소오스 전극 및 드레인 전극을 형성하는 단계;
    상기 오믹 콘택층을 포함한 투명 기판상의 전면에 제 1 미세결정 실리콘층을 형성하는 단계;
    상기 제 1 미세결정 실리콘층을 포함한 투명 기판상의 전면에 반도체층을 형성하는 단계;
    상기 반도체층상에 제 2 미세결정 실리콘층을 형성하는 단계;
    상기 제 1 미세결정 실리콘층, 반도체층, 제 2 미세결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계;
    상기 액티브층을 포함한 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
  12. 제 11 항에 있어서, 상기 제 1 미세결정 실리콘층은 실란 : 수소의 비를 1:50 ~ 1:400, RF 파워를 300~1200W로 하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
  13. 제 11 항에 있어서, 상기 반도체층은 실란 : 수소의 비를 1:3~1:4, RF 파워를 150~400W로 하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
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