KR20080058869A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

신규 투명 도전막에 대하여 식각 특성이 향상된 박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 게이트 배선과 절연되어 교차하는 데이터 배선을 형성하는 단계와, 데이터 배선의 일부와 연결되고, 인듐을 불포함하는 투명 도전성 산화막을 형성하는 단계와, 투명 도전성 산화막을 기본 식각액 및 탈이온수를 섞은 희석 식각액으로 습식 식각하여 화소 전극을 형성하는 단계를 포함한다.
화소 전극, 산화 아연, 식각액, 탈이온수, 희석

Description

박막 트랜지스터 기판의 제조 방법{Ｍethod of fabricating thin film transistor array substrate}
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 7은 희석 식각액의 농도에 따라 CD 스큐의 크기를 나타낸 SEM 이미지이다.
도 8은 도 7의 희석 식각액의 농도에 따른 CD 스큐의 크기를 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지 전극선 30: 게이트 절연막
40: 반도체층 50: 도핑된 비정질 규소층
55, 56: 오믹 콘택층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 컨택홀 81: 투명 도전성 산화막
82: 화소 전극
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는 신규 투명 도전막에 대하여 식각 특성이 향상된 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 포함하는 다수의 배선을 기판 상에 형성한다.
최근 액정 표시 장치에 대한 수요가 급증함에 따라 제조 원가 절감 요구에 직면하고 있다. 제조 원가 절감에 대한 요구에 부응하기 위해 액정 표시 장치에 포함되는 박막 트랜지스터 기판의 화소 전극을 저가의 물질을 이용하여 형성하는 방법이 연구되고 있다. 이와 같이 화소 전극으로 사용되는 신규 투명 도전막을 종래의 습식 식각액을 이용하여 패터닝하는 경우, 식각 속도가 지나치게 빨라서 CD 스큐(critical dimesion skew)가 커지고 화소의 개구율이 저하되는 문제가 발생한다. 여기서 CD 스큐란 화소 전극을 패터닝하기 위한 식각 마스크, 예를 들어 포토 레지스트 아래에 식각액이 침투하여 화소 전극이 과식각된 정도를 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 신규 투명 도전막에 대하여 식각 특성이 향상된 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선과 절연되어 교차하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선의 일부와 연결되고, 인듐을 불포함하는 투명 도전성 산화막을 형성하는 단계와, 상기 투명 도전성 산화막을 기본 식각액 및 탈이온수를 섞은 희석 식각액으로 습식 식각하여 화소 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하 부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
이하, 첨부된 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 26, 27, 28)이 형성되어 있다. 게이트 배선(22, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 스토리지 전극(27) 및 스토리지 전극선(28)을 포함한다. 스토리지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 스토리지 전극선(28)에 비해 너비가 넓게 형성되어 있는 스토리지 전극(27)이 연결된다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 이와 같은 스토리지 전극(27) 및 스토리지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴 스(storage capacitance)가 충분할 경우 스토리지 전극(27) 및 스토리지 전극선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 26, 27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26, 27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26, 27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26, 27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10) 및 게이트 배선(22, 26, 27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있다. 또 한 반도체층(40)은 데이터선(62) 아래에 위치하여 게이트 전극(26) 상부까지 연장된 형상을 가지는 선형으로 형성할 수 있다. 선형 반도체층(40)을 형성하는 경우, 데이터선(62)과 동일하게 패터닝하여 형성할 수 있다.
반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 오믹 콘택층(Ohmic contact layer)(55, 56)이 각각 형성되어 있다. 이러한 오믹 콘택층(55, 56)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬형 오믹 콘택층(55, 56)의 경우 드레인 전극(66) 및 소스 전극(65) 아래에 위치하고, 선형의 오믹 콘택층(55, 56)의 경우 데이터선(62)의 아래까지 연장되어 형성될 수 있다.
오믹 콘택층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 오믹 콘택층(55)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 오믹 콘택층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 저저항 물질로 이루어진 상부막(미도시)이 위치하는 다 층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 오믹 콘택층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하 는 것을 방지하기 위하여, 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 컬러필터 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
화소 전극(82)은 인듐(In)을 불포함하는 투명 도전성 산화막으로 이루어질 수 있다. 구체적으로 화소 전극(82)으로는 산화 아연(ZnO), 도핑된 산화 아연, 또는 도핑된 산화 주석(SnO)이 사용될 수 있다. 예를 들어 화소 전극(82)으로는 ZnO(Zinc Oxide), ZAO(Zinc Aluminum Oxide 또는 Al doped ZnO), ZGO(Zinc Gallium Oxide 또는 Ga doped ZnO), ZTO(Zinc Tin Oxide 또는 Tin doped ZnO), TAO(Tin Aluminum Oxide 또는 Al doped SnO) 또는 TFO(Tin Fluorine Oxide 또는 F doped SnO) 등이 사용될 수 있다.
이와 같이 화소 전극(82)으로 사용되는 산화 아연 또는 산화 주석은 인듐(In)을 주성분으로 하는 ITO나 IZO보다 원가가 저렴하며, 산화 아연 또는 산화 주석을 도핑하는 경우 비저항도 낮출 수 있어서 전기적 특성을 향상시킬 수 있다.
이하, 도 1a 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 2 내지 도 6은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 1a 및 도 2에 도시된 바와 같이, 절연 기판(10) 위에 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지 전극선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다.
절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱으로 이루어질 수 있다.
게이트 배선(22, 26, 27, 28)을 형성하기 위해 스퍼터링(sputtering) 방법을 이용한다. 즉, 먼저 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어진 도전막을, 예를 들어 스퍼터링(sputtering) 등의 방법을 이용하여 증착한다.
이어서, 도 1a 및 도 3를 참조하면 절연 기판(10), 게이트 배선(22, 26, 27, 28)의 위에 질화 규소 등로 이루어진 게이트 절연막(30)을 형성한다.
이어서, 플라즈마 강화 화학 기상 증착(Plasma Enhanced CVD, PECVD) 등을 이용하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 반도체층(40) 및 도핑된 비정질 규소층(50)을 형성한다.
이어서, 도 1a 및 도 4를 참조하면, 게이트 절연막(30) 및 도핑된 비정질 규소층(도 3의 도면부호 50 참조) 위에 예를 들어 스퍼터링 등의 방법으로 데이터 배 선(62, 65, 66, 67)을 형성한다. 소스 전극(65)과 드레인 전극(66)은 게이트 전극(26)을 중심으로 양쪽으로 분리되며, 드레인 전극(66)으로부터 연장된 드레인 전극 확장부(67)가 스토리지 전극(27)과 오버랩된다.
이어서, 데이터 배선(62, 65, 66, 67)으로 가리지 않는 도핑된 비정질 규소층(도 3의 50 참조)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시켜 오믹 콘택층(55, 56)을 형성하는 한편, 한 쌍의 오믹 콘택층(55, 56) 사이의 반도체층(40)을 노출시킨다. 이때, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라즈마를 실시하는 것이 바람직하다.
이어서, 도 5에 도시된 바와 같이 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극 확장부(67)을 드러내는 컨택홀(77)을 형성한다.
이어서, 도 6을 참조하면, 보호막(70) 상에 데이터 배선(62, 65, 66, 67)의 일부와 연결되는 인듐을 불포함하는 투명 도전성 산화막(81)을 형성한다. 이러한 투명 도전성 산화막(81)으로는 산화 아연(ZnO), 도핑된 산화 아연, 또는 도핑된 산화 주석(SnO)이 사용될 수 있다. 예를 들어 투명 도전성 산화막(81)으로는 ZnO(Zinc Oxide), ZAO(Zinc Aluminum Oxide 또는 Al doped ZnO), ZGO(Zinc Gallium Oxide 또는 Ga doped ZnO), ZTO(Zinc Tin Oxide 또는 Tin doped ZnO), TAO(Tin Aluminum Oxide 또는 Al doped SnO) 또는 TFO(Tin Fluorine Oxide 또는 F doped SnO) 등이 사용될 수 있다.
도 6 및 도 1b를 참조하면, 이러한 투명 도전성 산화막(81) 상에 식각 마스크(미도시)를 형성하여 투명 도전성 산화막(81)을 패터닝한다. 이 때 습식 식각을 이용하여 투명 도전성 산화막(81)을 패터닝하여 화소 전극(82)을 형성한다.
인듐을 포함하지 않는 투명 도전성 산화막(81)을 습식 식각할 때 식각 속도가 3 내지 10 nm/s로 제어하는 것이 바람직하다. 더욱 바람직하게는 식각 속도는 5 내지 6 nm/s이다. 통상의 식각액을 이용하여 인듐을 불포함하는 투명 도전성 산화막(81)을 습식 식각하는 경우 식각 속도가 20 nm/s 이상으로 지나치기 높아서 식각을 원활하게 제어하지 못한다. 투명 도전성 산화막(81)에 대한 식각 속도가 3 nm/s보다 작은 경우 식각 시간이 지나치게 많이 소요되어 제조 공정이 지연되며, 식각 속도가 10 nm/s보다 클 경우 식각 속도가 지나치게 빨라서 CD 스큐(critical dimesion skew)가 커져서 화소의 개구율이 저하된다. 여기서 CD 스큐란 화소 전극(82)을 패터닝하기 위한 식각 마스크, 예를 들어 포토 레지스트 아래에 식각액이 침투하여 화소 전극(82)이 과식각된 정도를 나타낸다.
본 실시예에서는 투명 도전성 산화막(81)에 대한 식각 속도를 제어하기 기본 식각액에 탈이온수를 섞은 희석 식각액을 사용한다. 희석 식각액에 있어서, 기본 식각액 대 탈이온수의 부피% 비율, 즉 (기본 식각액/탈이온수)가 1/100 이하의 값을 가지는 경우 식각 속도를 3 내지 10 nm/s로 제어할 수 있다.
여기서 인듐을 불포함하는 투명 도전성 산화막(81)에 대한 기본 식각액으로는 하나 이상의 산(acid)과 탈이온수가 혼합된 혼합 식각액이 사용될 수 있다. 예를 들어 기본 식각액은 부피%로, 30~50 염산, 1~30 질산 및 30~50 탈이온수로 이루어진 혼합 식각액, 1~10 염산, 1~10 초산 및 80~98 탈이온수로 이루어진 혼합 식각액, 1~20 황산 및 80~99 탈이온수로 이루어진 혼합 식각액, 5~20 에틸렌 글리콜(ethylene glycol), 0.01~10 황산, 5~20 질산 및 50~90 탈이온수로 이루어진 혼합 식각액, 50~80 인산, 1~10 질산, 1~10 초산 및 10~30 탈이온수로 이루어진 혼합 식각액, 또는 1~10 질산, 1~20 질산세륨암모늄(Ce(NH4)2(NO3)6) 및 60~98 탈이온수로 이루어진 혼합 식각액 등이 사용될 수 있다.
이하 도 7 및 도 8을 참조하여 희석 식각액의 농도 변화에 따른 화소 전극의 특성에 대하여 자세히 설명한다. 기판(A) 상에 스퍼터링에 의하여 ZAO를 90nm 두께로 증착하여 화소 전극(B)을 형성하고 그 위에 포토 레지스트 패턴(C)을 형성하였다. 이어서 기본 식각액 : 탈이온수의 비가 부피%로 1:9, 1:19, 1:100, 1:200인 희석 식각액을 이용하여 25 ℃(Celsius)에서 20초 동안 화소 전극(B)을 습식 식각한 4개의 테스트 샘플들(각각 제1 테스트 샘플, 제2 테스트 샘플, 제3 테스트 샘플, 제4 테스트 샘플)을 준비하였다. 여기서 기본 식각액으로는 부피%로 50~80 인산, 1~10 질산, 1~10 초산 및 10~30 탈이온수로 이루어진 혼합 식각액이 사용되었다. 그 후 4개의 테스트 샘플들에 대하여 단면 SEM 이미지와 평면 SEM 이미지를 촬영하였다.
도 7은 희석 식각액의 농도에 따라 CD 스큐의 크기를 나타낸 SEM 이미지이다. 도 8은 도 7의 희석 식각액의 농도에 따른 CD 스큐의 크기를 나타낸 그래프이다. 도 7 및 도 8에서 부피%로 기본 식각액 : 탈이온수가 1:9는 제1 테스트 샘플을, 1:19는 제2 테스트 샘플을, 1:100은 제3 테스트 샘플을, 1:200은 제4 테스트 샘플을 나타낸다.
도 7 및 도 8을 참조하면 기본 식각액에 탈이온수가 많이 포함될수록 측면 CD 스큐(S)가 줄어드는 것을 알 수 있다. 즉 식각 속도가 줄어드는 것을 알 수 있다.
단면 SEM 이미지를 통하여 측면 CD 스큐(S)를 살펴보면, 제1 테스트 샘플은 1.341 ㎛, 제2 테스트 샘플은 1.031 ㎛, 제3 테스트 샘플은 0.559 ㎛ 그리고 제4 테스트 샘플은 0.338 ㎛로 측정되었다. 하나의 화소 전극(B)에 대하여 양쪽에서 측면 CD 스큐(S)가 발생하기 때문에 제1 테스트 샘플의 전체 CD 스큐는 1.682 ㎛, 제2 테스트 샘플의 전체 CD 스큐는 2.062 ㎛, 제3 테스트 샘플의 전체 CD 스큐는 1.118 ㎛ 그리고 제4 테스트 샘플의 전체 CD 스큐는 0.676 ㎛이다. 통상 액정 표시 장치의 제조 공정 마진에 있어서 전체 CD 스큐가 1.5 ㎛ 이하인 것이 바람직하므로, 제2 및 제3 테스트 샘플들과 같이 (기본 식각액/탈이온수)가 1/100 이하의 값을 가지는 것이 바람직하다.
나아가 제2 및 제3 테스트 샘플들의 경우 측면 CD 스큐(S)가 감소할 뿐만 아니라, 식각 후 남는 찌꺼기(residue)를 방지하고 화소 전극(B)의 직진성을 확보할 수 있다.
이상, 반도체층과 데이터 배선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법을 설명하였으나, 반도체층과 데이터 배선을 하나의 포토레지스트 패턴을 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법에 대해서도 동일하게 적용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 희석 식각액을 이용하여 화소 전극을 습식 식각함으로써 식각 속도를 낮출 수 있다. 따라서 CD 스큐를 줄일 수 있을 뿐만 아니라 식각 후 남는 찌꺼지를 방지하고 화소 전극의 직진성을 확보할 수 있다.

Claims (8)

  1. 절연 기판 상에 게이트 배선을 형성하는 단계;
    상기 게이트 배선과 절연되어 교차하는 데이터 배선을 형성하는 단계;
    상기 데이터 배선의 일부와 연결되고, 인듐을 불포함하는 투명 도전성 산화막을 형성하는 단계; 및
    상기 투명 도전성 산화막을 기본 식각액 및 탈이온수를 섞은 희석 식각액으로 습식 식각하여 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 투명 도전성 산화막은 산화 아연(ZnO), 도핑된 산화 아연, 또는 도핑된 산화 주석(SnO)으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 투명 도전성 산화막은 ZnO, ZAO(Zinc Aluminum Oxide), ZGO(Zinc Gallium Oxide), ZTO(Zinc Tin Oxide), TAO(Tin Aluminum Oxide) 또는 TFO(Tin Fluorine Oxide)로 이루어진 박막 트랜지스터 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 화소 전극을 형성하는 습식 식각 속도는 3 내지 10 nm/s인 박막 트랜지스터 기판의 제조 방법.
  5. 제1 항에 있어서,
    상기 기본 식각액 대 상기 탈이온수의 부피% 비율 (= 기본 식각액/탈이온수)이 1/100 이하인 박막 트랜지스터 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 기본 식각액은 하나 이상의 산(acid)과 탈이온수를 혼합한 혼합 식각액인 박막 트랜지스터 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 기본 식각액은 부피%로, 30~50 염산, 1~30 질산 및 30~50 탈이온수로 이루어진 혼합 식각액, 1~10 염산, 1~10 초산 및 80~98 탈이온수로 이루어진 혼합 식각액, 1~20 황산 및 80~99 탈이온수로 이루어진 혼합 식각액, 5~20 에틸렌 글리콜, 0.01~10 황산, 5~20 질산 및 50~90 탈이온수로 이루어진 혼합 식각액, 50~80 인산, 1~10 질산, 1~10 초산 및 10~30 탈이온수로 이루어진 혼합 식각액, 또는 1~10 질산, 1~20 질산세륨암모늄(Ce(NH4)2(NO3)6) 및 60~98 탈이온수로 이루어진 혼합 식각액으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  8. 제1 항에 있어서,
    상기 희석 식각액에 의한 전체 CD 스큐는 1.5 ㎛ 이하인 박막 트랜지스터 기판의 제조 방법.
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