KR20080040638A - 무 전위의 변형 결정질 막의 제조 방법 - Google Patents

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Abstract

무 전위의 (dislocation-free) 변형 실리콘 박막의 형성 방법은 2 개의 구부러진 실리콘 기판을 제공하는 단계를 포함한다. 하나의 기판은 후면 상의 이산화규소의 존재에 의해 구부러진다. 나머지 기판은 질화규소층의 존재에 의해 구부러진다. 기판 중 하나에 수소 주입이 실시되고 2 개의 기판은 단련 (annealing) 공정으로 서로 결합된다. 2 개의 기판은 분리되어, 이에 따라 기판 중 하나의 정면 상에 변형 실리콘층을 남긴다. 그 후, 이산화규소 또는 질화규소의 후면 층이 제거되어 기판이 실질적으로 평면인 상태로 복구된다. 상기 방법이 이용되어 무 전위의 변형 실리콘 박막을 형성할 수 있다. 막은 인장 또는 압축 변형 하에 있을 것이다.
실리콘 박막, 이산화규소, 질화규소, 인장 변형, 압축 변형

Description

무 전위의 변형 결정질 막의 제조 방법{METHOD FOR PRODUCING DISLOCATION-FREE STRAINED CRYSTALLINE FILMS}
본 발명의 분야는 일반적으로는 인장 변형되거나 압축 변형된 결정질 (예를 들어, 실리콘) 막 (film)을 형성하기 위해 사용되는 방법 및 공정에 관한 것이다. 더 구체적으로는, 본 발명의 분야는 박막을 형성하기 위해 사용되는 방법 및 공정에 관한 것이다.
실리콘 기반 CMOS 트랜지스터의 성능을 향상시키기 위하여 변형 실리콘이 점차 사용되고 있다. 예를 들어, 인장 변형 실리콘은 전통적 장치가 물리적 크기 한계에 도달하는 경우 Ion/Ioff 비율 및 트랜스컨덕턴스를 향상시키기 위한 가장 유망한 해결책 중 하나이다. 변형 실리콘은 또한 CMOS 공정, 표준 MOSFET 아키텍처, 및 회로 설계에 용이하게 통합되는 이의 능력으로 인하여 반도체 기반 장치에 사용하기에도 유망하다.
예를 들어, 변형 실리콘은 벌크, 입방-결정 실리콘을 사각형의 일그러진, 2축 변형 실리콘 표면 박막으로 대체함을 통하여 CMOS 성능 및 기능성의 개선을 가능하게 한다. 또한, 변형 실리콘 막은 벌크 실리콘보다 우수한 전자 특성을 갖는 다. 예를 들어, 변형 실리콘 막은 더 큰 전자 및 정공 이동성을 가지고, 이는 NMOS 및 PMOS 트랜지스터에 대한 더 큰 구동 전류 공급 능력이 된다.
변형 실리콘은 일반적으로 여러 단계를 포함하는 변형 실리콘 헤테로구조를 사용하여 형성되어 왔다. 먼저 SiGe 합금의 격자 상수를 조작하기 위하여 SiGe의 완화된 (relaxed) 등급화 층을 형성한다. 상기 완화된 SiGe 등급화 층은 Ge 함량이 최종 Ge 조성까지 서서히 증가되는 일련의 층을 갖는 에피택시 성장 (epitaxially grown) 박막이다. 다음으로, 일정 조성의 Ge 막이 성장되어, 잇따른 변형 실리콘 막이 SiGe 완화된 등급화 층에 고의로 도입된 맞지 않는 전위로부터 공간적으로 분리된다. 마지막 단계는, 일정 조성의 SiGe층의 격자에 합치될 때 2축 응력의 상태로 놓이는 실리콘 막의 침착이다.
변형 실리콘은 또한 절연체 상 실리콘 (silicon-on-insulator, SOI) 장치와 함께 사용되어 왔다. 예를 들어, B. Ghyselen 등은 SMART CUT 공정을 이용하여 절연체 웨이퍼 상에 변형 실리콘을 가공하는 공정을 개시한다. 문헌 [B. Ghyselen 등, Engineering Strained Silicon on Insulator Wafers with the SMART CUT Technology, Solid-State Electronics 48, pp. 1285-1296 (2004)]을 참고하라. 상기 확인된 공보의 내용은 본원에서 그 전문이 제공된 것처럼 참고로 인용한다.
하나의 공정에 따르면, 인장 변형 실리콘이 절연체 웨이퍼 상에 형성되며, 이때 에피택시층 스택에서 시작하여 중간 등급화 완충층 상부의 완화된 SiGe로 끝난다. 그 후, 수소 주입이 완화된 SiGe층에 실시되고, SMART CUT 공정이 이용되어 에피택시 스택의 바로 상부를 벗겨내어 또다른 실리콘 기판으로 이동시킨다. 그 후, 변형 실리콘층은 완화된 SiGe층 (SGOI) 상부에서 성장된다.
또다른 방법에서, 인장 변형 실리콘은 도너 (donor) 웨이퍼의 완화된 SiGe층 상에서 직접 성장된다. 그 후, 변형 실리콘 및 완화된 SiGe층을 함유하는 2 층을SMART CUT 공정을 이용하여 또다른 기판으로 이동시킨다. SiGe층의 제거 이후, 인장 변형 실리콘층이 노출되어, 절연체 상 변형 실리콘 (sSOI)을 형성한다.
변형 실리콘층을 성장시키는 방법이 공지되어 있는 반면, 전위가 실질적으로 또는 완전히 없는 변형 실리콘을 생성하는 방법 또는 공정에 대한 필요성이 존재한다. 예컨대, 조성이 등급화된 SiGe 완충층의 이용 또는 SiGe의 산화와 같이 변형 실리콘을 형성하는 통상의 방법은 생성되는 변형 실리콘층에 관통 (threading) 전위를 생성한다. 심지어 B. Ghyselen 등에 개시된 방법에서도, SiGe층 중 전위가 인접한 변형 실리콘층으로 이동되거나 전달된다. 변형 실리콘에 형성된 전위 (특히, 관통 전위)는, 그러나, 장치의 전반적 성능을 해친다.
[발명의 요약]
본 발명의 하나의 측면에서, 무 전위의 (dislocation-free) 변형 실리콘 박막을 형성하는 방법은 2 개의 구부러진 실리콘 기판을 제공하는 단계를 포함한다. 하나의 기판은 후면의 이산화규소의 존재에 의해 구부러진다. 나머지 기판은 질화규소층의 존재에 의해 구부러진다. 기판 중 하나에 수소 주입이 실시되고, 2 개의 기판은 단련 (annealing) 공정으로 서로 결합된다. 2 개의 기판이 분리되어, 이에 따라 기판 중 하나의 정면 상에 변형 실리콘층을 남긴다. 그 후, 이산화규소 또는 질화규소의 후면 층이 제거되어 기판을 실질적으로 평면인 상태로 복구한다. 상기 방법이 이용되어 무 전위의 변형 실리콘 박막을 형성할 수 있다. 막은 인장 또는 압축 변형 하에 있을 것이다.
본 발명의 하나의 측면에서, 이산화규소층이 제 1 기판의 후면 상에 형성되어, 제 1 기판이 곡선형으로 변형되게 한다. 질화규소층이 제 2 기판의 후면 상에 제공되어 제 2 기판이 곡선형으로 변형되게 한다. 그 후, 제 2 기판의 정면에 수소 이온 주입이 실시된다. 그 후, 제 1 및 제 2 기판의 정면은 단련 공정으로 서로 결합된다. 제 2 기판이 제 1 기판으로부터 분리되어 변형 실리콘층이 제 1 기판의 정면 상에 잔존한다. 제 1 기판의 후면 상의 이산화규소층이 제거되어 제 1 기판을 실질적으로 평면인 상태로 되돌린다. 무 전위의 인장 변형 실리콘 박막이 이에 따라 형성된다.
상기 기재된 공정의 하나의 측면에서, 제 1 기판의 후면 상의 이산화규소층이 패턴화된다. 상기 공정의 또다른 측면에서, 제 2 기판이 제 1 기판보다 얇은 두께를 갖는다. 제 2 기판의 굴곡의 정도는 제 1 기판의 굴곡의 정도보다 더 클 수 있다.
상기 기재된 공정의 하나의 측면에서, 질화규소층을 제거하고 제 2 기판의 후면에 화학적 기계적 연마 (CMP) 공정을 실시하여 제 2 기판을 재사용할 수 있다.
본 발명의 대안적 측면에서, 제 2 기판의 정면은 SiGe 에칭 정지층 및 상기 SiGe 에칭층 상부의 에피택시 성장 실리콘층을 포함한다.
본 발명의 대안적 측면에서, 질화규소층이 제 1 기판의 후면 상에 형성되어 제 1 기판이 곡선형으로 변형되게 한다. 이산화규소층이 제 2 기판의 후면 상에 제공되어 제 2 기판이 곡선형으로 변형되게 한다. 그 후, 제 2 기판의 정면에 수소 이온 주입이 실시된다. 그 후, 제 1 및 제 2 기판의 정면은 단련 공정으로 서로 결합된다. 제 2 기판이 제 1 기판으로부터 분리되어 변형 실리콘층이 제 1 기판의 정면 상에 잔존한다. 제 1 기판의 후면 상의 이산화규소층이 제거되어 제 1 기판을 실질적으로 평면인 상태로 되돌린다. 무 전위의 압축 변형 실리콘 박막이 이에 따라 형성된다.
비록 실리콘 박막이 본원에 기재되어 있는 반면, 기재된 방법 및 공정은 GaAs, InAs, GaN, 및 기타 III-V 및 II-VI 화합물의 반도체 재료와 같은 기타 결정질 막에 동일하게 적용될 수 있다.
추가의 특징 및 이점은 하기 도면 및 바람직한 실시양태의 설명의 검토시 명백할 것이다.
도 1은 본 발명의 하나의 측면에 따른 무 전위의 인장 변형 실리콘 박막을 형성하는 방법을 예시한다.
도 2는 본 발명의 또다른 측면에 따른 무 전위의 압축 변형 실리콘 박막을 형성하는 방법을 예시한다.
도 3은 에피택시 성장 SiGe 에칭 정지층 및 에피택시 성장 실리콘 박막을 갖는 실리콘 기판의 단면도를 예시한다.
도 4A는 기판을 볼록형으로 강제적으로 구부리거나 굽히기 위해 사용되는 볼록 진공 척 (chuck) 장치를 예시한다.
도 4B는 기판을 오목형으로 강제적으로 구부리거나 굽히기 위해 사용되는 오목 진공 척 장치를 예시한다.
도 1 및 2는 기판 (4) 상에 무 전위의 변형 실리콘 박막 (2)를 형성하는 2 가지 방법을 예시한다. 도 1은 인장 변형 실리콘 박막 (2)를 제조하는 공정을 예시하는 한편, 도 2는 압축 변형 실리콘 박막 (2)를 제조하는 공정을 예시한다. 본원에 기재된 공정의 핵심 이점은 박막 (2)에 형성된 전위가 실질적으로 없다는 점이다. 결국, 변형 막 (2)에는 전위 (예를 들어, 관통 전위)가 전혀 없고 매우 균질하다. 생성되는 변형 박막 (2)의 개선된 특성은 이것이 반도체 기반 장치에 도입되기에 특히 유용하게 한다.
이제 도 1을 살펴보면, 공정은 제 1 기판 (4a) 및 제 2 기판 (4b)를 제공함에 의해 시작된다 (도 1에서 단계 (100)). 제 1 및 제 2 기판 (4a, 4b)는, 예를 들어, 웨이퍼 등의 형태인 실리콘 기판을 포함할 수 있다. 물론, 실리콘 이외의 기타 물질이 본원에 기재된 방법에 따라 사용될 수 있다. 본 발명의 하나의 측면에서, 제 2 기판 (4b)는 제 1 기판 (4a)의 두께 미만의 두께를 가질 수 있다. 제 2 기판 (4b)의 감소된 두께는 제 2 기판 (4b)를 더 유연하게 하고, 하기 상세히 설명되는 바와 같이 제 1 및 제 2 기판 (4a, 4b)의 결합을 용이하게 할 수 있다. 또한, 상이한 두께는 결합 공정 동안 2 개의 기판 (4a, 4b) 사이에 포획되는 기포의 가능성을 완화시킬 수 있다.
제 1 및 제 2 기판 (4a, 4b) 모두는 정면 (4a', 4b') 및 후면 (4a", 4b")를 포함한다. 정면 (4a', 4b')는, 예를 들어, 실리콘 (001) 웨이퍼의 연마된 표면을 포함하는 한편, 후면 (4a", 4b")는 연마되지 않은 표면을 포함할 것이다. 도 1의 단계 (100)에서 볼 수 있는 바와 같이, 제 1 기판 (4a)의 정면 (4a')는 제 2 기판 (4b)의 정면 (4b')와 마주한다.
도 1의 단계 (110)에서 볼 수 있는 바와 같이, 유전체와 같은 막 (6)이 제 1 기판 (4a)이 후면 (4a") 상에서 성장되거나 침착된다. 본 공정의 하나의 측면에서, 후면 (4a")에 산화 공정이 실시되어 이산화규소의 막 (6) 또는 층 (예를 들어, 이산화규소를 함유하는 층)이 형성된다. 이산화규소 막 (6)은 열적 산화를 통해 형성되며 따라서 압축 응력 하에 있다. 결국, 제 1 기판 (4a)는 도 1의 단계 (110)에서 예시한 바와 같이 곡선형 또는 아치형을 형성한다. 물론, 압축 응력 하에 있는 기타 막 (6)이 본원에 기재된 공정에 따라 사용될 수 있다.
제 1 기판 (4a)의 정면 (4a') 상에 임의로 질화규소의 박막 (도시되어 있지 않음)이 사용되어 산화를 방지할 수 있다. 또한, 제 1 기판 (4a)의 후면 (4a") 상에 침착된 막 (6)에 임의로 패턴이 형성될 수 있다. 패턴은 여러 위치에서 제 1 기판 (4a)의 굴곡을 수정하거나 "미세 조율"하기 위하여 사용될 수 있다.
그 후, 고 응력 질화규소층 (8) (예를 들어, 질화규소를 함유하는 층)이 제 2 기판 (4b)의 후면 (4b") 상에 침착된다. 바람직하게는, 질화규소는 고도의 인장 응력 하에 화학 기상 증착 (CVD)에 의해 제 2 기판 (4b) 상에 침착된다. 결국, 제 2 기판 (4b)는 도 1의 단계 (110)에서 예시된 바와 같이 곡선형 또는 아치형을 형성한다. 물론, 인장 응력 하에 있는 기타 물질이 질화규소 대신 사용될 수 있다.
또한, 단계 (110)에 도시된 바와 같이, 제 1 기판 (4a)의 정면 (4a') 및 제 2 기판 (4b)의 정면 (4b')는 제 1 및 제 2 기판 (4a, 4b)의 친수성 결합을 위하여 임의로 이산화규소의 결합층 (10)을 함유할 수 있다. 상기 임의의 결합층 (10)은 소수성 실리콘-상-실리콘 구조가 요구되는 경우 생략될 수 있다.
이제 도 1의 단계 (120)을 살펴보면, 제 2 기판 (4b)의 정면 (4b')에 그 후수소 이온 주입이 실시되어 잇따른 실리콘 막 박리를 용이하게 한다 (하기 기재됨). 제 2 기판 (4b)의 정면 (4b')에서 수소 이온의 투과 깊이는 파선 (12)으로 예시되어 있다. 수소 이온 주입 기술은 당업자에게 잘 공지되어 있다. 예를 들어, 미국 특허 제 5,374,564호 및 5,993,677호 및 문헌 [B. Ghyselen 등, Engineering Strained Silicon on Insulator Wafers with the SMART CUT Technology, Solid-State Electronics 48, pp. 1285-1296 (2004)]에 기재된 소위 SMART-CUT 공정과 함께 이용되는 수소 이온 주입 기술이 이용될 수 있다. 상기 확인된 특허의 내용은 본원에서 그 전문이 제공된 것처럼 참고로 인용한다.
여전히 도 1의 단계 (120)을 살펴보면, 제 1 및 제 2 기판 (4a, 4b)의 정면 (4a', 4b')은, 예를 들어, 습윤 화학적 세정, 이어서 임의로 플라즈마 중 표면 활성화 단계를 이용하여 세정한다. 그 후, 제 1 및 제 2 기판 (4a, 4b)의 정면 (4a', 4b')는 마주하는 배열로 서로 결합된다. 바람직하게는, 결합 공정은 단계 (120)에서 도시된 바와 같이, 기판 (4a, 4b)의 중앙 영역에서 개시된다.
그 후, 기판 (4a, 4b)에 저온 단련이 실시되어 초기 결합을 확립한다. 초기 결합 이후, 기판 (4a, 4b)에, 잘 공지된 SMART-CUT 공정에 이용되는 중간 온도 단련 공정이 실시되어 이에 따라 기판 (4a)를 기판 (4b)로부터 분리한다. SMART-CUT 공정은 제 2 기판 (4b)로부터의 실리콘의 일부 또는 층을 제 1 기판 (4a) 상에 남긴다. 실리콘층은, 수소 이온 주입에 의해 제 2 기판 (4b)에 생성된 약화된 구역으로 인하여 제 1 기판 (4a)로 이동된다.
2 개의 기판 (4a, 4b)가 분리된 후, 제 1 기판 (4a)의 후면 (4a")로부터 막 (6) (예를 들어, 이산화규소 막)이 제거된다. 이산화규소 막 층 (6)의 제거 후, 기판 (4a)는 실질적으로 평면인 상태로 되돌아온다 (도 1의 단계 (130)에 도시된 바와 같음). 이제 평면의 기판 (4a)는 인장 응력 하의 변형 실리콘의 박층 (2)를 함유한다. 박층 (2)에서 인장 응력의 정도는 단계 (110)에서 형성된 기판 (4a)의 굴곡의 정도에 의해 주로 결정된다. 또한, 분리 단계가 제 2 기판 (4b)를 유리시켜 이는 도 1에서 파선의 화살표로 도시된 바와 같이 잇따른 웨이퍼-결합 공정에 사용될 수 있다.
변형 실리콘층 (2)를 갖는 제 1 기판 (4a)에 완전한 결합을 위한 추가의 고온 단련 공정이 실시될 수 있다. 또한, 제 1 기판 (4a)에 그 후 CMP 공정이 실시되어 변형 실리콘 박층 (2)의 박리 표면을 평탄화시킨다. 임의로, 변형 실리콘 막 (2)의 제어된 박화 (thinning) 단계가 잇따를 수 있다. 상기 마지막 임의의 단계는 완전 공핍형 절연체 상 변형 실리콘 (sSOI) 구조와 같은 용도에 유리할 것이다.
도 2는 압축 변형 실리콘 박막 (2)의 제조 공정을 예시한다. 도 2에서 볼 수 있는 바와 같이, 단계 (150)에서, 제 1 및 제 2 기판 (4a, 4b)가 제공된다. 제1 및 제 2 기판 (4a, 4b)는, 예를 들어, 웨이퍼 등의 형태인 실리콘 기판 (4)를 포함할 수 있다. 본 발명의 하나의 측면에서, 제 2 기판 (4b)는 제 1 기판 (4a)의 두께 미만의 두께를 가질 수 있다.
제 1 및 제 2 기판 (4a, 4b) 모두는 정면 (4a', 4b') 및 후면 (4a", 4b")를 포함한다. 도 2의 단계 (150)에서 볼 수 있는 바와 같이, 제 1 기판 (4a)의 정면 (4a')는 제 2 기판 (4b)의 정면 (4b')와 마주한다.
도 2의 단계 (160)에서, 유전체와 같은 막 (6)이 제 2 기판 (4b)의 후면 (4b") 상에서 성장되거나 침착된다. 본 공정의 하나의 측면에서, 후면 (4b")에 산화 공정이 실시되어 이산화규소의 막 (6) 또는 층이 형성된다. 이산화규소 막 (6)은 열적 산화를 통해 형성되며 따라서 압축 응력 하에 있다. 결국, 제 2 기판 (4b)는 도 2의 단계 (160)에서 예시한 바와 같이 곡선형 또는 아치형을 형성한다. 물론, 압축 응력 하에 있는 기타 막 (6)이 본원에 기재된 공정에 따라 사용될 수 있다.
제 2 기판 (4b)의 정면 (4b') 상에 임의로 질화규소의 박막 (도시되어 있지 않음)이 사용되어 산화를 방지할 수 있다. 또한, 제 2 기판 (4b)의 후면 (4b") 상에 침착된 막 (6)에 임의로 패턴이 형성될 수 있다. 상기 개시된 바와 같이, 상기 패턴은 그 표면을 가로지르는 여러 지점 또는 위치에서 제 2 기판 (4b)의 굴곡을 변경하거나 수정하기 위해 사용될 수 있다.
도 2의 단계 (160)을 살펴보면, 고 응력 질화규소층 (8)이 그 후 제 1 기판 (4a)의 후면 (4a") 상에 침착된다. 바람직하게는, 질화규소층은 고도의 인장 응력 하에 화학 기상 증착 (CVD)에 의해 제 1 기판 (4a) 상에 침착된다. 결국, 제 1 기판 (4a)는 도 2의 단계 (160)에 예시된 바와 같이 곡선형 또는 아치형을 형성한다. 물론, 인장 응력 하에 있는 기타 물질이 질화규소 대신 사용될 수 있다.
임의로, 도 2의 단계 (160)에 도시된 바와 같이, 제 1 기판 (4a)의 정면 (4a') 및 제 2 기판 (4b)의 정면 (4b')는 제 1 및 제 2 기판 (4a, 4b)의 친수성 결합을 위해 임의로 이산화규소의 결합층 (10)을 함유할 수 있다. 그러나, 상기 임의의 결합층 (10)은 소수성 실리콘-상-실리콘 구조가 요구되는 경우 생략될 수 있다는 점이 이해되어야 한다.
다음으로, 도 2의 단계 (170)을 살펴보면, 제 2 기판 (4b)의 정면 (4b')에 그 후 수소 이온 주입이 실시되어 잇따른 실리콘 막 분리를 용이하게 한다. 도 1에 예시된 공정과 관련하여 상기 기재한 기술이 수소 이온 주입을 위해 이용된다. 제 2 기판 (4b)의 정면 (4b')에서 수소 이온의 침투 깊이는 파선 (12)으로 예시되어 있다.
제 1 및 제 2 기판 (4a, 4b)의 정면 (4a', 4b')는, 예를 들어, 습윤 화학적 세정, 이어서 임의로 플라즈마 중 표면 활성화 단계를 이용하여 세정한다. 그 후, 제 1 및 제 2 기판 (4a, 4b)의 정면 (4a', 4b')는 마주하는 배열로 서로 결합된다. 바람직하게는, 결합 공정은 단계 (170)에 도시된 바와 같이, 기판 (4a, 4b)의 중앙 영역에서 개시된다.
그 후, 기판 (4a, 4b)에 저온 단련이 실시되어 초기 결합을 확립한다. 초기 결합 이후, 기판 (4a, 4b)에, 잘 공지된 SMART-CUT 공정에서 이용되는 중간 온도 단련 공정이 실시되어 이에 따라 기판 (4a)를 기판 (4b)로부터 분리한다. SMART-CUT 공정은 제 2 기판 (4b)로부터의 실리콘의 일부 또는 층을 제 1 기판 (4a) 상에 남긴다. 실리콘층은 수소 이온 주입에 의해 제 2 기판 (4b)에 생성된 약화된 구역으로 인하여 제 1 기판 (4a)로 이동된다.
2 개의 기판 (4a, 4b)가 분리된 후, 제 1 기판 (4a)의 후면 (4a") 상에 위치한 고 응력 질화규소층 (8)이 제거된다. 질화규소층 (8)의 제거 후, 기판 (4a)는 실질적으로 평면인 상태로 되돌아온다 (도 2의 단계 (180)에 도시된 바와 같이). 이제 평면의 기판 (4a)는 압축 응력 하의 변형 실리콘의 박층 (2)를 함유한다. 박층 (2)에서 압축 응력의 정도는 단계 (160)에서 형성된 기판 (4a)의 굴곡의 정도에 의해 주로 결정된다. 또한, 분리 단계가 제 2 기판 (4b)를 유리시켜 이는 도 2에서 파선의 화살표에 의해 도시된 바와 같이 잇따른 웨이퍼-결합 공정에 사용될 수 있다.
변형 실리콘층 (2)를 갖는 제 1 기판 (4a)에 완전한 결합을 위한 추가의 고온 단련 공정이 실시될 수 있다. 또한, 제 1 기판 (4a)에 그 후 CMP 공정이 실시되어 변형 실리콘 박층 (2)의 박리 표면을 평탄화시킨다. 임의로, 변형 실리콘 막 (2)의 제어된 박화 단계가 잇따를 수 있다. 상기 마지막 임의의 단계는 완전 공핍형 절연체 상 변형 실리콘 (sSOI) 구조와 같은 용도에 유리할 것이다.
도 3은 에피택시 성장 SiGe 에칭 정지층 (14) 및 상기 SiGe 에칭 정지층 (14) 상부의 에피택시 성장 실리콘 박막 (16)을 갖는 실리콘 기판의 단면도를 예시한다. SiGe 에칭 정지층 (14)는 도 1 및 2에 예시된 제 2 기판 (4b)의 상부에 형성된다. 또한, 도 3에서 예시한 바와 같이, 수소 주입층 (12) (파선으로 나타내어짐)가 잇따른 SMART-CUT 공정에 사용된다. 도 3에 예시된 층상 구조는 완전 공핍형 MOSFET 용도를 위한, 평평한 표면을 갖는 변형 실리콘 초박막을 수득하는 데 특히 유리할 것이다. 본 발명의 상기 대안적 측면에서, SiGe층 (14)는 모든 기타 공정 단계 이전에 제 2 기판 (4b) 상에 형성될 수 있다. SiGe층 (14)는 바람직하게는 실리콘 (001) 기판 (4b)와 완전히 같은 크기이다. SiGe층 (14)는, SiGe보다 실리콘에 대하여 더 높은 에칭 속도를 갖는 통상의 습윤 화학적 에칭제(들)의 사용으로 이의 상부에서 성장될 수 있는 매우 얇은 실리콘 막 (2)의 평탄화를 가능하게 한다.
도 4A 및 4B는 본 공정의 대안적 측면에 사용되는 진공 척 (chuck) (20)의 2 가지 실시양태를 예시한다. 진공 척 (20)은 기판 (4)를 받치기 위한 접촉 표면 (22)를 포함한다. 접촉 표면 (22)는 그 내부의 진공의 공급원 (28)에 커플링된 통로 또는 플레넘 (plenum) (26)과 유동 소통되는 복수개의 구멍 또는 개구 (24)를 포함한다. 진공 척 (20)의 구멍 또는 개구 (24)는 진공 척 (20)의 접촉 표면 (22)부근에 진공 환경을 생성한다. 진공 환경은 진공 척 (20)의 접촉 표면 (22)에 인접한 기판 (4)를 강제로 "끌어당긴다". 도 4A는 기판 (4)를 볼록한 굴곡으로 굽히기 위한 진공 척 (20)을 예시한다. 도 4B는 기판 (4)를 오목한 구조로 굽히기 위한 진공 척 (20)을 예시한다.
도 4A 및 4B에 예시된 진공 척 (20)은 막 (6, 8) 대신 사용되어 기판 (4)에 인장/압축 응력을 유도할 수 있다 (이에 따라 굴곡을 형성함).
본 발명의 실시양태가 도시되고 기재된 반면, 본 발명의 범위로부터 벗어나지 않고 각종 수정이 가해질 수 있다. 더욱이, 본원에 기재된 단계의 특정 순서의 변형이 본 발명의 범위 이내에 있는 것으로 생각된다는 점이 이해되어야 한다. 예를 들어, 이산화규소 함유 층은 제 2 기판 상에 질화규소 함유 층이 형성되기 이전 또는 이후에 제 1 기판 상에 형성될 수 있다. 따라서, 본 발명은 하기 특허청구범위, 및 이의 등가물을 제외하고는 제한되어서는 안된다.

Claims (20)

  1. 제 1 면 및 제 2 면을 갖는 제 1 기판을 제공하는 단계;
    제 1 기판의 제 2 면 상에, 제 1 기판이 곡선형으로 변형되게 하는 이산화규소 함유 층을 형성하는 단계;
    제 1 면 및 제 2 면을 갖는 제 2 기판을 제공하는 단계;
    제 2 기판의 제 2 면 상에, 제 2 기판이 곡선형으로 변형되게 하는 질화규소 함유 층을 형성하는 단계;
    제 2 기판의 제 1 면에 수소 이온 주입을 실시하는 단계;
    단련 (annealing) 공정으로 제 1 기판의 제 1 면을 제 2 기판의 제 1 면에 결합시키는 단계; 및
    제 2 기판을 제 1 기판으로부터 분리하는 단계로서, 변형 실리콘층이 제 1 기판의 제 1 면 상에 잔존하는 단계
    를 포함하는 박막의 형성 방법.
  2. 제1항에 있어서, 제 1 기판의 제 2 면 상의 이산화규소 함유 층을 제거하는 단계를 더 포함하는 방법으로서, 여기서 이산화규소 함유 층의 제거는 제 1 기판을 실질적으로 평면인 상태로 되돌리는 방법.
  3. 제1항에 있어서, 제 1 기판의 제 2 면 상의 이산화규소 함유 층이 패턴화되 는 방법.
  4. 제1항에 있어서, 제 2 기판이 제 1 기판보다 얇은 두께를 갖는 방법.
  5. 제1항에 있어서, 제 2 기판의 굴곡의 정도가 제 1 기판의 굴곡의 정도보다 큰 방법.
  6. 제1항에 있어서, 결합에 앞서, 제 1 기판의 제 1 면 및 제 2 기판의 제 1 면이 이산화규소 함유 층을 포함하는 방법.
  7. 제1항에 있어서, 제 1 기판에 제 2 단련 공정을 실시하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서, 변형 실리콘의 노출된 층에 화학적 기계적 연마 공정을 실시하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서, 제 2 기판의 제 2 면 상의 질화규소 함유 층을 제거하는 단계를 더 포함하는 방법.
  10. 제9항에 있어서, 제 2 기판의 제 2 면에 화학적 기계적 연마 공정을 실시하 는 단계를 더 포함하는 방법.
  11. 제1항에 있어서, 제 2 기판의 제 1 면이 SiGe 에칭 정지층 및 상기 SiGe 에칭층 상부의 에피택시 성장 (epitaxially grown) 실리콘층을 포함하는 방법.
  12. 제 1 면 및 제 2 면을 갖는 제 1 기판을 제공하는 단계;
    제 1 기판의 제 2 면 상에, 제 1 기판이 곡선형으로 변형되게 하는 질화규소 함유 층을 형성하는 단계;
    제 1 면 및 제 2 면을 갖는 제 2 기판을 제공하는 단계;
    제 2 기판의 제 2 면 상에, 제 2 기판이 곡선형으로 변형되게 하는 이산화규소 함유 층을 형성하는 단계;
    제 2 기판의 제 1 면에 수소 이온 주입을 실시하는 단계;
    단련 공정으로 제 1 기판의 제 1 면을 제 2 기판의 제 1 면에 결합시키는 단계; 및
    제 2 기판을 제 1 기판으로부터 분리하는 단계로서, 변형 실리콘층이 제 1 기판의 제 1 면 상에 잔존하는 단계
    를 포함하는 박막의 형성 방법.
  13. 제12항에 있어서, 제 1 기판의 제 2 면 상의 질화규소 함유 층을 제거하는 단계를 더 포함하는 방법으로서, 여기서 질화규소 함유 층의 제거는 제 1 기판을 실질적으로 평면인 상태로 되돌리는 방법.
  14. 제12항에 있어서, 제 1 기판의 제 2 면 상의 질화규소 함유 층이 패턴화되는 방법.
  15. 제12항에 있어서, 제 2 기판이 제 1 기판보다 얇은 두께를 갖는 방법.
  16. 제12항에 있어서, 제 1 기판의 굴곡의 정도가 제 2 기판의 굴곡의 정도보다 큰 방법.
  17. 제12항에 있어서, 결합에 앞서, 제 1 기판의 제 1 면 및 제 2 기판의 제 1 면이 이산화규소 함유 층을 포함하는 방법.
  18. 제12항에 있어서, 제 1 기판에 제 2 단련 공정을 실시하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 변형 실리콘의 노출된 층에 화학적 기계적 연마 공정을 실시하는 단계를 더 포함하는 방법.
  20. 제12항에 있어서, 제 2 기판의 제 2 면 상의 이산화규소 함유 층을 제거하는 단계를 더 포함하는 방법.
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