KR20080039244A - 탄화규소 반도체 장치를 제조하는 방법 - Google Patents
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Abstract
본 발명에 따른 MOS 구조를 갖는 탄화규소 반도체 장치를 제조하는 방법은, 탄화규소로 이루어진 기판(1)을 준비하는 단계; 및 기판(1) 상에 반도체 소자를 형성하기 위해서 채널 영역(4), 제1 불순물 영역(6, 7), 제2 불순물 영역(1, 13), 게이트 절연막(8) 및 게이트 전극(9)을 형성하는 단계를 포함한다. 또한, 층간 절연막(10)의 재료를 제공하기 위해서 반도체 소자 상에 막이 형성되고, 또한 이 막으로부터 층간 절연막(10)이 형성되도록, 습식 분위기(wet atmosphere)에서 약 700℃ 이상의 온도로 리플로우 처리(reflow process)가 수행된다. 또한, 리플로우 처리가 수행된 이후에, 비활성 가스 분위기에서 약 700℃ 이하의 온도로 탈수 처리(dehydration process)가 수행된다.
금속 산화물 반도체(MOS), 탄화규소 반도체 장치, 습식 에칭, 건식 에칭, 리플로우 처리, 습식 분위기, 수소 분위기, 스퍼터링, 탈수 처리
Description
본 발명은 탄화규소 반도체 장치를 제조하는 방법에 관한 것이다.
미국특허공개공보 제2003/0013266호(일본특허공개공보 제2003-69012호에 대응함)는, 채널로서 (11-20) 결정면 방위(crystal face orientation)를 갖는 A-면이 이용되는 탄화규소(SiC) 반도체 장치를 개시하고 있다. SiC 반도체 장치는 MOS(Metal-Oxide Semiconductor)(금속 산화물 반도체) 구조를 갖고, 수소(H) 원자 및 산소(O) 원자의 양쪽 모두를 포함하는 습식 분위기에서 처리됨으로써 또는 수소 어닐링(hydrogen anneal)에 의해 채널 이동도(channel mobility)가 향상된다. 상세하게는, 채널 이동도는, 습식 분위기 또는 수소 어닐링의 온도나 농도를 제어함으로써 향상된다.
그러나, SiC 반도체 장치에 추가적인 채널 이동도가 요구된다. 이 출원의 발명자에 의한 미국특허공개공보 제2007/0045631호(일본특허공개공보 제2007-96263호 에 대응함)는, 수소 분위기 또는 습식 분위기에 기초하여 종단/탈리(脫離) 온도(termination/desorption temperature)가 결정된다고 개시하고 있다. 종단/탈리 온도는, H 또는 OH의 원소에 의해 SiC와 게이트 산화막 사이의 미결합(dangling bond)이 종단되는 온도, 즉 H 또는 OH가 탈리되는 온도이다. 상세하게는, H 또는 OH의 탈리는 주로 약 800℃와 900℃ 사이 범위의 온도에서 일어나고, H 또는 OH에 의한 미결합의 종단도 동일한 온도 범위에서 일어난다. 그러므로, 종단/탈리 온도는 약 800℃와 900℃ 사이의 범위 내에 있다. 따라서, H 또는 OH에 의해 미결합을 종단시키기 위해서, 온도가 약 800℃ 이하로, 바람직하게는 약 700℃ 이하로 하강할 때까지, 수소 분위기 또는 습식 분위기를 유지하는 것이 요구된다.
습식 분위기에서 열 처리가 수행되는 경우, 예를 들어 BPSG(Boron Phosphorus Silicon Glass)로 이루어진 층간 절연막은 수분을 흡수하고, 그에 따라 층간 절연막 상에 배치된 전극의 재료가 부식될 수도 있다. 따라서, 층간 절연막에 포함된 수분에 의한 전극 재료의 부식을 방지하는 것이 요구된다.
그러므로, 본 발명의 목적은 SiC 반도체를 제조하는 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 금속 산화물 반도체(MOS) 구조를 갖는 SiC 반도체 장치를 제조하는 방법은, SiC로 이루어진 기판을 준비하는 단계; 기판 상에 SiC로 이루어진 채널 영역을 형성하는 단계 - 여기서, 채널 영역은 전류 통로를 제공함 - ; 기판 상의 전류 통로의 상류측에 제1 불순물 영역을 형성하는 단계; 기판 상의 전류 통로의 하류측에 제2 불순물 영역을 형성하는 단계; 채널 영역의 표면에 게이트 절연막을 형성하는 단계; 반도체 소자를 형성하기 위해서, 게이트 절연막 상에 게이트 전극을 형성하는 단계; 층간 절연막의 재료를 제공하기 위해서, 반도체 소자 상에 막을 형성하는 단계; 막으로부터 층간 절연막이 형성되도록, 습식 분위기에서 약 700℃ 이상의 온도로 리플로우 처리를 수행하는 단계; 리플로우 처리를 수행하는 단계 이후에, 약 700℃ 이하로 온도를 하강하는 단계; 온도가 약 700℃ 이하로 하강한 이후에, 습식 분위기를 비활성 가스 분위기로 변경하는 단계; 및 층간 절연막이 탈수되도록, 비활성 가스 분위기에서 탈수 처리를 수행하는 단계를 포함한다. 이러한 SiC 반도체 장치에 있어서, 채널 영역은 반도체 소자의 채널을 제공하고, 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류가 제어되도록 게이트 전극에 인가되는 전압을 제어함으로써, 채널이 제어된다.
전술한 방법에 있어서, 탈수 처리는, 습식 분위기에서 층간 절연막을 형성하기 위한 리플로우 처리가 수행된 이후에, 비활성 가스 분위기에서 약 700℃ 이하의 온도로 수행된다. 그에 따라, 층간 절연막에 포함된 수분이 탈수되어, 층간 절연막 상에 배치된 전극 재료의 부식이 방지된다.
본 발명의 부가적인 목적 및 이점은, 첨부 도면과 함께 취해지는 경우의 바람직한 실시예의 상세한 설명으로부터 보다 손쉽게 명백해질 것이다.
전술한 본 발명의 탄화규소 반도체 장치의 제조 방법에 따르면, 층간 절연막을 제공하는 BPSG에 포함된 수분이 탈수되어, 층간 절연막 상에 배치된 소스 전극 재료의 부식이 방지되는 효과가 있다.
또한, 층간 절연막의 리플로우 처리가 습식 분위기에서 수행되는 경우에도, 게이트 전극의 산화량이 감소되기 때문에, 습식 분위기에서 게이트 전극을 구성하는 폴리실리콘의 산화가 방지될 수 있고, 그에 따라 게이트 전극은 게이트 전극으로서 기능할 수 있고, 옴 접촉을 형성할 수 있다.
더욱이, 게이트 전극에 도달하는 콘택홀이 층간 절연막에 제공된 이후에, 습식 분위기에서의 열 처리가 수행되지 않고, 콘택홀의 측벽의 단부는 습식 에칭, 건식 에칭 및 스퍼터링의 조합에 의해 라운딩되므로, 게이트 전극의 노출부의 산화가 방지된다.
(제1 실시예)
이하, 도1을 참조하여, 예를 들어 평탄형 MOSFET을 갖는 SiC 반도체 장치가 설명된다. MOSFET은, SIC로 이루어진 n+형 기판(1) 상에 형성된다. 예를 들어, 기판(1)은 4H-SiC로 이루어지고, 약 5×1018㎝-3의 불순물 농도를 갖는다. 예를 들어, 기판(1)의 주표면은 (11-20) 결정면 방위를 갖는 A-면이다.
n형 드리프트 층(2)은 SiC로 이루어지고, 기판(1)의 상부 표면에 에피택셜 형성된다. 예를 들어, n형 드리프트 층(2)은 약 1×1016㎝-3의 불순물 농도 및 약 10㎛의 두께를 갖는다.
n형 드리프트 층(2)의 상부 표면부에는, 그 사이에 소정의 간극(clearance)을 갖도록 복수의 p형 베이스 영역(3)이 형성된다. 예를 들어, 각 p형 베이스 영역(3)은 약 1×1019㎝-3의 불순물 농도 및 약 0.7㎛의 깊이를 갖는다.
p형 베이스 영역(3)의 상부 표면에는, n형 채널층(4)이 에피택셜 형성된다. 예를 들어, n형 채널층(4)은 약 1×1016㎝-3의 불순물 농도 및 약 0.3㎛의 두께를 갖는다.
복수의 p+형 콘택 영역(5)은, 채널층(4)을 관통하여 p형 베이스 영역(3)에 도달하도록 형성된다. 예를 들어, 각 콘택 영역(5)은 약 3×1020㎝-3 이상의 불순물 농도 및 약 0.4㎛의 깊이를 갖는다.
콘택 영역(5)에 대하여 내측에는, 소스 영역(6)과 소스 영역(7) 사이에 채널층(4)이 배치되도록 n+형 소스 영역(6 및 7)이 형성된다. n+형 소스 영역(6 및 7)은 그 사이에 간극을 갖는다. 또한, 예를 들어, 각 n+형 소스 영역(6 및 7)은 약 3×1020㎝-3 이상의 불순물 농도 및 약 0.3㎛의 깊이를 갖는다.
채널층(4)은 p형 베이스 영역(3) 상에 위치된 채널 영역을 포함한다. 채널층(4) 상에는, 적어도 채널층(4)의 채널 영역의 상부 표면을 커버하도록 게이트 산화막(8)이 형성된다. 채널층(4)의 채널 영역과 게이트 산화막(8) 사이의 계면에는, H 또는 OH의 원소에 의해 미결합이 종단된다.
게이트 산화막(8)의 상부 표면에는, 게이트 전극(9)이 패턴-형성된다. 예를 들어, 게이트 전극(9)은, n형 불순물(예를 들어, 인)이 도핑되는 폴리실리콘으로 이루어진다. 게이트 전극(9)의 단부는 라운딩된다.
게이트 산화막(8) 및 게이트 전극(9)을 커버하도록 층간 절연막(10)이 형성된다. 게이트 산화막(8) 및 층간 절연막(10)에는, 콘택 영역(5)과 소스 영역(6 및 7)에 도달하는 제1 콘택홀(11a), 및 게이트 전극(9)에 도달하는 제2 콘택홀(11b)이 제공된다. 콘택 영역(5), 소스 영역(6 및 7), 및 게이트 전극(9)은, 제1 콘택홀(11a) 및 제2 콘택홀(11b)을 통해, 각각 콘택부(5a 내지 7a), 및 콘택부(9a)와 전기적으로 연결된다. 예를 들어, 콘택부(5a 내지 7a) 및 콘택부(9a)는 Ni 또는 Ti/Ni로 이루어진다. 소스 전극(12)은 층간 절연막(10) 상에 형성되고, Ti로 이루 어진 베이스 배선 전극부(12a) 및 Al로 이루어진 배선 전극부(12b)를 포함한다. 또한, 게이트 배선(도시되지 않음)도 제공된다.
기판(1)의 하부 표면에는, n+형 드레인 콘택 영역(13)이 형성된다. 드레인 콘택 영역(13)의 불순물 농도는 기판(1)보다 높다. 또한, 드레인 콘택 영역(13)의 하부 표면에는, 드레인 전극(14)이 형성된다. 예를 들어, 드레인 전극(14)은 Ni로 이루어진다.
평탄형 MOSFET은 전류 통로로서 채널층(4)을 이용하고, 각각 전류 통로의 상류측 및 하류측에 위치되는 n+형 소스 영역(6 및 7)과 드레인 콘택 영역(13) 사이에 전류를 인가한다. n+형 소스 영역(6 및 7)과 드레인 콘택 영역(13) 사이에 흐르는 전류는, 게이트 전극(9)에 인가되는 전압을 제어함으로써, 또한 공핍층에 흐르는 전류를 제어하도록 채널 영역에 제공되는 공핍층의 폭을 제어함으로써 제어된다.
다음에, 도2a 내지 도3d를 참조하여, 평탄형 MOSFET의 제조 방법이 설명된다. 먼저, 도2a에 도시된 처리에 있어서, 예를 들어 드리프트 층(2)이 약 1×1016㎝-3의 불순물 농도 및 약 10㎛의 두께를 갖도록, n+형 기판(1)의 상부 표면에 n형 드리프트 층(2)이 에피택셜 형성된다.
도2b에 도시된 처리에 있어서, 예를 들어 LTO(Low Temperature Oxide)로 이루어지는 마스크가 드리프트 층(2) 상에 형성된다. 마스크는, 아래에 p형 베이스 영역(3)이 형성되는 마스크의 부분이 개방되도록 포토리소그래 피(photolithography)에 의해 패터닝된다. 그런 다음, 마스크 상부로부터 p형 불순물(예를 들어, Al)이 n형 드리프트 층(2)의 상부 표면부로 이온-주입된다. 마스크가 제거된 이후에, 약 1600℃에서 30분 동안 활성화 어닐링이 수행되고, 그에 따라 p형 베이스 영역(3)이 형성된다. 예를 들어, 각 p형 베이스 영역(3)은 약 1×1019㎝-3의 불순물 농도 및 약 0.7㎛의 깊이를 갖는다.
도2c에 도시된 처리에 있어서, p형 베이스 영역(3) 상에 채널층(4)이 에피택셜 형성된다. 예를 들어, 채널층(4)은 약 1×1016㎝-3의 불순물 농도 및 약 0.3㎛의 두께를 갖는다. 그런 다음, 채널층(4) 상에 LTO로 이루어진 제1 마스크가 형성된다. 제1 마스크는, 아래에 콘택 영역(5)이 형성되는 제1 마스크의 부분이 개방되도록 포토리소그래피에 의해 패터닝된다. 그런 다음, 제1 마스크 상부로부터 p형 불순물(예를 들어, Al)이 이온-주입된다. 제1 마스크가 제거된 이후에, 기판의 상부 표면에 LTO로 이루어진 제2 마스크가 형성되고, 기판(1)의 하부 표면으로부터 n형 불순물(예를 들어, 인)이 이온-주입된다. 또한, 제2 마스크가 제거된 이후에, 기판의 상부 표면에 LTO로 이루어진 제3 마스크가 형성된다. 제3 마스크는, 아래에 소스 영역(6 및 7)이 형성되는 제3 마스크의 부분이 개방되도록 포토리소그래피에 의해 패터닝된다. 그런 다음, n형 불순물(예를 들어, 인)이 이온-주입된다. 제3 마스크가 제거된 이후에, 약 1600℃에서 30분 동안 활성화 어닐링이 수행된다. 그에 따라, 주입된 p형 불순물 및 n형 불순물이 활성화되어, 콘택 영역(5), 소스 영역(6 및 7), 및 드레인 콘택 영역(13)이 형성된다.
도2d에 도시된 처리에 있어서, 수소 원자(H) 및 산소 원자(O)의 양쪽 모두를 포함하는 습식 분위기에서 발열성 방법(pyrogenic method)에 의해 게이트 산화막(8)이 형성된다. 예를 들어, 이 처리에 있어서, 분위기 및 온도는 전술한 바와 같이 제어된다.
먼저, 비활성 질소(N2) 분위기에서 약 10℃/분으로 실온으로부터 약 1080℃로 온도가 상승한다. 온도가 약 1080℃에 도달하는 경우, 분위기는 습식(H2O) 분위기로 변경되고, 약 60분 동안 온도가 유지된다. 그에 따라, 도2d에 도시된 바와 같이, 예를 들어 약 52㎚의 두께를 갖는 게이트 산화막(8)이 형성된다. 그런 다음, 습식 분위기를 유지하면서, 약 10℃/분으로 온도가 하강한다. 온도가 약 700℃ 이하가 될 때까지, 습식 분위기가 유지된다.
이 처리에 있어서, 온도가 고온인 경우에 습식 분위기가 유지된다. 그에 따라, 게이트 산화막(8)과 채널층(4) 사이의 계면에서, H 또는 OH의 원소에 의해 미결합이 종단된다. 예를 들어, H 또는 OH는 게이트 산화막(8)에 진입한다.
도3a에 도시된 처리에 있어서, 예를 들어 약 600℃에서 게이트 산화막(8) 상에 n형 불순물로 도핑된 폴리실리콘층이 형성된다. 예를 들어, 폴리실리콘층은 약 440㎚의 두께를 갖는다. 그런 다음, 예를 들어 포토리소그래피 및 에칭에 의해 형성되는 레지스트로 이루어진 마스크를 이용하여 폴리실리콘층 및 게이트 산화막(8)이 패터닝된다. 그에 따라, 게이트 전극(9)이 형성된다.
도3b에 도시된 처리에 있어서, 층간 절연막(10)이 형성된다. 예를 들어, 약 420℃에서 플라즈마 CVD에 의해 약 670㎚의 두께를 갖는 BPSG 막이 형성된다. 그런 다음, 약 930℃에서 20분 동안 습식 분위기에서 리플로우 처리가 수행되고, 그에 따라 층간 절연막(10)이 형성된다. 리플로우 처리에 있어서, 온도 및 분위기는 도4에 도시된 바와 같이 제어된다.
상세하게는, 비활성 질소(N2) 분위기에서, 실온으로부터 종단/탈리 온도보다 낮은 약 700℃로 온도가 상승한다. 온도가 약 700℃에 도달하는 경우, 분위기는 습식(H2O) 분위기로 변경되고, 약 10℃/분으로 온도가 약 930℃로 상승한다. 온도가 약 930℃에 도달한 이후에, 이 온도를 유지하면서, 약 20분 동안 리플로우 처리가 수행된다. 리플로우 처리 이후에, 약 10℃/분 이하로 약 23분에 걸쳐 온도가 약 700℃보다 낮은 레벨로 하강한다. 온도가 약 700℃로 하강할 때까지, 습식 분위기가 유지된다. 온도가 약 700℃로 하강한 이후에, 분위기가 N2 분위기로 변경되고, 층간 절연막(10)이 탈수되도록 온도를 실온으로 하강하면서 탈수 처리가 수행된다.
종단/탈리 온도보다 고온에서 리플로우 처리가 수행되는 경우, 습식 분위기가 유지된다. 그에 따라, 게이트 산화막(8)과 채널층(4) 사이의 계면에서 미결합으로부터 H 또는 OH의 탈리가 방지된다. 또한, 리플로우 처리에 의해 게이트 전극(9)의 단부가 라운딩 및 산화된다. 따라서, 층간 절연막(10)의 리플로우 처리 및 게이트 전극(9)의 단부의 라운딩과 산화가 동시에 수행된다.
도3c에 도시된 처리에 있어서, 예를 들어 포토리소그래피 및 에칭에 의해 형성되는 레지스트로 이루어진 마스크를 이용하여 층간 절연막(10)이 형성된다. 그에 따라, n+형 소스 영역(6 및 7)과 콘택 영역(5)에 도달하는 제1 콘택홀(11a), 및 게이트 전극(9)에 도달하는 제2 콘택홀(11b)이 제공된다.
이 처리에 있어서, 습식 에칭 및 건식 에칭 순서의 에칭에 의해 콘택홀(11a 및 11b)이 제공되어, 콘택홀(11a 및 11b)의 각각의 측벽은 둔각(obtuse angle)을 갖는다. 예를 들어, 층간 절연막(10)이 약 670㎚의 두께를 갖는 경우, 도5에 도시된 바와 같이, 약 260㎚를 에칭하기 위해서는 습식 에칭이 수행되고, 약 410㎚를 에칭하기 위해서는 건식 에칭이 수행된다. 그에 따라, 콘택홀(11a 및 11b)의 각각의 측벽은, 습식-에칭된 영역과 건식-에칭된 영역을 포함하는 2-단 영역으로 형성된다.
건식-에칭된 영역이 기판의 표면(즉, 소스 영역(6 및 7)의 표면, 또는 게이트 전극(9)의 표면)과 측벽 사이에 제1 각도(VA)를 갖고, 습식-에칭된 영역이 기판의 표면과 측벽 사이에 제2 각도(VB)를 갖는 경우, 제1 각도(VA)는 제2 각도(VB)보다 큰 것이 바람직하다. 예를 들어, 도5에 도시된 바와 같이, 제1 각도(VA)는 75° 이상으로 설정될 수도 있고, 제2 각도(VB)는 15° 이하로 설정될 수도 있다. 제1 각도(VA)는 건식 에칭에 의해 커지게 되고, 그에 따라 미세 소자(minute element)가 형성될 수 있다. 또한, 습식-에칭된 영역과 건식-에칭된 영역 사이의 각도는 습식 에칭에 의해 둔각이 된다. 그에 따라, 콘택홀(11a 및 11b)의 단부는, 단부가 라운딩되는 경우와 유사한 형상을 갖는다.
다음에, 비활성 이온(예를 들어, Ar)이 스퍼터링된다. 도6에서 화살표(VI)로 표시된 바와 같이, 층간 절연막(10)의 단부 및 표면은 Ar 스퍼터에 의해 라운딩 및 평활화된다. 따라서, 콘택홀(11a 및 11b)의 측벽은 또다른 리플로우 처리 없이 라운딩될 수 있다. 그 결과, 콘택홀(11a 및 11b)이 제공된 이후에 수행되는 리플로우 처리로 인한 게이트 전극(9)의 산화가 방지된다.
도3c에 도시된 처리에 있어서, 콘택홀(11a 및 11b)에 충전되도록 Ni 또는 Ti/Ni로 이루어진 콘택 금속층이 형성되고, 콘택부(5a 내지 7a) 및 콘택부(9a)가 형성되도록 콘택 금속층이 패터닝된다. 콘택부(5a 내지 7a), 및 콘택부(9a)는 각각 콘택 영역(5)과 n+형 소스 영역(6 및 7), 및 게이트 전극(9)과 전기적으로 연결된다. 도3d에 도시된 처리에 있어서, 드레인 콘택 영역(13)과 접촉하도록 기판(1)의 하부 표면에 Ni로 이루어진 드레인 전극(14)이 형성된다. 그런 다음, 약 700℃ 이하의 Ar 분위기에서 전극 소결 처리(electrode sintering process)가 수행되고, 그에 따라 콘택부(5a 내지 7a) 및 콘택부(9a)와 드레인 전극(14)이 옴 접촉을 형성하게 된다. 이 경우, 콘택 영역(5), n+형 소스 영역(6 및 7), 게이트 전극(9) 및 드레인 콘택 영역(13)은 고불순물 농도를 갖고, 그에 따라, 콘택부(5a 내지 7a) 및 콘택부(9a)와 드레인 전극(14)은, 고온에서의 열 처리 없이, 충분하게 옴 접촉을 형성하게 된다.
도3d에 도시된 처리 이후에, 게이트 배선(도시되지 않음), Al로 이루어진 배선 전극부(12b) 및 Ti로 이루어진 베이스 배선 전극부(12a)를 포함하는 소스 전 극(12)이 형성되고, 그에 따라 도1의 평탄형 MOSFET이 형성된다.
전술한 평탄형 MOSFET을 제조하는 방법에 있어서, 층간 절연막(10)을 형성하기 위한 리플로우 처리가 수행된 이후에, 온도가 약 700℃ 이하(예를 들어, 약 600℃)로 하강한 다음, 비활성 가스 분위기에서 탈수 처리가 수행된다. 그에 따라, 층간 절연막(10)을 제공하는 BPSG에 포함된 수분이 탈수되어, 층간 절연막(10) 상에 배치된 소스 전극(12) 재료의 부식이 방지된다.
부가적으로, 리플로우 처리에 의해 게이트 전극(9)의 단부가 라운딩 및 산화된다. 따라서, 습식 분위기에서 층간 절연막(10)의 리플로우 처리가 수행되는 경우에도, 게이트 전극(9)의 산화량은, 게이트 전극(9)의 단부의 라운딩과 산화 및 층간 절연막(10)의 리플로우 처리가 분리 수행되는 경우와 비교하여 볼 때, 감소된다. 그러므로, 습식 분위기에서 게이트 전극(9)을 구성하는 폴리실리콘의 산화가 방지된다. 그 결과, 게이트 전극(9)을 구성하는 전체 폴리실리콘의 산화가 방지될 수 있고, 그에 따라 게이트 전극(9)은 게이트 전극으로서 기능할 수 있고, 옴 접촉을 형성할 수 있다.
또한, 전술한 방법에 있어서, 게이트 전극(9)에 도달하는 콘택홀(11b)이 층간 절연막(10)에 제공된 이후에, 습식 분위기에서의 열 처리가 수행되지 않는다. 콘택홀(11a 및 11b)의 측벽의 단부는 습식 에칭, 건식 에칭 및 Ar 스퍼터링의 조합에 의해 라운딩된다. 따라서, 게이트 전극(9)의 노출부의 산화가 방지된다.
(제2 실시예)
도1의 MOSFET에 있어서, 게이트 전극(9)과 옴 접촉을 형성하는 콘택부(9a)는, 각각 콘택 영역(5) 및 n+형 소스 영역(6 및 7)과 옴 접촉을 형성하는 콘택부(5a 내지 7a)와 동일한 재료로 이루어진다. 따라서, 제1 콘택홀(11a) 및 제2 콘택홀(11b)은 도3c에서와 동일한 처리로 형성된다. 대안적으로, 콘택부(9a)는 콘택부(5a 내지 7a)와 상이한 재료로 이루어질 수도 있다. 예를 들어, Ti으로 이루어진 콘택부(9a)는 게이트 전극(9)과 옴 접촉을 형성할 수도 있고, Ni로 이루어진 콘택부(5a 내지 7a)는, 각각 콘택 영역(5) 및 n+형 소스 영역(6 및 7)과 옴 접촉을 형성할 수도 있다.
이 경우, 게이트 전극(9)이 형성되는 처리까지의 도2a 내지 도2d 및 도3a에 도시된 제조 처리에 의해 MOSFET이 형성된다. 그런 다음, 도7a에 도시된 처리에 있어서, 게이트 산화막(8) 및 게이트 전극(9) 상에 BPSG 막이 형성된다. 예를 들어, 포토리소그래피 및 에칭에 의해 형성되는 레지스트로 이루어진 마스크를 이용하여 BPSG 막이 패터닝된다. 그에 따라, 콘택 영역(5) 및 소스 영역(6 및 7)에 도달하는 제1 콘택홀(11a)이 형성된다. 이 처리에 있어서, 게이트 전극(9)에 도달하는 제2 콘택홀(11b)은 형성되지 않는다.
그런 다음, 예를 들어 약 930℃에서 20분 동안 리플로우 처리가 수행된다. 그에 따라, 층간 절연막(10)이 형성되고, 게이트 전극(9)의 단부 및 제1 콘택홀(11a)의 단부가 라운딩된다. 리플로우 처리에 있어서, 예를 들어 분위기 및 온도는 도4에 도시된 바와 같이 제어된다.
종단/탈리 온도보다 고온에서 리플로우 처리가 수행되는 경우, 습식 분위기가 유지된다. 그에 따라, 게이트 산화막(8)과 채널층(4) 사이의 계면에서 미결합으로부터 H 또는 OH의 탈리가 방지된다. 또한, 리플로우 처리에 의해 게이트 전극(9)의 단부가 라운딩된다. 따라서, 층간 절연막(10)의 리플로우 처리 및 게이트 전극(9)의 단부의 라운딩과 산화가 동시에 수행된다. 이 경우, SiC의 표면이 제1 콘택홀(11a)을 통해 노출되는 상태에서 열 처리가 수행된다. 그러나, 약 900℃의 저온에서는 SiC의 표면이 좀처럼 산화되지 않는다.
도7b에 도시된 처리에 있어서, 도3c에 도시된 처리와 유사한 처리가 수행된다. 제1 콘택홀(11a)에 충전되도록 Ni로 이루어진 콘택 금속층이 형성되고, 콘택 금속층은 패터닝된다. 그에 따라, 각각 콘택 영역(5) 및 n+형 소스 영역(6 및 7)과 전기적으로 연결되는 콘택부(5a 내지 7a)가 형성된다. 또한, 드레인 콘택 영역(13)과 접촉하도록, 기판(1)의 하부 표면에 Ni로 이루어진 드레인 전극(14)이 형성된다. 그런 다음, 약 700℃ 이하의 Ar 분위기에서 전극 소결 처리가 수행되고, 그에 따라 콘택부(5a 내지 7a)와 드레인 전극(14)이 옴 접촉을 형성하게 된다.
도7c에 도시된 처리에 있어서, 예를 들어 포토리소그래피 및 에칭에 의해 형성되는 레지스트로 이루어진 마스크를 이용하여 층간 절연막(10)이 패터닝된다. 그에 따라, 게이트 전극(9)에 도달하는 제2 콘택홀(11b)이 형성된다.
이 처리에 있어서, 도3c에 도시된 처리와 유사하게, 습식 에칭 및 건식 에칭의 순서로 에칭이 수행되어, 제2 콘택홀(11b)의 측벽은 둔각을 갖게 된다. 습식-에 칭된 영역과 건식-에칭된 영역 사이의 각도는 습식 에칭에 의해 둔각이 된다. 따라서, 제2 콘택홀(11b)의 단부는, 단부가 라운딩되는 경우와 유사한 형상을 갖는다. 또한, 비활성 이온(예를 들어, Ar)이 스퍼터링되고, 그에 따라 층간 절연막(10)의 표면이 평활화되고, 제2 콘택홀(11b)의 측벽의 단부가 추가적으로 라운딩된다. 따라서, 층간 절연막(10)은, 또다른 리플로우 처리가 형성되는 경우와 유사한 형상을 갖는다.
도7c에 도시된 처리 이후에, 게이트 배선(도시되지 않음), Al로 이루어진 배선 전극부(12b) 및 Ti로 이루어진 베이스 배선 전극부(12a)를 포함하는 소스 전극(12)이 형성된다.
또한, 이 제조 방법에 있어서, 층간 절연막을 형성하기 위한 리플로우 처리가 수행된 이후에 온도가 약 700℃ 이하(예를 들어, 약 600℃)로 하강한 다음, 비활성 가스 분위기에서 탈수 처리가 수행된다. 따라서, 도2a 내지 도3d에 도시된 제조 방법과 유사한 효과가 획득된다. 또한, 콘택부(5a 내지 7a)와 상이한 재료로 콘택부(9a)가 이루어지는 경우, 제1 콘택홀(11a) 및 제2 콘택홀(11b)은 상이한 처리로 형성될 수도 있다. 따라서, 리플로우 처리 이후에 게이트 전극(9)에 도달하는 제2 콘택홀(11b)이 형성되는 경우, 게이트 전극(9)의 산화가 효과적으로 방지된다.
(제3 실시예)
도8의 MOSFET은 습식 분위기에서 산소를 차단하기 위한 질화막(20)을 포함한다. 질화막(20)은, 게이트 산화막(8)과 게이트 전극(9)의 측벽 및 게이트 전극(9) 의 상부 표면에 형성되어, 게이트 산화막(8)과 채널층(4)의 채널 영역 사이의 계면, 즉 H 또는 OH의 원소에 의해 미결합이 종단되는 부분이 질화막(20)에 의해 커버된다. 그에 따라, 질화막(20)은, 습식 분위기에서 H 또는 OH의 원소에 의해 미결합이 종단되는 부분에 산소가 진입하는 것을 방지한다.
다음에, 도9a 내지 도9d를 참조하여, 도8의 MOSFET의 제조 방법이 설명된다.
먼저, 게이트 전극(9)이 형성되는 처리까지의 도2a 내지 도2d 및 도3a에 도시된 제조 처리에 의해 MOSFET이 형성된다. 도3a에 도시된 처리 이후에, 예를 들어, 약 875℃에서 게이트 전극(9)의 단부가 라운딩 및 산화된다.
다음에, 도9a에 도시된 처리에 있어서, 게이트 산화막(8)과 게이트 전극(9)의 측벽 및 게이트 전극(9)의 상부 표면에 질화막(20)이 형성된다. 질화막(20)은, 약 50㎚ 이상(예를 들어, 약 100㎚)의 두께를 갖는다. 그런 다음, 도9b 내지 도9d에 도시된 처리에 있어서, 층간 절연막(10), 콘택홀(11a 및 11b), 콘택부(5a 내지 7a)와 콘택부(9a), 드레인 전극(14) 및 게이트 배선(도시되지 않음)이 형성된다.
이 제조 방법에 있어서, 질화막(20)이 형성된 이후에 층간 절연막(10)이 형성된다. 따라서, 층간 절연막(10)의 형성 처리에 있어서 습식 분위기가 이용되는 경우, 질화막(20)은, 습식 분위기에서 H 또는 OH의 원소에 의해 미결합이 종단되는 부분에 산소가 진입하는 것을 방지한다. 그러므로, 게이트 전극(9)의 산화가 방지된다.
또한, 도8의 MOSFET은, 질화막(20)의 형성 처리를 제외하고는, 도1의 MOSFET과 유사한 제조 방법으로 형성된다. 그에 따라, 도1의 MOSFET과 유사한 효과가 획 득될 수 있다.
(제4 실시예)
질화막(20)을 갖는 MOSFET이 형성되는 경우, 도7a 내지 도7c에 도시된 처리와 유사하게, 상이한 처리로 제1 콘택홀(11a) 및 제2 콘택홀(11b)이 형성될 수도 있다.
상세하게는, 게이트 전극(9)이 형성되는 처리까지의 도2a 내지 도2d 및 도3a에 도시된 제조 처리에 의해 MOSFET이 형성된다. 도3a에 도시된 처리 이후에, 예를 들어, 약 875℃에서 게이트 전극(9)의 단부가 라운딩 및 산화된다.
다음에, 도10a에 도시된 처리에 있어서, 게이트 산화막(8)과 게이트 전극(9)의 측벽 및 게이트 전극(9)의 상부 표면에 질화막(20)이 형성된다. 질화막(20)은, 약 50㎚ 이상(예를 들어, 약 100㎚)의 두께를 갖는다. 그런 다음, 도10b 내지 도10d에 도시된 처리에 있어서, 층간 절연막(10), 제1 콘택홀(11a), 콘택부(5a 내지 7a), 제2 콘택홀(11b), 콘택부(9a), 드레인 전극(14) 및 게이트 배선(도시되지 않음)이 형성된다.
또한, 이 경우, 질화막(20)이 형성된 이후에 층간 절연막(10)이 형성된다. 따라서, 층간 절연막(10)의 형성 처리에 있어서 습식 분위기가 이용되는 경우, 질화막(20)은, 습식 분위기에서 H 또는 OH의 원소에 의해 미결합이 종단되는 부분에 산소가 진입하는 것을 방지한다. 그러므로, 게이트 전극(9)의 산화가 방지된다.
또한, 이 MOSFET은, 질화막(20)의 형성 처리를 제외하고는, 도7a 내지 도7c 에 도시된 제조 처리와 유사한 제조 방법으로 형성된다. 그에 따라, 도1의 MOSFET과 유사한 효과가 획득될 수 있다.
(다른 실시예)
전술한 제조 방법에 있어서, 도4에 도시된 바와 같이 탈수 처리와 리플로우 처리에서의 온도 및 분위기가 제어된다. 대안적으로, 온도 및 분위기는 예를 들어 도11 내지 도14에 도시된 바와 같이 제어될 수도 있다.
도11에 도시된 바와 같이, 온도가 약 700℃로 하강한 이후에, 약 10℃/분 이하로 온도를 하강하면서 탈수 처리가 수행될 수도 있다. 대안적으로, 도12에 도시된 바와 같이, 탈수 처리는 상이한 온도 하강율(temperature decreasing rate)을 갖는 복수의 단계를 포함할 수도 있다. 예를 들어, 탈수 처리는, 약 10℃/분 이하의 온도 하강율을 갖는 제1 단계, 및 약 5℃/분 이하의 온도 하강율을 갖는 제2 단계를 포함할 수도 있다. 도13에 도시된 바와 같이, 탈수 처리는, 소정의 시간 동안 소정 온도로 온도를 유지시키는 단계를 포함할 수도 있다. 대안적으로, 도14에 도시된 바와 같이, 탈수 처리는 하강 단계 및 상승 단계를 포함할 수도 있다. 하강 단계에서, 온도는 약 10℃/분 이하의 온도 하강율로 제1 소정 온도로 하강하고, 상승 단계에서, 온도는 약 10℃/분 이하의 온도 상승율(temperature increasing rate)로 제1 소정 온도로부터 제2 소정 온도로 상승한다. 이 경우, 온도가 약 700℃ 초과의 온도로 상승하는 경우, 비활성 가스 분위기를 다시 수소 분위기 또는 습식 분위기로 변경하는 것이 요구된다. 따라서, 제2 소정 온도가 약 700℃ 이하인 것이 바람직하다. 상승 단계 이후에, 온도는 소정의 시간 동안 제2 소정 온도로 유지될 수도 있다. 온도는 도11 내지 도14에 도시된 탈수 처리시 소정의 지점에 유지될 수도 있다.
전술한 제조 방법에 있어서, 비활성 가스 분위기는 질소 가스를 포함한다. 대안적으로, 비활성 가스 분위기는 아르곤 가스를 포함할 수도 있다.
SiC 반도체 장치의 MOSFET 구조는, 평탄형 MOSFET에 한정되지 않고, SiC로 이루어진 기판을 준비하는 단계; 기판 상에 SiC로 이루어진 채널 영역을 형성하는 단계; 전류 통로인 채널 영역에 대하여 전류 흐름의 상류측 및 하류측에 각각 제1 불순물 영역 및 제2 불순물 영역을 형성하는 단계; 채널 영역 상에 게이트 절연막을 형성하는 단계; 및 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 방법에 의해 제조되는 소정의 MOSFET일 수도 있다. 이러한 SiC 반도체 장치에 있어서, 채널은 채널 영역에 형성되고, 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류는 게이트 전극에 인가되는 전압을 제어함으로써 제어된다.
예를 들어, 전술한 평탄형 MOSFET에 있어서, 제1 불순물 영역은 n+형 소스 영역(6 및 7)을 포함하고, 제2 불순물 영역은 드레인 콘택 영역(13)을 포함한다. 기판(1)의 불순물 농도가 고농도인 경우, 드레인 콘택 영역(13)은 요구되지 않는다. 이 경우, 기판(1)은 제2 불순물 영역이 된다. 부가적으로, 전술한 평탄형 MOSFET에 있어서, 게이트 산화막(8)은 게이트 절연막으로서 기능한다. 대안적으로, 상이한 구조를 갖는 다른 게이트 절연막(예를 들어, 산화막과 질화막의 적층막)이 이용될 수도 있다.
결정면의 방위가 표시되는 경우, 원래 원하는 숫자 위에 바(bar)를 부가하는 것이 요구된다. 그러나, 이 바는 이 출원에서 숫자 앞에 부가된다.
이러한 변경 및 수정은 특허청구범위에 의해 정의된 바와 같은 본 발명의 범위 내에 있는 것으로 이해되어야 한다.
도1은 본 발명의 제1 실시예에 따른 MOSFET의 단면도.
도2a 내지 도2d는 본 발명의 제1 실시예에 따른 MOSFET의 제조 처리를 도시한 단면도.
도3a 내지 도3d는 도2a 내지 도2d에 도시된 제조 처리 다음에 일어나는 MOSFET의 제조 처리를 도시한 단면도.
도4는 층간 절연막을 형성하기 위한 리플로우 처리에서의 분위기 및 온도의 타임 차트의 제1 예를 도시한 도면.
도5는 층간 절연막에 제공되는 콘택홀의 측벽의 확대 단면도.
도6은 Ar 스퍼터가 수행된 이후의 콘택홀의 측벽의 확대 단면도.
도7a 내지 도7c는 본 발명의 제2 실시예에 따른 MOSFET의 제조 처리를 도시한 단면도.
도8은 본 발명의 제3 실시예에 따른 MOSFET의 단면도.
도9a 내지 도9d는 본 발명의 제3 실시예에 따른 MOSFET의 제조 처리를 도시한 단면도.
도10a 내지 도10d는 본 발명의 제4 실시예에 따른 MOSFET의 제조 처리를 도시한 단면도.
도11은 리플로우 처리에서의 분위기 및 온도의 타임 차트의 제2 예를 도시한 도면.
도12는 리플로우 처리에서의 분위기 및 온도의 타임 차트의 제3 예를 도시한 도면.
도13은 리플로우 처리에서의 분위기 및 온도의 타임 차트의 제4 예를 도시한 도면.
도14는 리플로우 처리에서의 분위기 및 온도의 타임 차트의 제5 예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1: 기판 2: n형 드리프트 층
3: p형 베이스 영역 4: 채널층
5: 콘택 영역 6, 7: n+형 소스 영역
5a ~ 7a, 9a: 콘택부 8: 게이트 산화막
9: 게이트 전극 10: 층간 절연막
11a, 11b: 콘택홀 12: 소스 전극
12a: 베이스 배선 전극부 12b: 배선 전극부
13: 드레인 콘택 영역 14: 드레인 전극
20: 질화막
Claims (12)
- 금속 산화물 반도체(MOS) 구조를 갖는 탄화규소 반도체 장치를 제조하는 방법에 있어서,탄화규소로 이루어진 기판을 준비하는 단계;상기 기판 상에 탄화규소로 이루어진 채널 영역을 형성하는 단계 - 여기서, 상기 채널 영역은 전류 통로를 제공함 - ;상기 기판 상의 상기 전류 통로의 상류측에 제1 불순물 영역을 형성하는 단계;상기 기판 상의 상기 전류 통로의 하류측에 제2 불순물 영역을 형성하는 단계;상기 채널 영역의 표면에 게이트 절연막을 형성하는 단계;반도체 소자를 형성하기 위해서, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;층간 절연막의 재료를 제공하기 위해서, 상기 반도체 소자 상에 막을 형성하는 단계;상기 막으로부터 상기 층간 절연막이 형성되도록, 습식 분위기(wet atmosphere)에서 700℃ 이상의 온도로 리플로우 처리(reflow process)를 수행하는 단계;상기 리플로우 처리를 수행하는 단계 이후에, 700℃ 이하로 온도를 하강하는 단계;상기 온도가 700℃ 이하로 하강한 이후에, 상기 습식 분위기를 비활성 가스 분위기로 변경하는 단계; 및상기 층간 절연막이 탈수되도록, 상기 비활성 가스 분위기에서 탈수 처리(dehydration process)를 수행하는 단계를 포함하고,여기서, 상기 채널 영역은 상기 반도체 소자의 채널을 제공하고,상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 흐르는 전류가 제어되도록 상기 게이트 전극에 인가되는 전압을 제어함으로써, 상기 채널이 제어되는탄화규소 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 비활성 가스 분위기는 질소 가스를 포함하는탄화규소 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 비활성 가스 분위기는 아르곤 가스를 포함하는탄화규소 반도체 장치의 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 700℃ 이하로 온도를 하강하는 단계는, 10℃/분 이하의 온도 하강율(temperature decreasing rate)로 수행되는탄화규소 반도체 장치의 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 탈수 처리는, 10℃/분 이하로 상기 온도를 하강하면서 수행되는탄화규소 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 탈수 처리는, 10℃/분 이하의 고정 비율로 상기 온도를 하강하면서 수행되는탄화규소 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 탈수 처리는 제1 단계 및 제2 단계를 포함하고,상기 온도는 상기 제1 단계에서 제1 비율로 하강하고,상기 온도는 상기 제2 단계에서 제2 비율로 하강하고,상기 제1 비율은 10℃/분 이하이고, 상기 제2 비율은 상기 제1 비율보다 작은탄화규소 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 탈수 처리는 제1 단계 및 제2 단계를 포함하고,상기 온도는 상기 제1 단계에서 10℃/분 이하의 온도 하강율로 제1 소정 온도로 하강하고,상기 온도는 상기 제2 단계에서 10℃/분 이하의 온도 상승율(temperature increasing rate)로 상기 제1 소정 온도로부터 제2 소정 온도로 상승하는탄화규소 반도체 장치의 제조 방법.
- 제8항에 있어서,상기 제2 소정 온도는 700℃ 이하인탄화규소 반도체 장치의 제조 방법.
- 제9항에 있어서,상기 탈수 처리는 제3 단계를 더 포함하고,상기 온도는 상기 제3 단계에서 소정의 시간 동안 상기 제2 소정 온도로 유지되는탄화규소 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 탈수 처리는, 소정의 시간 동안 상기 온도를 소정 온도로 유지하는 단계를 더 포함하는탄화규소 반도체 장치의 제조 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 반도체 소자는 상기 기판의 A-면에 형성되는탄화규소 반도체 장치의 제조 방법.
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