KR20080034350A - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR20080034350A
KR20080034350A KR1020060100469A KR20060100469A KR20080034350A KR 20080034350 A KR20080034350 A KR 20080034350A KR 1020060100469 A KR1020060100469 A KR 1020060100469A KR 20060100469 A KR20060100469 A KR 20060100469A KR 20080034350 A KR20080034350 A KR 20080034350A
Authority
KR
South Korea
Prior art keywords
amorphous silicon
silicon film
thin film
film transistor
film
Prior art date
Application number
KR1020060100469A
Other languages
English (en)
Other versions
KR101201719B1 (ko
Inventor
표성철
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020060100469A priority Critical patent/KR101201719B1/ko
Publication of KR20080034350A publication Critical patent/KR20080034350A/ko
Application granted granted Critical
Publication of KR101201719B1 publication Critical patent/KR101201719B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Electroluminescent Light Sources (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 폴리실리콘 박막 트랜지스터(TFT)의 제조 방법을 제공한다. 본 발명은 기판 상에 비정질 실리콘막을 증착하고, 비정질 실리콘막의 표면을 건식 식각에 의해 식각한다. 그 다음, 식각된 비정질 실리콘막의 접촉각을 측정하여 비정질 실리콘막의 표면 상태를 확인한다. 그 후, 접촉각이 일정값 이상이면 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 과정들을 포함하여 박막 트랜지스터를 제조한다.
박막트랜지스터, 폴리실리콘막, 건식식각, 플라즈마가스, 접촉각

Description

박막 트랜지스터의 제조 방법{METHOD OF MANUFACTURING THIN FILM TRANSISTOR}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정도들이다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터를 구비한 유기 발광 표시 장치를 나타낸 단면도이다.
본 발명은 박막 트랜지스터 제조 기술에 관한 것으로, 보다 상세하게는 유기 발광 표시 장치의 구동 소자로 적용되는 폴리실리콘 박막 트랜지스터의 제조 방법에 관한 것이다.
유기 발광 표시 장치 및 액정 표시 장치와 같은 평판 표시 장치는 큰 부피와 고전압을 필요로 하는 음극선관과 달리 두께가 얇고 저전압으로 동작하는 장점이 있어 차세대 표시 장치로서 널리 이용되고 있다.
특히, 유기 발광 표시 장치는 유기 물질에 양극(anode)과 음극(cathode)을 통하여 주입된 전자와 정공이 재결합(recombination)하여 여기자(exciton)를 형성 하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생하는 현상을 이용한 자체 발광형 표시 장치이다. 따라서, 유기 발광 표시 장치는 백라이트와 같은 별도의 광원이 요구되지 않아 액정 표시 장치에 비해 소비 전력이 낮을 뿐만 아니라 광시야각 및 빠른 응답속도 확보가 용이하다는 장점이 있어 차세대 표시 장치로서 주목받고 있다.
유기 발광 표시 장치는 구동 방식에 따라 수동 구동형(passive matrix type)과 능동 구동형(active matrix type)으로 구분되는데, 최근에는 낮은 소비 전력, 고정세, 빠른 응답 속도, 광시야각 및 박형화 구현이 가능한 능동 구동형이 주로 적용되고 있다.
이러한 능동 구동형 유기 발광 표시 장치에서는 기판에 실제 화상 표시가 이루어지는 화소 영역이 형성되고, 화소 영역에 화상 표현의 기본 단위인 화소(pixel)가 매트릭스 방식으로 배열되며, 각각의 화소마다 적(red; R), 녹(green; G), 청(blue; B)을 내는 각각의 유기 발광층을 사이에 두고 양극의 제1 화소 전극과 음극의 제2 화소 전극이 순차적으로 형성되는 유기 발광 소자가 배치된다. 그리고, 각 화소마다 평탄화막을 사이에 두고 유기 발광 소자와 접속하여 박막 트랜지스터(thin film transistor; TFT, 이하 TFT라 칭함)가 형성되어 화소를 독립적으로 제어한다.
한편, 유기 발광 표시 장치에서 화소가 형성되는 기판은 주로 유리나 플라스틱과 같은 절연 재질로 이루어지기 때문에 기판의 변형을 일으키지 않으면서 화소 동작에 유리한 특성을 가지는 TFT를 제조하는 것이 중요하다.
따라서, 유기 발광 표시 장치에서는 레이저를 이용한 저온 결정화 기술에 의해 비정질 실리콘(amorphous silicon) TFT와 유사한 600℃ 이하의 낮은 온도에서 제작이 가능하면서 비정질 실리콘 TFT에 비해 전자나 정공의 이동도가 높은 폴리실리콘(polycrystalline silicon) TFT를 적용하고 있다. 이러한 폴리실리콘 TFT에서 액티브층은 통상적으로 기판 상에 비정질 실리콘막을 증착하고, 이를 엑시머 레이저 어닐링에 의해 결정화하여 폴리실리콘막을 형성하고 이를 패터닝하여 형성한다.
그런데, 유기 기판은 실리콘웨이퍼와 달리 부도체이어서 정전기가 쉽게 유도될 수 있어 유기 기판에 비정질 실리콘막을 증착한 후 비정질 실리콘막 표면에 산화물, 금속 오염물, 유기 오염물 및 파티클(particle) 등의 오염이 발생하게 된다. 이러한 상태에서 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하면 최적의 그레인 사이즈(grain size) 및 거칠기(roughness) 등의 결정화 특성을 얻을 수 없어 결국 TFT의 전기적 특성 저하를 유발하게 된다. 또한, 이 TFT를 유기 발광 표시 장치 등의 구동 소자로 적용할 경우 화소 구동 특성이 저하되어 표시 품질 저하되는 문제가 발생하게 된다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리실리콘막의 결정화 특성을 개선할 수 있는 TFT의 제조 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명의 실시예는 기판 상에 비정질 실리 콘막을 증착하고, 비정질 실리콘막의 표면을 건식 식각에 의해 식각한다. 그 다음, 식각된 비정질 실리콘막의 접촉각을 측정하여 비정질 실리콘막의 표면 상태를 확인한다. 그 후, 접촉각이 일정값 이상이면 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 과정들을 포함하여 박막 트랜지스터를 제조한다.
또한, 건식 식각은 플라즈마 가스를 이용하여 수행하고, 이 경우 플라즈마 가스로 Ar, SF6 및 H2 의 혼합 가스를 이용할 수 있다.
또한, 건식 식각은 비정질 실리콘막의 식각 두께가 40 내지 50Å 이 되도록 수행할 수 있으며, 이때 Ar의 유량은 100 내지 300 sccm으로 조절하고, SF6 의 유량은 20 내지 30 sccm 으로 조절하고, H2 의 유량은 100 내지 110 sccm으로 조절하며, RF 파워는 200 내지 300 kW로 조절할 수 있다.
또한, 결정화는 접촉각이 60° 이상이면 실시할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 1h를 참조하여 본 발명의 실시예에 따른 TFT의 제조 방법을 설명한다.
도 1a를 참조하면, 기판(110) 상에 버퍼층(120)을 형성하고 버퍼층(120) 상에 비정질 실리콘막(131)을 증착한다. 기판(110)은 유리나 플라스틱과 같은 절연 물질 또는 스테인레스 스틸(stainless steel; SUS)과 같은 금속 물질로 이루어질 수 있다. 버퍼층(120)은 이후 비정질 실리콘막(131)의 결정화 공정 시 기판(110) 표면에 존재하는 불순물들이 용출되어 비정질 실리콘막(131)으로 확산하는 것을 방지한다. 일례로, 버퍼층(120)은 실리콘 질화물(SiN)층 또는 실리콘 질화물(SiN)층과 실리콘 산화물(SiO2)층의 적층 구조로 이루어질 수 있다. 비정질 실리콘막(131)은 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의해 증착한다. 이때, 비정질 실리콘막(131) 표면에 산화물(미도시), 금속 오염물(210), 유기 오염물(220) 및 파티클(230) 등의 오염이 발생한다.
도 1b를 참조하면, 플라즈마 가스(250)를 이용한 건식 식각에 의해 비정질 실리콘막(131)의 표면을 식각한다. 이때, 플라즈마 가스(250)로 Ar, SF6 및 H2 의 혼합 가스를 이용할 수 있으며, 비정질 실리콘막(131)의 식각 두께가 100Å 이하, 바람직하게 40 내지 50Å 정도가 되도록 플라즈마 가스(250)의 유량과 RF 파워 등을 적절하게 조절한다. 일례로, Ar의 유량은 100 내지 300 sccm으로 조절하고, SF6 의 유량은 20 내지 30 sccm 으로 조절하고, H2 의 유량은 100 내지 110 sccm으로 조절하며, RF 파워는 200 내지 300 kW로 조절할 수 있다. 그러면, 비정질 실리콘막(131) 표면에 존재하는 산화물, 금속 오염물(210), 유기 오염물(220) 및 파티클(230) 등의 오염이 비정질 실리콘막(131)의 표면으로부터 제거될 수 있다.
그 다음, 도 1c와 같이 건식 식각이 수행된 비정질 실리콘막(131)의 접촉각 (α)을 측정하여 비정질 실리콘막(131)의 표면 상태를 확인한다. 여기서, 접촉각 (α)은 비정질 실리콘막(131) 표면의 특정 지점에 물방울(270)을 떨어뜨렸을 때 물방울(270)과 비정질 실리콘막(131)이 이루는 각으로, 비정질 실리콘막(131) 표면에 산화물, 금속 오염물(210), 유기 오염물(220) 및 파티클(230) 등의 오염이 존재하지 않으면 물방울(270)이 퍼지지 않아 접촉각(α)이 60° 이상을 유지한다. 반면, 비정질 실리콘막(131) 표면에 오염이 존재하면 물방울(270)이 얇게 퍼지면서 접촉각(α)이 60° 미만으로 매우 작게 나타나게 된다.
따라서, 비정질 실리콘막(131)의 접촉각(α)이 60°이상을 유지하면, 도 1d와 같이 결정화 공정에 의해 비정질 실리콘막(131)을 결정화하여 폴리실리콘막(132)을 형성한다. 일례로, 결정화 공정은 엑시머 레이저 어닐링(excimer laser annealing; ELA) 공정 또는 고상 결정화(solid phase crystallization; SPC) 공정으로 수행할 수 있다.
도 1e를 참조하면, 마스크 공정 및 식각 공정에 의해 폴리실리콘막(132)을 패터닝하여 액티브층(130)을 형성한다.
도 1f를 참조하면, 액티브층(130)을 덮도록 기판(110)의 전면 위에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위로 액티브층(130)의 중앙 부분에 대응하여 게이트 전극(150)을 형성한다.
도 1g를 참조하면, 마스크 공정 및 이온 주입 공정에 의해 액티브층(130)으로 P형 또는 N형 불순물을 도핑하여 액티브층(130) 양측 가장자리에 소오스 및 드레인 영역(135, 136)을 형성한다. 이때, 액티브층(130)의 소오스 및 드레인 영역(135, 136) 사이의 영역, 즉 중앙 부분은 채널 영역(137)으로 작용한다.
도 1h를 참조하면, 게이트 전극(140)을 덮도록 게이트 절연막(140) 위에 층간 절연막(160)을 형성하고, 마스크 공정 및 식각 공정에 의해 층간 절연막(160)과 게이트 절연막(140)을 패터닝하여 소오스 및 드레인 영역(135, 136)을 노출시키는 제1 콘택홀(141, 161)과 제2 콘택홀(142,162)을 형성한다.
그 다음, 층간 절연막(140) 위로 제1 콘택홀(141, 161)과 제2 콘택홀(142, 162)을 통하여 소오스 및 드레인 영역(135, 136)과 전기적으로 연결되는 소오스 및 드레인 전극(171, 172)을 형성하여 TFT(T1)를 완성한다.
상기 실시예에 의하면, 비정질 실리콘막(131)의 표면을 건식 식각에 의해 식각하여 표면에 존재하는 오염 등을 제거하고 이를 확인한 후 비정질 실리콘막(131)의 결정화 공정을 수행한다. 따라서, 본 실시예는 폴리실리콘막의 그레인 사이즈(grain size) 및 거칠기(roughness) 등의 결정화 특성을 개선할 수 있어 TFT의 전기적 특성을 개선할 수 있다.
또한, 비정질 실리콘막(131)의 표면을 DI 워터(Deionized Water), 오존(O3)수, HF 및 첨가제 등을 이용하여 습식 세정한 후 결정화 공정을 수행하는 경우 세정 상태나 활성화 상태가 일정하지 않아 결정화가 불균일하게 이루어지는 문제가 발생할 수 있지만, 본 실시예에서는 이러한 문제가 발생하지 않는다.
도 2는 상술한 제조 방법에 의해 제조한 TFT(T1)를 평판 표시 장치, 일례로 유기 발광 표시 장치에 적용한 경우를 나타낸 도면으로서, 도 2에서 도 1h와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 이에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 도 1의 TFT(T1)가 형성된 기판(110)의 전면 위로 평탄화막(180)이 형성된다. 평탄화막(180)에 구비된 비아홀(191)을 통하여 TFT(T1)의 드레인 전극(162)과 전기적으로 연결되어 평탄화막(180) 상에 제1 화소 전극(310)이 형성되고, 제1 화소 전극(310) 상에 유기 발광층(330)과 제2 화소 전극(340)이 순차적으로 적층되어 유기 발광 소자(L)를 구성하게 된다. 제1 화소 전극(310)은 화소 정의막(320)에 의해 인접 화소의 제1 화소 전극(미도시)과 전기적으로 분리되며, 화소 정의막(320)에 구비된 개구부(321)를 통하여 유기 발광층(330)과 접촉한다.
제1 화소 전극(310)은 정공을 주입하는 기능을 수행하고 제2 화소 전극(340)은 전자를 주입하는 기능을 수행한다. 제1 화소 전극(310)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어지는 제1 투명 전극으로 이루어질 수도 있고, 유기 발광 소자(L)의 발광 방향에 따라 제1 투명 전극 위에 도전성 반사막과 제2 투명 전극을 더 포함할 수 있다. 반사막은 유기 발광층(330)에서 발생되는 빛을 반사하여 발광 효율을 높이면서 전기 전도도(electrical conductivity)를 개선하는 기능을 수행하며, 일례로 알루미늄(Al), 알루미늄-합금(Al-alloy), 은(Ag), 은-합금(Ag-alloy), 금(Au) 또는 금-합금(Au-alloy)으로 이루어질 수 있다. 제2 투명 전극은 반사막의 산화를 억제하면서 유기 발광층(330)과 반사막 사이의 일함수 관계를 개선하는 기능을 수행하며, 제1 투명 전극과 마찬가지로 ITO 또는 IZO로 이루어질 수 있다.
유기 발광층(330)은 실제 발광이 이루어지는 발광층과 발광층의 상하부에 위치하여 정공이나 전자 등의 캐리어를 발광층까지 효율적으로 전달시켜 주기 위한 유기층을 더 포함할 수 있다. 일례로, 유기층은 발광층과 제1 화소 전극(310) 사이에 형성되는 정공 주입층 및 정공 전달층과 발광층과 제2 화소 전극(340) 사이에 형성되는 전자 전달층과 전자 주입층 중 적어도 하나 이상을 포함할 수 있다.
제2 화소 전극(340)은 유기 발광 소자(L)의 발광 방향에 따라 투명 도전막 또는 불투명 도전막으로 이루어질 수 있고, 투명 도전막의 경우 100 내지 180Å의 두께를 가질 수 있다. 또한, 투명 도전막은 IZO, ITO 또는 MgAg로 이루어질 수 있고 불투명 도전막은 Al으로 이루어질 수 있다.
이와 같이 그레인 사이즈 및 거칠기 등의 결정화 특성이 개선된 폴리실리콘막을 구비한 TFT가 유기 발광 표시 장치의 구동 소자로 적용되면, TFT의 우수한 전기적 특성에 의해 유기 발광 표시 장치의 화소 구동 특성이 개선되어 표시 품질이 향상될 수 있다.
본 실시예에서는 TFT(T1)가 유기 발광 표시 장치의 구동 소자로 적용되는 경우에 대해서만 설명하였지만, 액정 표시 장치 등의 다른 표시 장치의 구동 소자로도 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상술한 바와 같이 본 발명의 실시예는 폴리실리콘막의 결정화 특성을 개선하여 TFT의 전기적 특성을 개선할 수 있다.
또한, 본 발명의 실시예는 상기 TFT를 구비한 유기 발광 표시 장치 등의 평판 표시 장치의 표시 품질을 향상시킬 수 있다.

Claims (6)

  1. 기판 상에 비정질 실리콘막을 증착하는 단계;
    상기 비정질 실리콘막의 표면을 건식 식각에 의해 식각하는 단계;
    상기 식각된 비정질 실리콘막의 접촉각을 측정하여 상기 비정질 실리콘막의 표면 상태를 확인하는 단계; 및
    상기 접촉각이 일정값 이상이면 상기 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    상기 건식 식각은 플라즈마 가스를 이용하여 수행하는 박막 트랜지스터의 제조 방법.
  3. 제2 항에 있어서,
    상기 플라즈마 가스로 Ar, SF6 및 H2 의 혼합 가스를 이용하는 박막 트랜지스터의 제조 방법.
  4. 제3 항에 있어서,
    상기 건식 식각은 상기 비정질 실리콘막의 식각 두께가 40 내지 50 Å 이 되도록 수행하는 박막 트랜지스터의 제조 방법.
  5. 제4 항에 있어서,
    상기 건식 식각 시 Ar의 유량은 100 내지 300 sccm으로 조절하고, SF6 의 유량은 20 내지 30 sccm 으로 조절하고, H2 의 유량은 100 내지 110 sccm으로 조절하며, RF 파워는 200 내지 300 kW로 조절하는 박막 트랜지스터의 제조 방법.
  6. 제1 항에 있어서,
    상기 결정화는 상기 접촉각이 60° 이상이면 실시하는 박막 트랜지스터의 제조 방법.
KR1020060100469A 2006-10-16 2006-10-16 박막 트랜지스터의 제조 방법 KR101201719B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060100469A KR101201719B1 (ko) 2006-10-16 2006-10-16 박막 트랜지스터의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060100469A KR101201719B1 (ko) 2006-10-16 2006-10-16 박막 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080034350A true KR20080034350A (ko) 2008-04-21
KR101201719B1 KR101201719B1 (ko) 2012-11-15

Family

ID=39573828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060100469A KR101201719B1 (ko) 2006-10-16 2006-10-16 박막 트랜지스터의 제조 방법

Country Status (1)

Country Link
KR (1) KR101201719B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002124468A (ja) 2000-08-07 2002-04-26 Sharp Corp 半導体装置の製造方法および半導体装置
JP2004128345A (ja) 2002-10-04 2004-04-22 Sharp Corp 半導体装置の製造方法および表示装置の製造方法

Also Published As

Publication number Publication date
KR101201719B1 (ko) 2012-11-15

Similar Documents

Publication Publication Date Title
TWI567966B (zh) 有機發光二極體顯示器及製造其之方法
KR101345378B1 (ko) ZnO 계 박막 트랜지스터 및 그 제조방법
KR101475362B1 (ko) 박막 트랜지스터 및 그 제조 방법, 및 표시 장치
US20100176388A1 (en) Thin film transistor, method of manufacturing the same and flat panel display device having the same
KR100579182B1 (ko) 유기 전계 발광 표시 장치의 제조 방법
US20060124933A1 (en) Organic light emitting display device and method of fabricating the same
US7696583B2 (en) Thin film transistor and method of fabricating the same
KR100611151B1 (ko) 박막트랜지스터 및 그의 제조방법
US20060183394A1 (en) Organic light emitting display (oled) and method of fabricating the same
US7994706B2 (en) Organic light emitting diode display device and method of fabricating the same
KR20050050495A (ko) 박막트랜지스터 및 그의 제조방법
KR101009646B1 (ko) 박막 트랜지스터 및 이를 구비한 표시 장치
KR20050104157A (ko) 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치
US20080042138A1 (en) Display device and method of making the same
KR101472798B1 (ko) ZnO 계 박막 트랜지스터의 제조방법
JP4728309B2 (ja) 有機電界発光装置及びその製造方法
KR20080014328A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20120056678A (ko) 유기 발광 표시 장치 및 그 제조 방법
JP7152448B2 (ja) ディスプレイ装置
KR101201719B1 (ko) 박막 트랜지스터의 제조 방법
KR100721941B1 (ko) 유기전계발광표시소자 및 그 제조방법
KR100766935B1 (ko) 박막 트랜지스터를 구비한 유기 발광 표시 장치 및 그 제조방법
KR100943953B1 (ko) 표시 장치의 제조방법
KR101353537B1 (ko) 박막 트랜지스터의 제조방법 및 이 방법에 의해 제조된박막 트랜지스터를 구비한 표시 장치
KR100669708B1 (ko) 유기 전계 발광 표시 장치와, 이를 제조하기 위한 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee