KR20080033704A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
스페이서가 형성된 채널막 패턴을 포함하는 반도체 메모리 소자 및 이의 제조 방법이 개시되어 있다. 상기 반도체 메모리 소자는 채널막 패턴, 스페이서, 게이트 전극을 포함한다. 상기 채널막 패턴은 기판 상에 형성되고, 측면과 상면을 갖는다. 상기 스페이서는 상기 채널막 패턴의 측면에 형성된다. 상기 게이트는 상기 스페이서가 형성된 채널막 패턴의 측면과 상면을 감싸는 구조를 갖는다. 상술한 구조를 갖는 메모리 소자는 균일한 전기적 특성을 갖는다.
Description
도 1은 종래 기술의 일 실시예에 따른 채널막 패턴의 제조 방법에 의해 형성된 채널막 패턴을 나타내는 단면도이다.
도 2는 종래 기술의 다른 실시예에 따른 채널막 패턴의 제조 방법에 의해 형성된 채널막 패턴을 나타내는 단면도이다.
도 3은 본 발명의 실시예 1에 따른 스페이서가 형성된 채널막 패턴을 포함하는 반도체 소자를 나타내는 사시도이다.
도 4 내지 6은 도 3의 스페이서가 형성된 채널막 패턴을 포함하는 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 7 내지 13은 본 발명의 실시예 2에 따른 스택형 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 기판 110 : 채널막 패턴
120 : 스페이서 130 : 게이트 절연막 패턴
140 : 게이트 전극
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 단결정의 채널막 패턴을 포함하는 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로, 결정 구조에 따라 물질은 단결정(single crystal), 다결정(poly crystal) 및 비정질(amorphous)로 분류할 수 있다. 상기 단결정으로 이루어지는 물질은 하나의 결정 구조로 이루어지고, 상기 다결정으로 이루어지는 물질은 다수개의 결정 구조로 이루어지고, 상기 비정질로 이루어지는 물질은 물질 내부가 결정이 아닌 불규칙한 원자 배열로 이루어진다.
상기 다결정 물질은 다수개의 결정 구조로 이루어지기 때문에 많은 결정 입계(grain boundary)를 갖는다. 따라서, 상기 다결정 물질은 상기 결정 입계에 의해 자유 전자(free electron) 또는 정공(hole)과 같은 캐리어의 이동과 제어 등이 방해받기 때문에 우수한 전기적 특성을 기대할 수 없다. 그러나, 상기 단결정 물질은 하나의 결정 구조로 이루어지기 때문에 결정 입계를 거의 갖지 않는다. 따라서, 상기 단결정 물질은 상기 캐리어의 이동과 제어 등이 비교적 덜 방해받기 때문에 상기 다결정 물질에 비하여 우수한 전기적 특성을 기대할 수 있다.
그러므로, 다층 구조로 이루어지는 스택형 반도체 장치는 단결정으로 이루어진 물질을 채널막(channel layer) 패턴으로 사용한다. 특히, 상기 채널막 패턴의 단결정 물질의 예로서는 단결정 실리콘을 들 수 있다.
상기 스택형 반도체 장치의 제조에서, 상기 채널막 패턴은 기판 상에 비정질 막을 형성한 후 레이저를 조사 또는 열 처리 공정을 수행함으로써 상기 비정질막의 결정구조를 단결정 구조로 전환시켜 형성할 수 있다. 또한, 기판 상에 비정질막을 형성한 후, 이를 열처리하여 상기 비정질 실리콘막의 결정 구조를 단결정으로 전환함으로서 획득할 수 있다. 또한, 상기 채널막 패턴은 선택적 에피택시얼 성장(SEG; selective epitaxial growth) 공정을 이용하여 형성할 수 있다.
일 예로서, 상기 채널막 패턴(12)은 기판(10) 상에 형성된 비정질막에 레이저를 조사하여 단결정막으로 형성한 후 상기 단결정막을 식각 마스크를 이용하여 패터닝함으로써 형성될 수 있다. 상술한 방법으로 형성된 상기 채널막 패턴(12)은 도 1에 개시된 바와 같이 그 측면이 양의 프로파일(negative profile)을 갖는다. 즉, 상기 기판 상에 형성된 채널막 패턴의 그 측면이 양의 기울기를 갖기 때문에 이후 불순물의 이온주입 공정시 그 표면에 주입되는 불순물의 함량이 균일하지 않아 채널막 패턴에서 전류 산포가 불 균일한 문제점이 발생된다.
또한, 상기 채널막 패턴(12)의 형성시 상기 기판에 채널막 패턴의 저면의 일부를 노출시키는 리세스가 형성될 수 있다. 상기 리세스에는 이후 게이트 전극 형성 이후 잔류 도전성 물질이 존재하여 이웃하는 게이트 전극들이 전기적으로 연결되는 불량이 발생된다.
다른 예로서, 상기 채널막 패턴은 상기 채널막 패턴의 형성영역을 정의하는 개구를 갖는 몰드막 패턴을 형성하고, 상기 기판의 표면에서부터 선택적 에피택시얼 성장을 통해 상기 개구를 충분히 매몰된 채널막 패턴을 형성한 후 상기 몰드막 패턴을 제거함으로써 형성될 수 있다. 상술한 방법으로 형성된 상기 채널막 패턴은 도 2에 개시된 바와 같이 기판 상에 동일한 높이를 갖는 채널막 패턴을 형성하기 어려울 뿐만 아니라 그 측면이 음의 프로파일(negative profile)을 가질 수 있다. 상기 채널막 패턴(14)이 서로 다른 높이를 가질 경우 트리플 게이트의 형성시 채널막 패턴에서 정의되는 채널이 길이가 달라지는 문제점이 발생된다.
따라서, 본 발명의 목적은 채널막 패턴에 스페이서를 형성함으로써 균일한 전기적 특성을 갖는 반도체 메모리 소자를 제공하는데 있다.
또한, 본 발명의 다른 목적은 채널막 패턴에 스페이서를 형성함으로써 균일한 전기적 특성을 갖는 반도체 메모리 소자의 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는 채널막 패턴, 스페이서, 게이트 전극을 포함한다. 상기 채널막 패턴은 기판 상에 형성되고, 측면과 상면을 갖는다. 상기 스페이서는 상기 채널막 패턴의 측면에 형성된다. 상기 게이트는 상기 스페이서가 형성된 채널막의 측면과 상면을 감싸는 구조를 갖는다.
또한 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 기판, 절연막 패턴, 플러그, 채널막 패턴, 스페이서, 게이트 전극을 포함한다. 상기 기판은 구조물이 형성된 단결정의 기판이다. 상기 절연막 패턴은 상기 기판 상에 형성되고, 상기 기판을 부분적으로 노출시키는 개구를 갖는다. 상 기 플러그는 단 결정성을 갖고, 상기 개구에 충분하게 매립된다. 상기 채널막 패턴은 단 결정성을 갖고, 상기 플러그가 형성된 절연막 패턴 상에 형성되며 측면과 상면을 갖는다. 상기 스페이서는 상기 채널막 패턴의 측면에 형성된다. 상기 게이트 전극은 스페이서가 형성된 채널막의 측면과 상면을 감싸는 구조를 갖는다.
일 예로서, 상기 채널막 패턴은 그 측면이 양의 프로파일, 음의 프로파일 또는 수직 프로파일을 가질 수 있다. 또한, 상기 채널막 패턴은 보론, 아르제닉 또는 포스포러스 등의 불순물이 도핑되어 있다. 상기 스페이서는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 상기 채널막 패턴 상에 형성된 게이트 산화막 패턴을 더 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 측면과 상면을 갖는 단결정의 채널막 패턴을 형성한다. 상기 채널막 패턴의 측면에 실리콘 산화물 스페이서를 형성한다. 상기 스페이서가 형성된 채널막 패턴 상에 게이트 절연막 패턴을 형성한다. 상기 스페이서 및 게이트 절연막 패턴이 형성된 채널막 패턴을 감싸는 구조를 갖는 게이트 전극을 형성한다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 있어서, 구조물이 형성된 단결정 기판을 마련한다. 상기 단결정 기판 상에 상기 단결정 기판을 부분적으로 노출시키는 개구를 갖는 절연막 패턴을 형성한다. 상기 절연막 패턴의 개구에 충분하게 매립된 단결정의 플러그를 형성한다. 상기 플러그가 형성된 절연막 패턴 상에 측면과 상면을 갖는 단결정의 채널막 패턴을 형성한다. 상기 채널막 패턴의 측면에 스페이서를 형성한다. 상기 스페이서가 형성된 채널막 패턴 상에 게이트 절연막 패턴을 형성한다. 상기 스페이서 및 게이트 절연막 패턴이 형성된 채널막 패턴을 감싸는 구조를 갖는 게이트 전극을 형성한다.
일 예로서, 상기 채널막 패턴을 형성하는 방법에 따르면, 먼저 상기 절연막 상에 상기 플러그를 노출시키면서 상기 채널막 패턴의 형성영역을 정의하는 개구를 갖는 몰드막 패턴을 형성한다. 이어서, 상기 플러그를 시드로 이용한 선택적 에피택시얼 성장 공정을 수행하여 몰드막 패턴의 개구 내에 충분히 매몰된 단결정의 박막을 형성한다. 상기 몰드막 패턴의 상면이 노출될 때까지 상기 단결정 박막을 연마하여 상기 단결정 박막을 채널막 패턴으로 형성한다. 이어서, 상기 몰드막 패턴을 제거한다. 그 결과 채널막 패턴이 형성된 된다. 이때, 상기 채널막 패턴은 그 측면이 수직 또는 음의 프로파일을 가질 수 있다.
다른 예로서, 상기 채널막 패턴을 형성하기 위한 방법에 따르면, 상기 플러그가 형성된 절연막 패턴 상에 비정질 박막을 형성한다. 상기 비정질 박막에 레이저빔을 조사하여 상기 비정질 박막의 결정 구조를 변환시킴으로써 상기 비정질 박막을 단결정 박막으로 형성한다. 상기 단결정 박막을 식각 마스크를 적용하여 패터닝한다. 그 결과 그 결과 채널막 패턴이 형성된 된다. 이때, 상기 채널막 패턴은 그 측면이 수직 또는 양의 프로파일을 가질 수 있다.
상기한 방법에 의하면, 상기 채널막 패턴에 측벽에 스페이서를 형성함으로써, 상기 채널막 패턴이 양의 기울기를 가질 경우 발생되는 불순물의 이온주입량의 불균형을 최소화시킬 수 있다. 또한, 상기 채널막 패턴이 서로 다른 높이를 가질 경우 상기 채널막 패턴들에서 각각 형성되는 채널의 길이가 달라지는 문제점을 방지할 수 있다. 또한, 레이저를 이용한 채널막 패턴을 형성시 상기 채널막 패턴의 저면의 일부를 노출시키면서 기판에 생성되는 리세스 내에 이후 공정에서 도전성 물질이 잔류하는 것을 방지할 수 있다.
상기 채널막 패턴의 음의 기울기를 가질 경우 이후 게이트 전극을 형성하기 위한 폴리실리콘막의 식각 공정시 상기 채널막 패턴의 측벽에 도전서 물질인 폴리실리콘이 잔류하는 문제점을 방지할 수 있다. 따라서, 전류 산포가 균일하면서, 그 특성이 균일한 반도체 메모리 소자를 제조할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 소자 및 이의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하고자 한다. 첨부된 도면에 있어서, 반도체 기판, 층(막), 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 반도체 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 반도체 기판, 각 층(막), 영역 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수도 있다.
실시예 1
도 3은 본 발명의 실시예 1에 따른 스페이서가 형성된 채널막 패턴을 포함하는 반도체 소자를 나타내는 사시도이다.
도 3을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 채널막 패턴(110), 스페이서(120), 게이트 절연막 패턴(130) 및 게이트 전극(140)을 포함한다.
상기 기판(100)은 단결정 기판이다. 상기 단결정 기판의 예로서는 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(silicon-on-insualtor : SOI) 기판, 에피택시얼 성장을 수행하여 획득한 박막이 형성된 기판 등을 들 수 있다.
상기 채널막 패턴(110)은 상기 기판 상에 형성된 단결정 패턴이다. 상기 채널막 패턴(110)은 측면과 상면을 갖는 핀-타입의 형상을 갖는다. 상기 채널막 패턴(110)은 상기 기판을 시드로 사용한 선택적 에피택시얼 성장을 수행하여 획득될 수 있다. 또한, 상기 단결정 패턴은 상기 기판 상에 비정질 실리콘막을 형성한 후 레이저빔을 조사하여 결정화시켜 획득될 수 있다.
또한, 채널막 패턴(110)은 그 측면이 양의 기울기를 가질 수 있다. 이때, 상기 채널막 패턴(110)은 하부 폭이 상부 폭보다 큰 사다리꼴 형상을 갖는다. 다른 예로서, 상기 채널막 패턴(110)은 상기 그 측면이 음의 기울기를 가질 수 있다. 이때, 상기 채널막 패턴(110)은 상부 폭이 하부 폭보다 큰 사다리꼴 형상을 갖는다. 또 다른 예로서, 상기 채널막 패턴은 그 측면이 수직한 기울기를 가질 수 있다. 이때, 상기 채널막 패턴(110)은 사각 형상을 갖는다. 본 실시예의 채널막 패턴(110) 은 측면이 양의 기울기를 갖는 채널막 패턴이다.
또한, 채널막 패턴(110)은 불순물을 포함한다. 상기 불순물의 예로서는 보론, 아르제닉, 포스포러스 등을 포함하는 불순물 등을 들 수 있다. 상기 불순물은 상기 채널막 패턴(110)을 형성시 포함될 수 있고, 별도의 이온주입 공정을 수행하여 상기 채널막 패턴(110)에 포함될 수 있다.
상기 스페이서(120)는 상기 채널막 패턴(110)의 측면에 형성된다. 상기 스페이서(120)는 실리콘 산화물 또는 실리콘 질화물을 포함한다.
일 예로서, 상기 스페이서(120)는 상기 기판에 형성된 상기 채널막 패턴(110)이 서로 다른 높이를 가질 경우 상기 게이트 전극(140)과 면접되어 형성되는 채널의 길이가 달라지는 것을 방지할 수 있다. 즉, 상기 스페이서(120)는 상기 채널막 패턴(110)의 측면에 형성되기 때문에 상기 게이트 전극(140)이 상기 채널막 패턴(110)의 측면과 상면을 감싸는 형상을 갖더라도 상기 채널막 패턴(110)의 상면에서만 채널이 형성될 수 있도록 한다. 그 결과 상기 채널막 패턴에서 동일한 길이의 채널이 형성되도록 한다.
다른 예로서, 상기 스페이서(120)는 상기 측면이 양의 기울기를 갖는 채널막 패턴(110)에 불순물의 이온 주입할 경우 상기 채널막 패턴에 불순물의 이온 주입량이 균일하지 못하는 문제점을 방지할 수 있다. 즉, 상기 스페이서(120)는 상기 채널막 패턴(110)의 양의 기울기를 갖는 측면에 형성되기 때문에 불순물의 이온주입 공정시 불순물이 상기 양의 기울기를 갖는 측면으로 이온 주입되는 것을 방지할 수 있다.
또 다른 예로서, 상기 스페이서(120)는 레이저를 이용한 채널막 패턴의 형성 공정시 상기 기판에 형성되는 리세스(미도시)를 커버하여 상기 리세스 내에 게이트 전극(240)의 도전성 물질이 채워지는 것을 방지할 수 있다. 즉, 상기 리세스 내에 게이트 전극의 일부가 채워짐으로 인해 전류 산포가 불균일해지는 문제점을 방지할 수 있다. 또한, 게이트 전극 형성이후 상기 리세스 내에 도전성 물질이 잔류하여 상기 게이트 전극이 이웃하는 게이트 전극과 전기적으로 연결되는 것을 방지할 수 있다.
또 다른 예로서, 상기 스페이서(120)는 상기 채널막 패턴의 측면이 음의 기울기를 가질 경우 이후 게이트 전극을 형성하는 공정에서 채널막 패턴의 측면에서 도전성 물질이 잔류하는 문제점을 방지할 수 있다.
게이트 절연막 패턴(130)은 상기 채널막 패턴(110)과 게이트 전극(140)의 사이에 위치한다. 상기 게이트 절연막 패턴(130)은 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 상기 실리콘 산화막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 채널막 패턴 상에 실리콘 산화물을 증착하여 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 채널막 패턴의 표면을 습식 산화(Wet Oxidation)시켜 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 산소를 포함하는 산화 가스가 제공되는 분위기에서 채널막 패턴의 표면을 열 산화시켜 형성될 수 있다.
반면에, 상기 게이트 절연막 패턴(130)은 금속 산화물을 포함하는 금속산화 막일 수 있다. 상기 금속산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다.
게이트 전극(140)은 상기 채널막 패턴(110)과 수직하는 방향으로 연장되고, 상기 스페이서가 형성된 채널막 패턴과 기판 상에 연속적으로 위치한다. 구체적으로 상기 게이트 전극(140)은 스페이서(130)가 형성된 채널막 패턴의 측면과 채널막 패턴의 상면을 감싸면서, 상기 채널막 패턴과 수직하는 방향으로 연장된 형상을 갖는다.
또한, 상기 게이트 전극(140)은 도전성 물질을 포함한다. 상기 도전성 물질은 도핑된 폴리실리콘 또는 금속물질을 포함한다. 즉, 게이트 전극(140)는 N+형으로 도핑된 폴리실리콘막으로 이루어지거나 폴리실리콘막 및 금속 실리사이드막으로 이루어지거나, 금속막으로 이루어진다.
이하, 언급한 스페이서가 형성된 채널막 패턴을 갖는 반도체 메모리 소자의 제조 방법에 대하여 설명하기로 한다.
도 4 내지 6은 도 3의 스페이서가 형성된 채널막 패턴을 포함하는 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(silicon-on-insualtor : SOI) 기판, 에피택시얼 성장을 수행하여 획득한 박막이 형성된 기판 등과 같은 단결정 기판(100)을 마련한다. 본 실시예에서는 상기 단결정 기판(100)으로서 실리콘 기판을 마련하였다.
이어서, 상기 단결정 기판(100) 상에 채널막 패턴(110)을 형성한다. 상기 채널막 패턴(110)은 측면과 상면을 갖는 핀-타입의 형상을 갖는다.
일 예로서, 상기 채널막 패턴(110)은 상기 기판 상에 비정질 실리콘막을 형성한 후 레이저빔을 조사하여 결정화시켜 획득될 수 있다.
구체적으로, 상기 기판 상에 비정질 박막을 형성한다. 상기 비정질 박막에 레이저빔을 조사한다. 상기 레이저빔을 조사함에 따라 상기 비정질 박막의 상변화가 일어난다. 상기 레이저빔의 조사에 의해 일어나는 상변화는 비정질 박막을 액상으로 변화시키는 과정을 포함한다. 따라서, 액상으로 변화된 비정질 박막에 상기 단결정 기판의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비정질 박막의 결정 구조가 단결정으로 변환된다. 또한, 상기 비정질 박막의 상변화와 결정 구조의 변환은 수 나노초(ns) 동안 진행되기 때문에 상기 비정질 박막이 액상으로 변화하여도 상기 단결정 기판으로부터 흘러내리는 상황은 발생하지 않는다.
상기 레이저빔의 조사에서는 상기 비정질 박막을 액상으로 상변화를 시켜야 하기 때문에 상기 비정질 박막을 녹일 수 있는 온도로 조사해야 한다. 그러므로, 상기 비정질 박막이 실리콘 박막일 경우에는 상기 레이저빔의 조사에 의해 조성되는 온도는 약 1,410℃인 것이 바람직하다. 이는, 실리콘의 녹는점(melting point)이 약 1,410℃이기 때문이다. 또한, 상기 레이저빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이 저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저빔의 조사를 달성하기 위함이다. 아울러, 상기 레이저빔을 조사할 때 상기 단결정 기판(100)을 가열하는 것이 바람직하다. 이와 같이, 상기 단결정 기판(100)을 가열하는 것은 상기 레이저빔을 조사하여 상기 비정질 박막을 상변화시킬 때 상기 상변화가 일어나는 비정질 박막에서의 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저빔을 조사할 때 상기 단결정 기판(100)을 약 400℃로 가열한다. 이와 같이, 상기 레이저빔을 조사하여 상기 비정질 박막의 결정 구조를 단결정으로 변환시킴으로써 상기 비정질 박막은 단결정 박막으로 형성된다. 이후, 상기 단결정 박막을 패터닝함으로써 채널막 패턴(110)이 형성된다. 이렇게 형성된 채널막 패턴(110)은 그 측면은 수직 또는 양의 프로파일을 갖는다.
그러나, 상술한 방법으로 채널막 패턴을 형성할 경우 채널막 패턴(110)의 저면과 접하는 기판(100)이 과 식각되어 리세스(미도시)가 형성되는 문제점이 발생된다. 상기 리세스 내에 상기 게이트 전극(140)의 일부가 매몰될 경우 형성되는 메모리 소자의 전류 산포가 균일하지 못한 문제점이 발생된다.
도 5를 참조하면, 상기 채널막 패턴(110)의 측벽에 스페이서(120)를 형성한다.
구체적으로 상기 채널막 패턴(110)이 형성된 기판 상에 스페이서용 절연막(미도시)을 연속적으로 형성한다. 상기 스페이서용 절연막은 실리콘 산화물 또는 실리콘 질화물을 포함하며, 약 100 내지 700Å의 두께로 형성된다. 이어서, 상기 스페이서용 절연막을 채널막 패턴의 상면이 노출될 때까지 전면 식각한다. 그 결과 채널막 패턴의 측면에 존재하는 스페이서(120)가 형성된다.
상기 스페이서(120)는 상기 기판(100)에 형성된 상기 채널막 패턴(110)이 서로 다른 높이를 가질 경우 상기 게이트 전극(140)과 대응되어 형성되는 채널의 길이가 달라지는 것을 방지할 수 있다. 또한, 상기 스페이서(120)는 상기 채널막 패턴(110)이 사다리꼴 형상을 가질 경우 채널막 패턴(110)의 측면으로 불순물이 이온 주입됨으로 인해 불순물의 이온 주입량이 균일하지 못하는 문제점을 방지할 수 있다.
또한, 상기 스페이서(120)는 채널막 패턴의 형성시 상기 기판에 형성된 리세스를 커버하여 상기 리세스 내에 게이트 전극(140)의 도전성 물질이 채워지는 것을 방지할 수 있다.
이후, 상기 스페이서(120)가 형성된 채널막 패턴(110)에 불순물을 도핑한다. 상기 불순물의 예로서는 보론(B), 포스포러스(P), 아르제닉(As) 등을 들 수 있고, 이들은 단독으로 사용하는 것이 바람직하다. 여기서, 상기 불순물은 주로 확산, 이온 주입 등을 수행하여 도핑시킬 수 있다.
도 6을 참조하면, 상기 결과물 상에 게이트 절연막(130a)을 형성한다. 상기 게이트 절연막(130a)은 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다.
상기 실리콘 산화막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 기판 상에 실리콘 산화물을 증착하여 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 채널막 패턴의 표면을 습식 산화(Wet Oxidation)시켜 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 산소를 포함하는 산화 가스가 제공되는 분위기에서 채널막 패턴의 표면을 열 산화시켜 형성될 수 있다. 반면에, 상기 게이트 절연막(130)은 금속 산화물을 포함하는 금속산화막일 수 있다. 상기 금속산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다. 도면에 도시하지 않았지만, 상기 게이트 절연막은 상기 스페이서(120) 및 기판(100) 상에 존재할 수 있다.
이어서, 상기 게이트 절연막(130a)이 형성된 기판 상에 도전성 물질을 증착하여 도전막(140a)을 형성한다. 상기 도전성 물질은 도핑된 폴리실리콘 또는 금속물질을 포함한다. 즉, 도전막은 N+형으로 도핑된 폴리실리콘막을 포함하거나 폴리실리콘막 및 금속 실리사이드막을 포함하거나 금속막을 포함할 수 있다. 이 경우, 상기 금속 실리사이드는 텅스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 또는 탄탈륨 실리사이드(TaSiX) 등을 포함한다. 상기 금속은 텅스텐, 티타늄 등을 포함한다.
이어서, 도전막(140a) 상에 게이트 전극의 형성영역을 정의하는 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴은 채널막 패턴과 수직하는 방향으로 연장되는 라인 형상을 갖는다. 이후, 상기 마스크 패턴을 식각 마스크로 적용하여 상 기 노출되는 도전막과 게이트 절연막을 순차적으로 식각한다. 그 결과 게이트 전극(140) 및 게이트 절연막 패턴(130)이 형성된다.
상기 게이트 전극(140)은 도 3에 도시된 바와 같이 상기 채널막 패턴(110)과 수직하는 방향으로 연장되고, 상기 스페이서(120)가 형성된 채널막 패턴(110)과 기판(100) 상에 연속적으로 위치한다. 구체적으로 상기 게이트 전극(140)은 스페이서(130)가 형성된 채널막 패턴(110)의 측면과 및 게이트 절연막 패턴(130)이 형성된 채널막 패턴(110)의 상면을 감싸는 라인 형상을 갖는다.
실시예 2
도 7 내지 13은 본 발명의 실시예 2에 따른 스택형 반도체 메모리 소자의 제조방법을 설명하기 위한 사시도들이다.
도 7을 참조하면, 단결정으로 이루어지는 시드를 갖는 기판(200)을 마련한다.
상기 시드를 갖는 기판의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon-on-insualtor : SOI) 기판, 단결정 실리콘을 포함하는 물질을 시드로 사용한 선택적 에피택시얼 성장을 수행하여 획득한 박막인 에피택시얼막 등을 들 수 있다. 본 발명의 실시예에서는 상기 시드를 갖는 기판(200)으로서 실리콘 기판을 선택한다. 또한, 상기 기판(200) 상에는 제1 게이트 전극, 금속 배선, 로직 소자 등과 같은 반도체 구조물(210)이 형성되어 있는 것이 바람직하다. 그리고, 상기 기판(200) 상에 산화물로 이루어지는 층간 절연막(218)을 형성한다.
도 8을 참조하면, 상기 층간 절연막을 사진 식각 공정과 같은 패터닝 공정을 수행한다. 그 결과 상기 층간 절연막은 상기 기판(200)의 표면을 노출시키는 개구부(215)들을 갖는 절연막 패턴(220)으로 형성된다.
본 실시예에서는 상기 절연막 패턴(220)을 형성한 후, HF 용액 등을 사용하여 개구부들에 노출된 기판(200)의 표면 처리를 더 수행할 수도 있다. 이는, 상기 기판(200)의 표면에 얇게 형성되는 자연 산화막을 제거하면서 상기 기판(200)의 표면에 수소 페시베이션(hydrogen passivation) 처리를 하기 위함이다.
도 9를 참조하면, 상기 개구부(215)에 충분하게 매몰된 플러그(230)를 형성한다. 상기 플러그(230)는 단결정 콘택이다. 상기 플러그(230)는 상기 개구부(215)에 노출된 기판(200)을 시드 이용한 선택적 에피택시얼 성장을 수행하여 형성될 수 있다.
이어서, 상기 절연막 패턴(220) 상에 상기 플러그(230)와 연결되는 채널막 패턴(240)을 형성한다.
일 예로서, 상기 채널막 패턴(240)은 절연막 패턴 상에 비정질 박막을 형성한 후 레이저빔을 조사하여 결정화시켜 획득될 수 있다.
구체적으로 상기 플러그가 형성된 절연막 패턴(220) 상에 비정질 박막을 형성한다. 상기 비정질 박막은 비정질 실리콘막이다. 이어서, 상기 비정질 박막에 레이저빔을 조사하여 상기 비정질 박막의 결정 구조를 변환시킴으로써 상기 비정질 박막을 단결정 박막으로 형성한다. 상기 단결정 박막을 형성하는 방법은 도 4에서 충분히 설명하였기에 생략한다. 이후, 상기 단결정 박막을 식각 마스크를 이용하여 선택적으로 패터닝한다. 그 결과 그 측면이 양의 기울기를 갖는 채널막 패턴(240)이 형성된다. 즉, 상기 채널막 패턴(240)은 하부 폭이 상부 폭보다 큰 사다리꼴 형상을 갖는다.
다른 예로서, 상기 채널막 패턴(240)은 상기 플러그를 시드로 이용한 선택적 에피택시얼 공정을 수행하여 형성할 수 있다.
구체적으로, 상기 절연막 패턴(220) 상에 상기 플러그를 노출시키면서 상기 채널막 패턴의 형성영역을 정의하는 개구를 갖는 몰드막 패턴(미도시)을 형성한다. 이어서, 상기 플러그를 시드로 이용한 선택적 에피택시얼 성장 공정을 수행하여 몰드막 패턴의 개구 내에 충분히 매몰된 단결정의 박막을 형성한다. 상기 에피택시얼 성장 공정은 소스 가스가 제공되며, 약 800 내지 900℃의 온도조건에서 수행하는 것이 바람직하다. 상기 선택적 에피택시얼 성장 공정 시에 사용되는 소스 가스의 예로서는 실리콘테트라클로라이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 이어서, 상기 몰드막 패턴의 상면이 노출될 때까지 상기 단결정 박막을 평탄화 시키는 공정을 수행한 후 상기 몰드막 패턴을 제거한다. 그 결과 측면이 음의 기울기를 갖는 채널막 패턴이 형성된다. 즉, 상기 채널막 패턴은 상부 폭이 하부 폭보다 큰 사다리꼴 형상을 갖는다.
도 10을 참조하면, 상기 채널막 패턴(240)이 형성된 절연막 패턴(220) 상에 스페이서용 절연막(252)을 연속적으로 형성한다. 상기 스페이서용 절연막(252)은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 상기 스페이서용 절연막(252)은 약 100 내지 700Å의 두께를 갖고, 바람직하게는 약 200 내지 400Å의 두께를 갖는다.
도 11을 참조하면, 상기 스페이서용 절연막에 전면 식각 공정을 수행한다. 그 결과 상기 스페이서용 절연막은 상기 채널막 패턴(240)의 측면에 존재하는 스페이서(255)로 형성된다.
상기 스페이서(255)는 상기 절연막 패턴 상에 형성된 상기 채널막 패턴(240)이 서로 다른 높이를 가질 경우 이후 형성되는 게이트 전극(미도시)과 대응되어 채널막 패턴(240)에서 형성되는 채널의 길이가 서로 달라지는 것을 방지할 수 있다. 또한, 상기 스페이서(255)는 상기 측면이 양의 기울기를 갖는 채널막 패턴(240)에 불순물의 이온 주입할 경우 상기 채널막 패턴(240)에 불순물의 이온 주입량이 균일하지 못하는 문제점을 방지할 수 있다. 또한, 상기 스페이서(255)는 상기 채널막 패턴의 저면과 면접하는 절연막 패턴에 리세스가 형성될 경우 상기 리세스를 커버하여 상기 리세스 내에 게이트 전극의 도전성 물질이 채워지는 것을 방지할 수 있다.
이후, 상기 스페이서(255)가 형성된 채널막 패턴(240)에 불순물을 도핑한다. 상기 불순물의 예로서는 보론(B), 포스포러스(P), 아르제닉(As) 등을 들 수 있고, 이들은 단독으로 사용하는 것이 바람직하다. 여기서, 상기 불순물은 주로 확산, 이온 주입 등을 수행하여 도핑시킬 수 있다.
도 12를 참조하면, 상기 결과물 상에 게이트 절연막(260)을 형성한다. 상기 게이트 절연막은 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다.
상기 실리콘 산화막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 기판 상에 실리콘 산화물을 증착하여 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 채널막 패턴의 표면을 습식 산화(Wet Oxidation)시켜 형성될 수 있다. 또한, 상기 실리콘 산화막은 상기 산소를 포함하는 산화 가스가 제공되는 분위기에서 채널막 패턴의 표면을 열 산화시켜 형성될 수 있다.
반면에, 상기 게이트 절연막(260)은 금속 산화물을 포함하는 금속산화막일 수 있다. 상기 금속산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다.
이어서, 상기 게이트 절연막(260)이 형성된 기판 상에 도전성 물질을 증착하여 도전막(268)을 형성한다. 상기 도전성 물질은 도핑된 폴리실리콘 또는 금속물질을 포함한다. 즉, 상기 도전막(260)은 N+형으로 도핑된 폴리실리콘막을 포함하거나 폴리실리콘막 및 금속 실리사이드막을 포함하거나 금속막을 포함할 수 있다. 이 경우, 상기 금속 실리사이드은 텅스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX), 또는 탄탈륨 실리사이드(TaSiX) 등을 포함한다. 상기 금 속은 텅스텐, 티타늄 등을 포함한다.
도 13을 참조하면, 상기 도전막(240) 상에 게이트 전극의 형성영역을 정의하는 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴은 채널막 패턴과 수직하는 방향으로 연장되는 라인 형상을 갖는다.
이후, 상기 마스크 패턴을 식각 마스크로 적용하여 상기 노출되는 도전막과 게이트 절연막을 순차적으로 식각한다. 그 결과 상기 도전막은 게이트 전극(270)으로 형성되고, 상기 게이트 절연막은 게이트 절연막 패턴(262)으로 형성된다.
상기 게이트 전극(270)은 상기 채널막 패턴(240)과 수직하는 방향으로 연장되고, 상기 스페이서(255)가 형성된 채널막 패턴(240)과 절연막 패턴(220) 상에 연속적으로 위치한다. 구체적으로 상기 게이트 전극(270)은 스페이서(255)가 형성된 채널막 패턴(240)의 측면과 및 게이트 절연막 패턴(262)이 형성된 채널막 패턴(240)의 상면을 감싸는 라인 형상을 갖는다.
이후, 상기 게이트 전극(270)들이 형성된 절연막 패턴 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 게이트 전극(270)의 측벽에 게이트 스페이서를 형성할 수 있다. 이어서, 상기 게이트 스페이서 및 게이트 전극을 이온주입 마스크로 이용하여 노출된 채널막 패턴에 이온주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 상기 채널막 패턴에 소오스/드레인 영역(미도시)에 해당되는 콘택 영역을 더 형성될 수 있다.
위에서, 본 발명에 따른 스페이서를 갖는 채널막 패턴을 포함하는 메모리 소자의 제조방법은 스택형 메모리 소자에 적용된 것으로 도시되어 설명되었다. 그 러나, 본 발명에 따른 메모리 소자의 제조방법은 스택형 메모리 소자뿐만 아니라 다양한 반도체 메모리 소자, 즉 DRAM, SRAM 및 MRAM 등에도 적용될 수 있다.
상술한 방법에 따르면, 상기 채널막 패턴의 측벽에 스페이서를 형성함으로써 상기 채널막 패턴이 양의 기울기를 가질 경우 발생되는 불순물의 이온주입량의 불균형을 최소화시킬 수 있다. 또한, 상기 스페이서는 상기 채널막 패턴이 서로 다른 높이를 가질 경우 상기 채널막 패턴들에서 각각 형성되는 채널의 길이가 달라지는 문제점을 방지할 수 있다. 또한, 상기 스페이서는 채널막 패턴을 형성시 상기 채널막 패턴 저면의 일부를 노출시키면서 기판에 생성된 리세스 내로 게이트 전극의 도전성 물질이 매몰되는 것을 방지할 수 있다. 또한, 상기 스페이서는 상기 채널막 패턴의 음의 기울기를 가질 경우 이후 게이트 전극을 형성하기 위한 폴리실리콘막의 식각 공정시 상기 채널막 패턴의 측벽에 게이트 전극의 도전성 물질이 잔류하는 문제점을 방지할 수 있다. 따라서, 문턱전압 및 전류의 산포가 균일한 반도체 메모리 소자를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (17)
- 기판 상에 형성되고, 측면과 상면을 갖는 단결정의 채널막 패턴;상기 채널막 패턴의 측면에 형성된 스페이서; 및상기 스페이서가 형성된 채널막의 측면과 상면을 감싸는 구조를 갖는 게이트전극을 포함하는 반도체 메모리 소자.
- 제1 항에 있어서, 상기 채널막 패턴은 그 측면이 양의 기울기, 음의 기울기 또는 수직 기울기를 갖는 것을 특징으로 하는 반도체 메모리 소자.
- 제1 항에 있어서, 상기 채널막 패턴은 보론, 아르제닉 또는 포스포러스를 포함하는 불순물이 도핑된 것을 특징으로 하는 반도체 메모리 소자.
- 제1 항에 있어서, 상기 스페이서는 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1 항에 있어서, 상기 채널막 패턴 상에 형성된 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 구조물이 형성된 단결정의 기판;단결정의 기판 상에 형성되고, 상기 기판을 부분적으로 노출시키는 개구를 갖는 절연막 패턴;상기 개구에 충분하게 매립된 단결정의 플러그;상기 플러그가 형성된 절연막 패턴 상에 형성되고, 측면과 상면을 갖는 단결정의 채널막 패턴;상기 채널막 패턴의 측면에 형성된 스페이서; 및상기 스페이서가 형성된 채널막의 측면과 상면을 감싸는 구조를 갖는 게이트 전극을 포함하는 반도체 메모리 소자.
- 제6 항에 있어서, 상기 채널막 패턴 상에 형성된 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 기판 상에 측면과 상면을 갖는 단결정의 채널막 패턴을 형성하는 단계;상기 채널막 패턴의 측면에 실리콘 산화물 스페이서를 형성하는 단계;상기 채널막 패턴의 상면에 게이트 절연막 패턴을 형성하는 단계; 및상기 스페이서 및 상기 게이트 절연막 패턴이 형성된 채널막 패턴을 감싸는 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 반도체 메모리 소자.
- 제8 항에 있어서, 상기 채널막 패턴은상기 기판 상에 비정질 박막을 형성하는 단계;상기 비정질 박막에 레이저빔을 조사하여 상기 비정질 박막의 결정 구조를 변환시킴으로써 상기 비정질 박막을 단결정 박막으로 형성하는 단계; 및상기 단결정 박막을 패터닝하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제9 항에 있어서, 상기 채널막 패턴은 그 측면이 양의 기울기를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제8 항에 있어서, 상기 채널막 패턴을 형성한 이후에 불순물을 이온 주입시키는 단계를 더 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제8 항에 있어서, 상기 스페이서는,상기 채널막 패턴이 형성된 절연막 패턴 상에 스페이서용 절연막을 형성하는 단계; 및상기 스페이서용 절연막을 전면 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제8 항에 있어서, 상기 채널막 패턴의 상면에 게이트 절연막을 더 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 구조물이 형성된 단결정 기판을 마련하는 단계;상기 단결정 기판 상에 상기 단결정 기판을 부분적으로 노출시키는 개구를 갖는 절연막 패턴을 형성하는 단계;상기 절연막 패턴의 개구에 충분하게 매립된 단결정의 플러그를 형성하는 단계;상기 플러그가 형성된 절연막 패턴 상에 측면과 상면을 갖는 단결정의 채널막 패턴을 형성하는 단계;상기 채널막 패턴의 측면에 스페이서를 형성하는 단계;상기 스페이서가 형성된 채널막 패턴 상에 게이트 절연막 패턴을 형성하는 단계; 및상기 스페이서 및 상기 게이트 절연막 패턴이 형성된 채널 산화막 패턴의 상면을 감싸는 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제14 항에 있어서, 상기 플러그 및 상기 채널막 패턴은 인-시튜 또는 동시에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제14 항에 있어서, 상기 채널막 패턴은,상기 절연막 상에 상기 플러그를 노출시키면서 상기 채널막 패턴의 형성영역을 정의하는 개구를 갖는 몰드막 패턴을 형성하는 단계;상기 플러그를 시드로 이용한 선택적 에피택시얼 성장 공정을 수행하여 몰드막 패턴의 개구 내에 충분히 매몰된 단결정의 박막을 형성하는 단계;상기 몰드막 패턴의 상면이 노출될 때까지 상기 단결정 박막을 연마하여 상기 단결정 박막을 채널막 패턴으로 형성하는 단계; 및상기 몰드막 패턴을 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 스택형 반도체 소자의 제조 방법.
- 제14 항에 있어서, 상기 채널막 패턴은,상기 플러그가 형성된 절연막 패턴 상에 비정질 박막을 형성하는 단계;상기 비정질 박막에 레이저빔을 조사하여 상기 비정질 박막의 결정 구조를 변환시킴으로써 상기 비정질 박막을 단결정 박막으로 형성하는 단계; 및상기 단결정 박막을 패터닝하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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