TWI692110B - 半導體裝置、顯示裝置、及濺鍍靶材 - Google Patents

Abstract

本發明的半導體裝置具備：基板；設置於前述基板的一面之導電配線；以及與前述導電配線電性連接之薄膜電晶體。前述導電配線具有藉由第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持銅層或銅合金層而成之3層構成。前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層包含氧化銦。前述薄膜電晶體具有由氧化物半導體所構成的通道層。前述氧化物半導體係複合氧化物，該複合氧化物包含氧化銦、氧化銻、和具有比前述氧化銦及前述氧化銻之每一者的量還要少的量之氧化鈰。在前述氧化物半導體中，當未計數氧之元素的合計設為100at%時，銦及銻之每一者的量為40at%以上。

Description

半導體裝置、顯示裝置、及濺鍍靶材

本發明係關於半導體裝置、顯示裝置、及濺鍍靶材。

使用氧化物半導體作為通道層的薄膜電晶體，與矽半導體相比較，漏電流小2位數，作為省電裝置備受矚目。又，由於此種薄膜電晶體，對高電壓具有耐受性，故使用於功率半導體元件亦受到矚目。

又，在使用矽半導體的電路構成、或使用氧化物半導體的電路構成中，以將上述之裝置內的電路構成元件電性連接的導電配線而言，期望是低電阻的導電配線。由於鋁的電阻係數(比電阻)為2.7μΩcm，銅的電阻係數為1.7μΩcm，故嘗試從鋁配線改換成銅配線作為低電阻的導電配線。近年來，期望具有更良好的導電性之銅配線。

例如，專利文獻1提供一種具備以含有銦及鋅之氧化物層夾持的銅層之金屬配線。氧化鋅的含量設為10重量%以上且小於35重量%。專利文獻1的段落[0050]中表記為氧化鋅(ZnO)、銦氧化物(InO)等。專利文獻1的請求項1中，沒有關於氧化物所含的金屬元素之銦的具體記載，且也沒有顯示金屬元素的定義，故金屬 元素的原子比(at%)不明確。假如以銦氧化物(InO)換算時，在氧化鋅之含量的下限值10重量%條件下之氧化物層的原子比為約15at%。當鋅元素的量相對於銦元素與鋅元素的合計超過10at%時，耐鹼性會變大，難以獲得歐姆接觸。鋅元素的量愈多，這種傾向愈顯著。又，當鋅元素的量超過10at%時，會導致包含氧化鋅及氧化銦之複合氧化物的表面電阻降低，在將此種金屬配線電性安裝於基板等的步驟中會造成妨礙。專利文獻1並未揭示此種課題。又，專利文獻1並未揭示任何關於銅的遷移(migration)或擴散之問題。

另一方面，就改善銅對於玻璃基板或矽基板的密接性之技術而言，專利文獻2及專利文獻3揭示有將鋅(Zn)、鈣(Ca)、鎂(Mg)、錳(Mn)等作為合金元素添加於銅的方法。然而，在專利文獻2及專利文獻3中，由於係採用銅合金與構成玻璃基板或薄膜電晶體的半導體層直接接觸之構成，所以會有無法完全抑制銅元素對銅層(銅合金層)的基底(基底層、玻璃基板或半導體層)擴散之問題。此外，專利文獻2及專利文獻3中，當然未揭示以導電性金屬氧化物層夾持銅合金層之類的3層構成。

又，關於使用銅合金直接形成於基板的導電配線，例如，在以具有10μm寬度以下的線寬(細線)的方式形成有導電配線時，有時於該製造步驟中導電配線會從基板剝離。例如，在濕式蝕刻步驟所形成的導電配線，會有在濕式蝕刻步驟之後進行的洗淨步驟或半導 體圖案步驟等的顯影步驟中，有因靜電破壞而產生部分剝落(導電配線的欠缺或斷線)之情況。導電配線的線寬愈細，導電配線剝落的傾向愈顯著。此種製造步驟的課題並未揭示於專利文獻1、專利文獻2、及專利文獻3。

專利文獻4揭示有In、Ga、Zn、Sn、Sb等元素作為氧化物半導體膜。然而，在段落[0030]的揭示中，除了In-Zn系、Sn-In-Zn系之外，並未詳細記載氧化物半導體組成，例如，未記載使用氧化銻或氧化鈰時的作用或功效。

先前技術文獻 專利文獻

專利文獻1 日本國特開2014-78700號公報

專利文獻2 日本國特開2011-91364號公報

專利文獻3 日本國特許第5099504號公報

專利文獻4 日本國特開2007-73704號公報

鋁配線為低電阻配線，因鋁鈍化而具有實用的可靠性。因此，以使用於功能裝置的導電配線而言，多採用鋁配線。然而，因在純度高，且具有導電性優異的鋁配線之功能裝置的製造過程中的熱歷程、或者因長期的保存等原因，而容易在鋁配線的表面產生小丘(hillock)(半球狀等的突起物)，容易發生絕緣不良等可靠性降低的情況。為了解決發生小丘的問題，一般係使用添加有少量Nd(釹)或Ta(鉭)等金屬的鋁合金。

高純度鋁具有2.7μΩcm的電阻係數，而藉由將Nd或Ta添加於鋁所導致之電阻係數的增加係分別為3.7μΩcm/at%、8.6μΩcm/at%。換言之，藉由在鋁中添加1at%的Nd，鋁合金(Al-Nd系合金)的電阻係數在計算上會成為6.4μΩcm，與高純度鋁相比較，電阻係數變差。此外，一般來說，鋁合金配線中的目標電阻係數係設為6μΩcm以下。

銅合金配線由耐鹼性的觀點來看係優於鋁合金配線。即便從此種耐化學性的觀點來看，亦要求採用銅合金配線作為使用於功能裝置的導電配線。再者，鋁或鋁合金無法獲得對於ITO等透明電極之歐姆接觸。因此，即便由歐姆接觸的觀點來看，亦期待採用銅或銅合金作為使用於功能裝置之導電配線。

相較於鋁，高純度的銅具有1.7μΩcm的電阻係數，期待銅配線作為取代鋁合金配線之導電配線。然而，銅配線具有銅容易擴散而導致可靠性降低，以及銅的表面不會鈍化，銅氧化物隨時間經過形成，使得銅氧化物的量增加等的缺點。當形成於銅的表面之銅氧化物的膜厚增加時，表面電阻會變高，在將銅配線電性安裝於基板等的步驟中會產生問題。銅配線中之銅氧化物的形成不僅會增加銅配線的表面電阻，而且因為接觸電阻的偏差，薄膜電晶體的臨界值電壓(Vth)會變動(偏差)，所以較不理想。在銅配線或銅合金配線對於電極等的電性安裝中，為了去除配線表面的銅氧化物，必須進行螯合(chelate)洗淨之類的前處理。

在電子裝置中，為了抑制因銅的特性所致之基本課題之銅的擴散，多使用以鈦(Ti)、鉬(Mo)、鎢(W)等的高熔點金屬夾持銅的3層構成、或2層構成。然而，此等高熔點金屬，難以與銅一併(使用單成分的蝕刻劑，一次)圖案化(形成圖案)。多以與將銅形成圖案時使用的蝕刻液相異的蝕刻液來進行Ti或Mo等的圖案化，或者藉由乾蝕刻進行圖案化。例如，在液晶顯示裝置中，有時在氧化矽等的絕緣層上，形成具有鈦/銅之2層構成的配線。

再者，在形成電路的步驟、或形成構成顯示裝置之薄膜電晶體的矩陣的步驟中，在電路元件或薄膜電晶體的連接點(墊等)、與位於連接點上部的配線之間，必須經由貫穿孔採取電性接觸。此時，由於在上述之高熔點金屬的表面或銅的表面形成有銅氧化物層，故多會產生高的接觸電阻。換言之，在以往的銅配線中，難以獲得電性安裝所需的歐姆接觸。此外，露出於空氣的銅薄膜，在熱處理中會異常生長，在薄膜的表面容易產生疎化，容易使電阻係數惡化。

此外，以被稱為IGZO之包含氧化銦和氧化鎵和氧化鋅之複合氧化物形成的通道層(氧化物半導體層)，由於會確保結晶化所致之可靠性，故以在400℃至700℃的溫度範圍進行熱處理居多。在液晶顯示裝置等的製造步驟中，於此熱處理時，發生鈦及銅相互擴散，導致銅配線的導電率大幅惡化之情況甚多。在不進行熱處理的情況下，在以IGZO形成的通道層中會有隨時間 經過變化所致之臨界值電壓(Vth)的變動，並不實用。關於隨時間經過變化所致之臨界值電壓(Vth)的變動，氧化物半導體層中之氧缺陷等的雜質能階(impurity level)的變化被認為是被吸藏於氧化物半導體層之氫的影響。鈦或鈦氮化物容易吸藏氫，亦可預料因包含於金屬電極或金屬配線的氫所致之電晶體特性變化。再者，在源極電極或閘極電極以鈦或銅形成時，會有與通道層接觸之鈦等的金屬將形成通道層(氧化物半導體層)的氧化物半導體還原，並使電晶體特性降低之情況。在具備以IGZO等所形成之通道層的薄膜電晶體的製造步驟中，要求不會導致銅配線的導電率惡化之低溫製程。

又，氧化銦或氧化銻在濺鍍等的真空成膜中，會有產生氧欠缺的情況，難以獲得充分的半導體特性。再者，以含有氧化銦或氧化銻的氧化物半導體所形成的通道層，在使用濕式蝕刻等的製造製程形成源極電極等的步驟中，容易受到蝕刻破壞。需要有難以受到使用於濕式蝕刻之蝕刻劑的影響之氧化物半導體。

本發明係有鑑於上述課題而完成者，目的在提供一種即便使用銅配線也可具有良好的可靠性，且可容易製造之半導體裝置、顯示裝置、及濺鍍靶材。

本發明之第1態樣的半導體裝置，具備：基板；設於前述基板的一面之導電配線；及與前述導電配線電性連接之薄膜電晶體；前述導電配線具有銅層或銅合金層被第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持而成之3層構成；前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層包含氧化銦；前述薄膜電晶體具有由氧化物半導體所構成的通道層；前述氧化物半導體係複合氧化物，該複合氧化物包含氧化銦、氧化銻、和具有比前述氧化銦及前述氧化銻之每一者的量還要少的量之氧化鈰；在前述氧化物半導體中，當將未計數氧的元素的合計設為100at%時，則銦及銻之每一者的量為40at%以上。

在本發明第1態樣的半導體裝置中，在前述氧化物半導體中，將未計數氧之銦、銻及鈰的合計設為100at%時，銦及銻之每一者的量係可在45at%以上49.8at%以下的範圍內，鈰的量係可在10at%以下0.4at%以上的範圍內。

在本發明第1態樣的半導體裝置中，前述薄膜電晶體亦可具有前述通道層會接觸並至少含有氧化鈰之絕緣膜。

在本發明第1態樣的半導體裝置中，亦可為前述銅合金層包含固溶於銅之第1元素、和陰電性小於銅及前述第1元素之第2元素；前述第1元素及前述第2元素為添加於銅時的電阻係數上升率是1μΩcm/at%以下的元素；前述銅合金層的電阻係數係在1.9μΩcm至6μΩcm的範圍內。

在本發明第1態樣的半導體裝置中，在前述銅合金層中，前述第1元素為鋅，前述第2元素為鈣；當將銅、鋅及鈣的合計設為100at%時，前述銅合金層係在0.2at%以上5.0at%以下的範圍內可含有前述第1元素，在0.2at%以上5.0at%以下的範圍內可含有前述第2元素，且可含有銅作為剩餘部分。

在本發明第1態樣的半導體裝置中，前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層，係含有氧化銦作為主要的導電性金屬氧化物，並含有選自由氧化銻、氧化鋅及氧化鎵所構成的群組之1種以上的導電性金屬氧化物。

本發明第2態樣的顯示裝置係具備第1態樣之半導體裝置。

在本發明第2態樣的顯示裝置中，具備由導電配線所形成的天線，該導電配線具有藉由第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持銅層或銅合金層而成的3層構成；前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層亦可包含氧化銦。

本發明第3態樣的濺鍍靶材係使用於第1態樣之半導體裝置的製造之濺鍍靶材，其含有氧化銦及氧化銻作為主材，且含有具有作為安定化劑的氧化鈰之複合氧化物；在前述複合氧化物中，將未計數氧之銦、銻及鈰的合計設為100at%時，銦及銻之每一者的量係在45at%以上49.8at%以下的範圍內，鈰的量係在10at%以下0.4at%以上的範圍內。

本發明第4態樣的濺鍍靶材，係使用於構成第1態樣的半導體裝置之銅合金層的形成之濺鍍靶材，其含有固溶於銅之第1元素、和陰電性小於銅及前 述第1元素之第2元素；前述第1元素為鋅，前述第2元素為鈣；當將銅、鋅及鈣的合計設為100at%時，前述第1元素的含量係在0.2at%以上5.0at%以下的範圍內，前述第2元素的含量係在0.2at%以上5.0at%以下的範圍內，除前述第1元素及前述第2元素以外的剩餘部分係含有銅。

根據上述之本發明的態樣，可提供一種使用具有高導電率的導電配線，能夠以低溫製程形成，且具備特性穩定的薄膜電晶體之半導體裝置、顯示裝置。

1‧‧‧第1基板

2‧‧‧第2基板

3‧‧‧半導體裝置

4‧‧‧液晶層

8‧‧‧透明電極

9‧‧‧畫素電極

11‧‧‧第1導電性金屬氧化物層

12‧‧‧第2導電性金屬氧化物層

13‧‧‧銅合金層

14‧‧‧畫素開口部

15‧‧‧電力接收部

16‧‧‧電源控制部

17‧‧‧觸控驅動控制部

18‧‧‧觸控驅動切換電路

19‧‧‧觸控檢測切換電路

20‧‧‧觸控信號收發控制部

21‧‧‧第1導電配線

22‧‧‧第2導電配線

23‧‧‧第3導電配線

24‧‧‧第4導電配線

25A、25B‧‧‧導體圖案

26‧‧‧源極信號切換電路

27‧‧‧閘極信號切換電路

28‧‧‧電力送電部

29‧‧‧信號傳送接收部

30‧‧‧半導體界面

31‧‧‧源極配線

35、135‧‧‧通道層

36、136‧‧‧源極電極

37、137‧‧‧汲極電極

38、138‧‧‧閘極電極

39‧‧‧薄膜電晶體

41‧‧‧第1絕緣層

42‧‧‧第2絕緣層

43‧‧‧第3絕緣層

45、93‧‧‧接觸孔

50‧‧‧貫穿孔

51‧‧‧第1重疊部

52‧‧‧第2重疊部

55‧‧‧第5導電配線

56‧‧‧第6導電配線

60、61‧‧‧第1連接用墊

62、63‧‧‧第2連接用墊

67‧‧‧源極配線

69‧‧‧閘極配線

71‧‧‧有效顯示區域

72‧‧‧邊框區域

81‧‧‧第1天線單元(天線單元)

82‧‧‧第2天線單元(天線單元)

83‧‧‧第3天線單元(天線單元)

84‧‧‧第4天線單元(天線單元)

87‧‧‧上部電極

88‧‧‧下部電極

89‧‧‧切換電晶體(薄膜電晶體)

91‧‧‧電洞注入層(有機EL層)

92‧‧‧發光層(有機EL層)

94‧‧‧堤壩

96‧‧‧平坦化層

97‧‧‧透明樹脂層

100‧‧‧顯示裝置基板

109‧‧‧密封層

110‧‧‧顯示部

116‧‧‧中心線

120‧‧‧控制部

121‧‧‧影像信號控制部

122‧‧‧觸控感測控制部

123‧‧‧系統控制部

130‧‧‧檢波、AD轉換部

139‧‧‧驅動電晶體(薄膜電晶體)

140‧‧‧電源線

141‧‧‧下部絕緣層

142‧‧‧中間絕緣層

143‧‧‧上部絕緣層

164、165‧‧‧環形天線

200‧‧‧濺鍍裝置

201‧‧‧真空腔室

202‧‧‧保持器

203‧‧‧真空泵

204‧‧‧濺鍍氣體供給部

205‧‧‧電源

206‧‧‧背襯板

207‧‧‧濺鍍靶材

208‧‧‧基板

300‧‧‧陣列基板

R‧‧‧紅畫素

G‧‧‧綠畫素

B‧‧‧藍畫素

BM‧‧‧黑色矩陣

OB‧‧‧觀察者

OC‧‧‧外覆層

DSP1、DSP2‧‧‧顯示裝置

圖1係局部地表示具備本發明第1實施形態之半導體裝置之顯示裝置的剖面圖。

圖2係局部地表示具備本發明第1實施形態之半導體裝置之顯示裝置的平面圖。

圖3係局部地表示本發明第1實施形態之半導體裝置的剖面圖。

圖4係局部地表示構成本發明第1實施形態之半導體裝置之構成要素的導電配線之剖面圖。

圖5係表示設置有使用於本發明第1實施形態之半導體裝置的製造之濺鍍靶材的濺鍍裝置之概略構成圖。

圖6係表示構成具備本發明第2實施形態之半導體裝置的顯示裝置之控制部(影像信號控制部、系統控制部、及觸控感測控制部)及顯示部之方塊圖。

圖7係局部地表示具備本發明第2實施態樣之半導體裝置的顯示裝置之剖面圖。

圖8係局部地表示構成本發明第2實施態樣之顯示裝置的陣列基板(第1基板)之剖面圖，係說明形成於陣列基板的驅動電晶體及有機EL的發光層之圖。

圖9係由觀察者觀看本發明第2實施態樣之顯示裝置的圖，表示形成於顯示裝置基板(第2基板)之第1導電配線、第2導電配線、第1天線單元、第2天線單元、控制部等的電路之平面圖。

圖10係表示形成於構成本發明第2實施態樣之顯示裝置的陣列基板(第1基板)之第3天線單元、第4天線單元、源極信號切換電路、閘極信號切換電路、驅動有機EL之驅動電晶體等的電路之平面圖。

圖11係將構成具備本發明第2實施形態之半導體裝置的顯示裝置之顯示裝置基板所形成的第1天線單元加以放大顯示之部分平面圖。

圖12係表示形成於構成具備本發明第2實施形態之半導體裝置的顯示裝置之顯示裝置基板的第1天線單元之圖，係沿著圖11所示之A-A’線的剖面圖。

圖13係表示形成於構成具備本發明第2實施形態之半導體裝置的顯示裝置之顯示裝置基板的第1天線單元、和形成於陣列基板的第3天線單元的重疊之立體圖。

用以實施發明的形態

以下，參照圖面，說明關於本發明的實施形態。

本發明的實施形態中，係針對使用氧化物半導體作為通道層的薄膜電晶體之半導體裝置、使用具有電阻(比電阻)低且接觸電阻低之3層構成的銅合金配線之半導體裝置、適用此種半導體裝置的顯示裝置進行說明。此外，就使用於上述半導體裝置的製造之新穎的濺鍍靶材進行說明。

以下的說明中，對相同或實質相同的功能及構成要素，標註相同符號，並省略或簡化其說明，或者，僅於必要的情況進行說明。各圖中，為了將各構成要素設成可在圖面上辨識之程度的大小，所以使各構成要素的尺寸及比例與實際者適宜地相異。又，依照需要，省略了難以圖示的要素，例如，構成顯示裝置的絕緣層、緩衝層、形成半導體的通道層之複數層構成、薄膜電晶體的數量，以及形成導電層的複數層構成、對液晶層賦予初期配向的配向膜、偏光膜，相位差膜等的光學膜、保護用蓋玻璃、背光等的圖示。

作為可適用於本發明實施形態之半導體裝置的基板，係可適用矽、碳化矽、矽鍺等的半導體基板、無鹼玻璃等的玻璃基板、陶瓷基板、石英基板、藍寶石基板、聚醯亞胺或聚醯胺之類的塑膠基板等。在適用於半導體裝置的基板上，亦可在形成薄膜電晶體或導電性金屬氧化物層之前，先形成氧化矽或氮氧化矽之類的絕緣膜。在將半導體裝置適用於反射型顯示裝置的情況， 亦可在基板上，形成銀合金的薄膜。在以下的記載中，有時將基板稱為第1基板、第2基板。

使用於第1基板或第2基板、以及第1導電配線、第2導電配線、第3導電配線等的「第1」或「第2」等序數詞，係為了避免構成要素的混淆而附上者，未限定數量。第1導電配線、第2導電配線、第3導電配線，在以下的記載中，有時僅稱為導電配線。

第1導電性金屬氧化物層及第2導電性金屬氧化物層，在以下的說明中，有時僅大致稱為導電性金屬氧化物層。本發明實施形態的顯示裝置，可具有利用靜電電容方式之觸控感測功能。如後述，第1導電配線或第3導電配線等的導電配線，係可用作為觸控感測之檢測配線或驅動配線。在以下的記載中，有時將關於觸控感測的導電配線、電極、及信號僅稱為觸控配線、觸控驅動配線、觸控檢測配線、觸控電極、及觸控驅動信號。將為了驅動觸控感測而被施加到觸控感測配線的電壓稱為觸控驅動電壓，將為了驅動顯示功能層、即液晶層而被施加於共通電極與畫素電極間的電壓稱為液晶驅動電壓。將驅動有機EL層的電壓稱為有機EL驅動電壓。連接於共通電極的導電配線有時稱為共同配線。

以下記載的「俯視」意指由觀察者(後述之符號OB)觀察顯示裝置的顯示面(顯示裝置用基板的平面)之方向所看到的平面。本發明實施形態之顯示裝置的顯示部形狀、或限定畫素之畫素開口部的形狀、構成顯示裝置的畫素數並不受限。其中，在以下詳述的實施形態 中，在俯視下，將畫素開口部的短邊方向限定為X方向，將長邊方向(長度方向)限定為Y方向，又，將基板的厚度方向限定為Z方向，來說明顯示裝置。以下的實施形態中，亦可將如上述規定之X方向和Y方向調換，來構成顯示裝置。

(第1實施形態) (顯示裝置DSP1的構造)

圖1係局部地表示具備本發明第1實施形態的半導體裝置之顯示裝置DSP1的剖面圖。圖2係局部地表示具備本發明第1實施形態的半導體裝置之顯示裝置的平面圖。

顯示裝置DSP1係具備第1基板1、第2基板2、和被第1基板1及第2基板2所夾持的液晶層4之液晶顯示裝置。

在第1基板1上，積層有第1絕緣層41、第2絕緣層42、第3絕緣層43。如後述，在第1絕緣層41與第2絕緣層42之間設有薄膜電晶體39(半導體裝置3)。在第3絕緣層43上形成有畫素電極9，畫素電極9係經由設置於第3絕緣層43的接觸孔45(圖3參照)而與薄膜電晶體39電性連接。畫素電極9係例如被稱為ITO等的透明導電膜。在有機EL裝置或反射型顯示裝置的情況下，畫素電極9可設為銀合金或鋁等的光反射性反射電極。畫素電極9係設置於與後述的畫素開口部14對應的位置。畫素電極9及薄膜電晶體39在俯視下係形成矩陣狀(例如，參照圖10)。

在與第1基板1對向之第2基板2的面，規定有複數個畫素開口部14。在複數個畫素開口部14分別設置有紅畫素R、綠畫素G、及藍畫素B。

在彼此鄰接的畫素間，亦即在圖1所示的例中，於紅畫素R與綠畫素G之間，藍畫素B與紅畫素R之間，設置有黑色矩陣BM。又，如圖2所示，紅畫素R、綠畫素G及藍畫素B係藉由黑色矩陣BM被劃分成格子狀，而構成彩色濾光片。在彩色濾光片上，積層有透明樹脂之外覆層(overcoat layer)OC。在外覆層OC上，形成有ITO之透明電極8。

在第1基板1與第2基板2之間夾持有液晶層4。藉由薄膜電晶體39進行切換驅動，而在透明電極8與畫素電極9之間施加電壓，液晶層4藉由此施加電壓而驅動。

圖1所示的顯示裝置DSP1係以縱向電場(施加於畫素電極9與透明電極8之間的電壓)被驅動，惟亦可為IPS、FFS之類的橫向電場式液晶顯示裝置。

(半導體裝置)

圖3係局部地表示本發明第1實施形態之半導體裝置3的剖面圖。

半導體裝置3具備：第1基板1；設置於第1基板1上(基板的一面上)的導電配線；以及與導電配線電性連接之薄膜電晶體39。具體而言，在半導體裝置3中，於第1基板1上，形成有由氮氧化矽所構成的第1絕緣層41，在第1絕緣層41上形成有閘極電極38(導電配線)。 再者，在第1絕緣層41上，以覆蓋閘極電極38的方式，形成有屬閘極絕緣膜之第2絕緣層42。在第2絕緣層42上，形成有屬氧化物半導體之通道層35、汲極電極37(導電配線)及源極電極36(導電配線)。再者，在第2絕緣層42上，以覆蓋通道層35、汲極電極37及源極電極36的方式形成有第3絕緣層43。閘極電極38、第2絕緣層42、通道層35、汲極電極37及源極電極36係構成薄膜電晶體39。

源極電極36係與在和圖3的圖面呈垂直方向(Y方向)延伸的源極配線31(導電配線)電性連接。閘極電極38係與圖3的圖面中位於裡側的閘極配線(導電配線)電性連接。彼此相對之汲極電極37的端部與源極電極36的端部之距離係通道長L。藉由將通道長L設成較短，可使藉由薄膜電晶體39所進行之切換動作的上升急遽化。構成薄膜電晶體39的汲極電極37係經由接觸孔45與形成於第3絕緣層43上的畫素電極9電性連接。

圖4係局部地表示構成本發明第1實施形態的半導體裝置之閘極電極38的剖面圖。

在第1絕緣層41上，閘極電極38係具有藉由第1導電性金屬氧化物層11和第2導電性金屬氧化物層12夾持銅合金層13而成的3層構成。圖4中雖顯示閘極電極38的配線構造，但是具有此種3層構成之導電配線的構造亦可適用於閘極配線、源極配線31、汲極電極37、源極電極36。

此外，具有第1導電性金屬氧化物層11和銅合金層13和第2導電性金屬氧化物層12之3層構成的導電配線，除了適用於構成薄膜電晶體39的配線或電極之外，亦適用於形成於第1基板1上或第2基板2上之配線。例如，導電配線亦可使用於構成形成於基板上之電子電路(驅動電路等)的配線、由電子電路朝薄膜電晶體39延伸的引繞配線、觸控感測配線、天線配線、遮光圖案等。

導電配線由於可容易獲得在安裝上不可或缺的歐姆接觸，所以可適用於利用貫穿孔的多層配線。導電性金屬氧化物層的膜厚係可選擇自例如10nm至100nm的範圍。銅合金層的膜厚係可選擇自例如50nm至500nm的範圍。此等導電性金屬氧化物層或銅合金層13的成膜係以濺鍍等的真空成膜較佳。為了進行電性安裝，亦可在端子部的銅合金層13的部分實施鍍敷。

(銅合金層)

以下，針對銅合金層具體地說明。

銅合金層13包含：固溶於銅之第1元素、和陰電性小於銅及第1元素之第2元素。第1元素及前述第2元素為添加於銅時之電阻係數上升率是1μΩcm/at%以下的元素。銅合金層13的電阻係數係在1.9μΩcm至6μΩcm的範圍內。

本發明的實施形態中與銅固溶的元素，可換言之係例如包含在適用於車載之電子機器的使用範圍、即-(負)40℃至+(正)80℃的溫度區域中穩定取得銅被取代型固溶之元素。

在上述溫度範圍(電子機器的使用範圍)且添加於銅合金之元素量的範圍中，將銅的結晶構造中可取代銅原子的位置之元素判斷為「取得取代型固溶的元素」。又，元素(亦可為複數種)對銅的添加量，只要在銅合金的電阻係數(和比電阻同義)不超過6μΩcm的範圍即可。矩陣母材設為銅的情況，對銅具有廣固溶區域的金屬係可例示：金(Au)、鎳(Ni)、鋅(Zn)、鎵(Ga)、鈀(Pd)、錳(Mn)。鋁(Al)雖不廣，但對銅具有固溶區域。

作為添加於銅合金的元素，電阻係數小的添加元素(銅的合金元素)係可列舉：鈀(Pd)、鎂(Mg)、鈹(Be)、金(Au)、鈣(Ca)、鎘(Cd)、鋅(Zn)、銀(Ag)。此等元素對純銅添加1at%時，電阻係數的增加為大致1μΩcm以下。由於鈣(Ca)、鎘(Cd)、鋅(Zn)、銀(Ag)之電阻係數的增加為0.4μΩcm/at%以下，故作為合金元素是理想的。當考量經濟性及環境負荷時，使用鋅及鈣作為合金元素較佳。鋅及鈣可分別作為對銅之合金元素而添加至5at%。

亦可依據上述添加量的範圍，增加鈣的添加量、或減少鋅的添加量等增減鋅及鈣的添加量。關於因對銅添加鋅及鈣而產生的效果，在各自為0.2at%以上的添加量之下可獲得顯著的效果。

對純銅添加合計0.4at%的鋅及鈣後之銅合金的電阻係數係約1.9μΩcm。因此，本發明的實施形態之銅合金層13的電阻係數的下限係1.9μΩcm。此外，在將鈣(Ca)、鎘(Cd)、鋅(Zn)、銀(Ag)用作合金元素的情況，當添加量 相對於銅及合金元素的合計元素數，超過5at%時，銅合金的電阻係數會顯著增加。因此，添加量以至少小於5at%較佳。

鈣具有難以固溶於銅之性質。本發明的電阻係數意味：以導電性金屬氧化物夾持銅合金層13之構成的值。如後述，未被導電性金屬氧化物夾持的銅合金層13因進行熱處理等的關係，電阻係數容易惡化。例如，在玻璃等基板上積層有鈦及純銅之2層構成(最表面為純銅)的情況，初期之銅配線的電阻係數為約2μΩcm，然後，當施行400℃至500℃的熱處理時，會有電阻係數惡化至4μΩcm~5μΩcm程度之情況。如此，茲認為電阻係數惡化的原因是因進行高溫的熱處理，銅與鈦相互擴散且銅氧化之故。

陰電性係為原子(元素)吸引電子的強度之相對尺度。此值越小的元素，越容易變成陽離子。銅的陰電性為1.9。氧的陰電性為3.5。陰電性小的元素可列舉：鹼土類元素、鈦族元素、鉻族元素等。鹼元素的陰電性亦小，惟當在銅的附近存在有鹼元素或水分時，銅的擴散會增長。因此，鈉或鉀等之鹼元素無法作為銅的合金元素使用。

鈣的陰電性係1.0之小的值。在將鈣作為銅的合金元素使用之情況，鈣於熱處理時等會比銅先被氧化而成為氧化鈣，可抑制銅的擴散。在本發明之實施形態的導電配線中，可在未被導電性金屬氧化物層覆蓋之銅合金層的露出面、銅合金層和導電性金屬氧化物層 之界面，選擇性地形成鈣氧化物。尤其，在未被導電性金屬氧化物層覆蓋之銅合金層的露出面形成鈣氧化物，有助於抑制銅的擴散、及可靠性之提升。本發明之實施形態的導電配線或銅合金層的導電率，係藉由熱處理等退火來提升。上述的陰電性係以鮑林(Pauling)之陰電性的值表示。在本發明之實施形態的導電配線中，較佳為藉由導電配線的熱處理步驟等，使第2元素比銅及第1元素先被氧化而形成氧化物。又，以防止氫、氧混入銅或銅合金較佳。

此外，在本發明的實施形態中，「第1元素」的陰電性亦可小於銅的陰電性。「第2元素」亦可對銅具有固溶區域。在使用陰電性小於銅且對銅具有固溶區域這兩個性質之兩種以上的元素之情況，將兩種以上的元素中陰電性小的元素設為「第2元素」。

例如，第1元素為鋅，第2元素為鈣。

具體而言，關於銅合金層13的組成，當將銅、鋅及鈣的合計設為100at%時，銅合金層13係在0.2at%以上5.0at%以下的範圍內含有第1元素，且在0.2at%以上5.0at%以下的範圍內含有第2元素，剩餘部分含有銅。

本實施形態中，例如，銅合金層13係使用鈣2at%、鋅0.5at%、剩餘部分為銅與不可避免的雜質之銅合金。具有此種組成條件之銅合金層13的電阻係數係可例示2.7μΩcm。

銅合金層13的電阻係數係可能因為銅合金層13的成膜方法或退火條件而有±30%左右的變化。例如，關於在玻璃基板等直接形成有銅合金層的構成中，因為成膜時的熱處理、再者成膜後的熱處理，會有銅合金層被氧化(形成CuO、氧化銅)，電阻值惡化之情況。又，在構成銅合金層的合金元素是以低濃度添加的銅合金、即稀釋合金中，會形成氧化銅，且銅合金的晶粒會變得太大。因此，會有形成具有間隙之粗大的粒界(結晶粒界)，且銅合金層的表面變粗，而使電阻值惡化之情況。

本發明的實施形態中，採用銅合金層13被第1導電性金屬氧化物層11和第2導電性金屬氧化物層12所夾持之構成。在此構成中，藉由熱處理(退火)改善電阻係數的情況很多。換言之，在本發明的實施形態中，銅合金層13被導電性金屬氧化物層所覆蓋，藉此可抑制銅合金層13的表面氧化。又，藉由形成於銅合金層13的表面及背面之導電性金屬氧化物層所產生的限制(anchoring：錨定)，不會有銅合金層的晶粒極端粗大化的情況，銅合金層13的表面不會變粗。即便為構成銅合金層13的合金元素是以低濃度(例如，0.2at%左右)添加的銅合金層13，結晶粒(grain：晶粒)亦難以變大，可抑制粒界所致之載子散射(carrier scattering)(電阻係數的惡化)。藉由使第1元素和第2元素合在一起為0.4at%以上的條件下添加於銅合金，可獲得緻密的銅合金層13。

關於抑制電阻係數的惡化之效果，特別是，在添加於銅之合金元素的電阻係數上升率是1μΩcm/at%以下的元素的情況，且銅合金層13是被第1導電性金屬氧化物層11和第2導電性金屬氧化物層12所夾持之構成的情況，容易獲得顯著的效果。

藉由進行熱處理，在銅合金層13與第1導電性金屬氧化物層11的界面，及銅合金層13與第2導電性金屬氧化物層12的界面，又在未被導電性金屬氧化物層覆蓋之銅合金層13的露出面(側面)，形成鈣氧化物。由於鈣氧化物被形成於與銅合金層13的表面或與氧化物層的界面，故可抑制銅的擴散，有助於可靠性的提升。

又，在本發明實施形態的銅合金層13中，無須有意地使之含氧(O)。含氧多的銅合金層，例如會因為水或鹼的存在，而在銅合金層產生孔隙(void)，會有降低銅合金層的可靠性之虞。

於是，將第1導電性金屬氧化物層11和銅合金層13和第2導電性金屬氧化物層12這三層，例如在180℃以下的基板溫度進行連續成膜。基板溫度亦可設定在室溫(25℃)，進而設定在室溫以下的溫度。又，在形成有通道層的圖案後的後步驟中，例如，施以180℃至340℃的低溫退火。此低溫退火亦可在形成源極配線或汲極電極等的導電配線之步驟前進行。藉由低溫退火，可改善包含電阻係數的電氣特性。

本發明實施形態的半導體裝置，係如上述可以340℃以下的低溫製程形成。又，在使用樹脂基板或0.4mm厚度以下的玻璃等作為基板材料之有機EL(電致發光)顯示裝置或液晶顯示裝置中，適用本實施形態的半導體裝置，特別有效。

作為使用於銅合金層13的銅合金，係可使用上述之材料。在第1實施形態的銅合金中，鋅的含量設為0.5at%，鈣的含量設為2.0at%，剩餘部分設為銅及不可避免的雜質。銅合金的膜厚並無規定。在第1實施形態中，銅合金層13的膜厚設為280nm。銅合金層13的電阻係數在後述的退火(熱處理)後為2.7μΩcm。

又，本實施形態中，被第1導電性金屬氧化物層11及第2導電性金屬氧化物層12所夾持的銅合金層13，係可抑制為約1.9μΩcm至6μΩcm範圍內之極小的電阻係數。

(導電性金屬氧化物層)

導電性金屬氧化物層係含有氧化銦作為主要的導電性金屬氧化物，並含有從由氧化銻、氧化鋅及氧化鎵所構成的群組選擇的1種以上的導電性金屬氧化物。導電性金屬氧化物層所含的銦(In)的量必須含有比80at%還多。銦(In)的量係以多於80at%較佳。銦(In)的量係以多於90at%更佳。當銦(In)的量少於80at%時，所形成之導電性金屬氧化物層的電阻係數會變大，較不理想。當鋅(Zn)的量超過20at%時，導電性金屬氧化物(混合氧化物)的耐鹼性會降低，所以較不理想。上述的導電性金屬氧化物層中，均為混合氧化物中的元素之原子百分比(不計數氧元素而僅計數元素)。氧化銻不易形成金屬銻與銅的固溶區域，會抑制積層構成中之銅的擴散，所以可加在上述導電性金屬氧化物層中。在混合氧化物中，亦可少量添加鈦、鋯、鎂、鋁、鍺等其他的元素。

一般而言，銅層或銅合金層對透明樹脂或玻璃基板(適用於第1基板、第2基板)的密接性低。因此，將銅層或銅合金層原樣地適用於顯示裝置或半導體裝置時，難以實現實用的顯示裝置或半導體裝置。然而，上述的複合氧化物係充分地具有對黑色矩陣、透明樹脂及玻璃基板等的密接性，且對銅層或銅合金層的密接性也足夠。因此，將使用了上述複合氧化物的銅層或銅合金層適用於顯示裝置或半導體裝置時，可實現實用的顯示裝置或半導體裝置。

銅、銅合金、銀、銀合金、或者此等的氧化物、氮化物，一般而言對於玻璃或樹脂等透明基板或黑色矩陣等不具有充分的密接性。因此，在未設置導電性金屬氧化物層時，在導電配線與玻璃等透明基板的界面，或者在導電配線與黑色矩陣或以SiO₂等形成之絕緣層的界面可能會發生剝離。在使用銅或銅合金作為具有細的配線圖案的導電配線之情況，在未形成有導電性金屬氧化物層作為導電配線的基底層之顯示裝置基板中，除了因剝離導致的不良情況外，也會有在顯示裝置基板的製造步驟的途中於導電配線產生靜電破壞所致之不良情況，並不實用。此種靜電破壞為：因為將彩色濾光片積層於基板上之後步驟、貼合顯示裝置基板(例如，相當於第2基板2)和陣列基板(例如，相當於第1基板1)之步驟、洗淨步驟等的關係而在配線圖案儲存靜電，因靜電破壞的關係而產生圖案欠缺、斷線等的現象。

此外，在銅層或銅合金層的表面，有不具導電性的銅氧化物隨時間經過而形成於其上，而變得難 以進行電性接觸之情況。另一方面，氧化銦、氧化鋅、氧化銻、氧化鎵、氧化錫等的複合氧化物層，係可實現穩定的歐姆接觸，在使用此種複合氧化物的情況，可容易地經由導通轉移(transfer)或接觸孔來進行電氣安裝。本實施形態的說明中，「接觸孔」與「貫穿孔」係同義。

本實施形態中，在使用銅配線的薄膜電晶體中，如上所述在銅層或銅合金層的表面不具有導電性的銅氧化物係隨時間經過而形成，在接觸孔內中容易於連接電阻產生偏差。連接電阻的偏差會直接成為薄膜電晶體39的特性中之臨界值電壓(Vth)的偏差，對有機EL層或液晶層的驅動產生阻礙。本發明的實施形態中，係在導電配線、與電性連接於導電配線的面之間，形成有導電性金屬氧化物層。藉此，可進行歐姆接觸。藉由此構造，可提供臨界值電壓(Vth)的偏差少的薄膜電晶體。

作為構成使用於第1導電性金屬氧化物層11和第2導電性金屬氧化物層12的導電性金屬氧化物之材料，係可使用上述的材料。第1實施形態中，將氧化銦、氧化鋅、氧化錫，以不計數氧之元素的比例(將不計數氧之元素的合計設為100at%時)，設銦(In)量為90at%，鋅(Zn)為8at%，錫(Sn)為2at%。第1導電性金屬氧化物層11及第2導電性金屬氧化物層12的膜厚並無規定。第1實施形態中，將第1導電性金屬氧化物層11的膜厚設為30nm，將第2導電性金屬氧化物層12的膜厚設為50nm。

(濺鍍裝置)

圖5係表示設置有使用於本發明第1實施形態的半導體裝置的製造之濺鍍靶材的濺鍍裝置之概略構成圖。

如圖5所示，濺鍍裝置200具備：真空腔室201、保持器202、真空泵203、濺鍍氣體供給部204、電源205、背襯板(backing plate)206和濺鍍靶材207。在保持器202，載置作為成膜對象之基板208(第1基板1、第2基板2)。於背襯板206接合有濺鍍靶材207，在真空腔室201內，濺鍍靶材207係配置成與保持器202(基板208)對向。

作為真空腔室201、保持器202、真空泵203、濺鍍氣體供給部204及電源205，係採用週知的構成或材料。

在濺鍍裝置200中，於基板208被載置於保持器202上的狀態下進行濺鍍。具體而言，以藉由驅動真空泵203而成為濺鍍所需的真空狀態之方式，將真空腔室201內減壓，使真空腔室201的壓力維持在既定的壓力。在此狀態下，濺鍍氣體供給部204將氬等濺鍍氣體供給到真空腔室201內，電源205供給電壓至濺鍍靶材207，藉此濺鍍靶材207被濺鍍，構成濺鍍靶材207的金屬自濺鍍靶材207飛散，而沉積在基板208上。

接著，說明使用銅合金濺鍍靶材作為濺鍍靶材207的情況。

銅合金濺鍍靶材係使用於銅合金層13的形成，包含固溶於銅的第1元素、和陰電性比銅及第1元素還小的 第2元素，第1元素為鋅，第2元素為鈣。在此，將銅、鋅及鈣的合計設為100at%時，第1元素的含量係在0.2at%以上5.0at%以下的範圍內，第2元素的含量係在0.2at%以上5.0at%以下的範圍內，去除第1元素及前述第2元素的剩餘部分係含有銅。

(銅合金濺鍍靶材)

銅合金濺鍍靶材的製造方法並無特別限定。

此外，以下的說明中，「銅合金」係指濺鍍靶材的銅合金，「銅合金膜」或「銅合金層」係指使用上述濺鍍裝置200而真空成膜於基板208上的銅合金薄膜。「銅」係指純度99.99%以上且不可避免的雜質小於0.01%的銅。

在銅合金濺鍍靶材的製造方法中，例如，作為濺鍍靶材207的原料，係使用無氧銅(純度99.99質量%)、鋅(純度99.99質量%)、鈣(純度99.9質量%)。無氧銅、鋅及鈣的量係調整成上述的含量。將如上述量經調整後的原料在高純度石墨坩堝內以高頻加以溶解，然後，鑄造成冷卻的碳鑄模。將藉由此種鑄造所獲得的鑄錠(ingot)依需要進行熱軋(hot rolling)，例如加工研磨成5mm左右的厚度。

其次，可使用金屬銦等的低熔點金屬作為接著金屬，在銅製背襯板206貼合鑄錠而獲得濺鍍靶材207。

此濺鍍靶材207的表面所觀察之銅合金的晶粒(結晶粒)的平均粒徑係以10μm至80μm較佳。當使用晶粒的平均粒徑超過80μm的濺鍍靶材時，在真空成膜中的濺 鍍時容易產生異常放電，容易導致製品不良。也可將晶粒的平均粒徑設為10μm以下，但在此情況下必須將濺鍍靶材207的製造中熔融的鑄錠急速冷卻、或增加鋅的添加量。因為增加鋅的添加量，會使銅合金膜的電阻係數增加，所以較不理想。急速冷卻容易在濺鍍靶材產生應變。

因此，將濺鍍靶材207的原料(無氧銅、鋅及鈣)溶解的氣體環境、及將熔融的原料鑄造成碳鑄模的氣體環境，係以盡可能排除氧較佳。

在將銅、鋅及鈣的合計設為100at%的情況下，當鈣超過5at%時，由於濺鍍靶材207的鑄造性會惡化，所以鈣的含量係以5at%以下較佳。另一方面，當鈣小於0.2at%時，第1導電性金屬氧化物層11與第2導電性金屬氧化物層12之間且露出於其端部之銅合金層13的表面上的保護作用會降低。於此情況，以藉由第1導電性金屬氧化物層11和第2導電性金屬氧化物層12夾持有銅合金層13而成的3層構成所形成之導電配線，其可靠性便無法充分地獲得確保。

在將銅、鋅及鈣的合計設為100at%的情況下，一旦鋅超過5at%時，會使銅合金層13的導電率降低，故以5at%以下較佳。另一方面，當鋅小於0.2at%時，在以第1導電性金屬氧化物層11和第2導電性金屬氧化物層12夾持銅合金層13的構成中，無法抑制銅的擴散，可靠性的確保不充分。

在圖5所示的濺鍍裝置200中，於一個真空腔室201內配置有一個濺鍍靶材207。另一方面，亦可採用在一個真空腔室201內配置有種類不同的複數個濺鍍靶材之構成。又，亦可為複數個真空腔室經由閘閥連接，使複數個真空腔室內的每一者中形成於基板上之膜的種類不同。亦即，在此情況下，可在維持著真空狀態下，在基板上將不同種類的複數個膜連續地成膜。

藉由使用具有此種裝置構成的濺鍍裝置，可在維持著真空狀態下，將第1導電性金屬氧化物層、銅合金層、第2導電性金屬氧化物層連續地成膜於基板上。在此種濺鍍成膜中，使用具有上述組成的銅合金濺鍍靶材、及具有上述組成的導電性金屬氧化物靶材。以此方式成膜的第1導電性金屬氧化物層、銅合金層及第2導電性金屬氧化物層的3層膜，係可利用使用酸性蝕刻劑之週知的光微影法一次圖案化，而形成導電配線。

(通道層)

接著，返回圖3，就構成半導體裝置的薄膜電晶體39之通道層進行說明。

在第1實施形態中，構成通道層35的氧化物半導體係複合氧化物，該複合氧化物包含氧化銦、和氧化銻、和具有比氧化銦及氧化銻的每一者的量還要少的量之氧化鈰。在氧化物半導體中，若將未計數氧的元素的合計設為100at%時，則銦及銻之每一者的量為40at%以上。

具體而言，本實施形態中，若在氧化物半導體中將未計數氧之元素的合計設為100at%時，則銦及銻之每一者的量為約48at%，鈰的量為約4at%。

此外，氧化銻或氧化鈰係與氧化鎵或氧化銦不同，由於可便宜地取得，故產業價值高。

為了調整氧化物半導體之電氣特性或遷移率，亦可在通道層35的厚度方向，例如改變氧化銦濃度或氧化鈰的濃度。或者，亦可使用氧化鈰的濃度不同的複數層來形成通道層35。或者，為了擴大源極電極等的濕式蝕刻加工性，藉由使通道層35的表面層的組成富含氧化鈰，可提升通道層35的耐酸性。雖然也可在通道層35上積層蝕刻阻擋層，但因含有氧化鈰的複合氧化物薄膜在180℃以上的退火下會成為耐酸性高的膜，所以不需要蝕刻阻擋層之積極的插入。此耐酸性亦可藉由提高複合氧化物膜中之氧化鈰的濃度來獲得。

圖3所示的半導體裝置中，係在260℃、1小時的熱處理中，進行屬氧化物半導體之通道層的安定化、以及具有第1導電性金屬氧化物層11和銅合金層13和第2導電性金屬氧化物層12之3層構成的導電配線的低電阻化。

此外，在圖3所示的接觸孔45中，係以屬ITO的畫素電極9、和以第2導電性金屬氧化物層12作為上層的汲極電極37(導電配線)接觸之方式構成。形成畫素電極9的ITO及第2導電性金屬氧化物層係由類似的導電性金屬氧化物所構成，可進行歐姆接觸。假使在圖3所示的構成中，接觸孔45內與畫素電極9接觸的面係經氧化的銅表面、或者鋁時，則難以進行歐姆接觸。ITO與鋁的物理密接性亦不足。本發明之實施形態的半導體裝置 中所採用的新穎構成係可提供以此方式進行歐姆接觸的配線構造。

在圖3所示之薄膜電晶體39的構成中，形成有通道層35與源極電極36接觸的半導體界面30、及通道層35與汲極電極37接觸的半導體界面30。尤其，在此種半導體界面30中，於通道層35的電極側(源極電極側、汲極電極側)，實質上形成有接觸電阻低且高遷移率的導電性金屬氧化物。其結果，可使電晶體特性提升。圖3中，第1導電性金屬氧化物層11係發揮低電阻且高遷移率之半導體層的作用。在後述的第2實施形態中，第2導電性金屬氧化物層12係發揮低電阻且高遷移率之半導體層的角色。

(氧化物半導體)

氧化物半導體係含有氧化銦及氧化銻作為主材的複合氧化物。亦可以僅有氧化銦及氧化銻的組成來形成氧化物半導體，但在具有此種組成的氧化物半導體中容易產生氧欠缺。為了減少氧化物半導體的氧欠缺，係以進一步將氧化鋯、氧化鉿、氧化鈧、氧化釔、氧化鑭、氧化鈰、氧化釹、氧化釤、氧化鎵添加於氧化物半導體作為氧化狀態的安定劑較佳。基於後述的理由，以氧化鈰特別佳。

作為本發明實施形態之氧化物半導體的一例，係就使用氧化鈰作為氧化安定化劑的情況進行說明。

本發明實施形態的氧化物半導體係含有氧化銦和氧化銻作為主材，含有氧化鈰作為氧化安定劑。在氧化物 半導體將未計數氧之元素的合計設為100at%時，例如，銦及銻之每一者的含量係在45at%以上49.8at%以下的範圍內，鈰的含量係在10at%以下0.4at%以上的範圍內。

本發明的實施形態中，「主材」意指氧化銦及氧化銻，將氧化物半導體中未計數氧之元素的合計設為100at%時，意指銦及銻的含量分別為40at%以上的複合氧化物。

另一方面，例如，使用鎵作為氧化安定劑時，當鎵的含量小於0.4at%時，無法充分地補足氧化物半導體的氧欠缺。又，當其含量超過10at%時，作為原始材料之複合氧化物靶材的導電性變低，難以進行利用DC(直流)濺鍍所致之成膜。

本發明實施形態的氧化物半導體係可在改善上述之銅合金層的電阻係數之180℃至340℃的低溫退火下結晶化。換言之，本發明的實施形態中，可提供結晶化溫度低的複合氧化物。為了確認氧化物半導體之結晶化的有無，只要在進行低溫退火後，利用TEM等的觀察方法觀察至少大於3nm的結晶粒即可。惟，使用於薄膜電晶體之通道層的厚度，由於係選擇自極薄之3nm至80nm的範圍，所以難以確認明確的結晶化。在以氧化銦和氧化銻作為主材之本發明實施形態的氧化物半導體中，在上述低溫退火後無法確認明確的結晶化之情況，也可藉由低溫退火提供實用的且半導體特性穩定的薄膜電晶體。亦可在圖3所示之相當於通道長L之通道層的表面，形成蝕刻阻擋層。低溫退火係以在大氣或含氧的氣體環境下實施較理想。

一般而言，被稱為IGZO之氧化銦、氧化鎵、氧化鋅的氧化物半導體為了進行其結晶化，必須進行400℃至700℃的高溫退火。

然而，超過350℃的退火會有增長銅的擴散，且根據狀況導致氧化物半導體的特性劣化之可能性。在銅配線為Mo/Cu、Ti/Cu的習知構成中，在超過400℃的熱處理下會有產生銅與鈦等的相互擴散，而使銅配線的電阻係數惡化之情況。氧化銦的熔點設為1910℃，氧化鎵的熔點設為1740℃，氧化鋅的熔點設為1980℃，任一情況，熔點皆處於1700℃以上的高溫區域。因此，可推斷複合氧化物的結晶化溫度也高。與此種高熔點的氧化物相比較，氧化銻的熔點為656℃。無機氧化物的結晶化溫度在經驗上係設為其氧化物熔點的1/2或2/3。然而，含有10Wt%左右之氧化錫的ITO膜(由氧化銦與氧化錫的複合氧化物所形成的透明導電膜)或氧化銦膜的結晶化溫度係在200℃左右。因此，藉由作成同時含有熔點低的氧化銻與氧化銦之複合氧化物(氧化物半導體)，可降低其複合氧化物的結晶化溫度。此外，關於上述之氧化物的熔點，係使用岩波理化學辭典第4版(岩波書店)的記載。

本發明實施形態之氧化物半導體的組成係可將氧化銦與氧化銻設成約1：1的比例。氧化銦與氧化銻的比例亦可有20%的差異，惟作為氧化物半導體，較理想為接近1：1的比例。氧化銻係容易以使用含有氧化銻之複合氧化物靶材的真空成膜(濺鍍)昇華。因此，在屬於原始材料之複合氧化物靶材的組成中，藉由作成富 含氧化銻，作為經真空成膜之複合氧化物的膜，可使氧化銦與氧化銻的比例接近1：1。

亦可以僅有氧化銦及氧化銻的組成來形成氧化物半導體，惟在具有此種組成的氧化物半導體中容易產生氧欠缺。為了減少氧化物半導體的氧欠缺，較佳為添加氧化鈰作為氧化狀態的安定劑。本發明實施形態的氧化物半導體，係含有氧化銦和氧化銻作為主材，含有氧化鈰作為氧化安定劑。在氧化物半導體中將未計數氧的元素的合計設為100at%時，銦及銻之每一者的含量係分別在45at%以上49.8at%以下的範圍內，鈰的含量係在10at%以下0.4at%以上的範圍內。在鈰的含量小於0.4at%的情況下，無法充分地補足氧欠缺。在鈰的含量超過10at%的情況下，以340℃以下的退火溫度難以結晶化。或者，鈰含量超過10at%之複合氧化物靶材的導電性會大幅降低，難以進行直流濺鍍。

就使用於由上述氧化物半導體所構成之通道層的形成之複合氧化物靶材而言，亦可進一步添加價數與氧化銦及氧化銻相異的氧化錫作為載子摻雜物(carrier dopant)，並使用導電性高的濺鍍靶材。

關於鈰(Ce)，係使4f1-Ce(III)氧化狀態與4f0-Ce(IV)氧化狀態之相互轉換容易的特徵活化，氧化鈰(CeO₂)係作為汽車排氣之處理用途等的觸媒使用。換言之，CeO₂之Ce⁴⁺與Ce³⁺的氧化還原電位差小，其氧化還原反應容易可逆地產生。例如，容易在氧化氣體環境下抓取氧，容易在還原氣體環境下放出氧。此相互轉換係模式地以例如 CeO₂<=>CeO_2-x+“Ox”

來呈現。“Ox”亦可稱為氧化力強的過氧化物(superoxide)。

又，以複合氧化物中的行為而言，預想CeO₂可抓取過量的電子(載子)。因此，容易防止氧化物半導體膜的電子濃度過量。在後述的實施形態中，可得到9×10¹⁷cm^-3以下的電子濃度之n型半導體。

本發明實施形態的氧化物半導體係氧化銦和氧化銻和氧化鈰的複合氧化物。例如，在進行使用由此種複合氧化物所構成的靶材之濺鍍真空成膜時，藉由將若干量的氧氣導入氬基礎氣體(argon base gas)中，可得到氧欠缺較少的氧化物半導體膜。例如，藉由在大氣中進行180℃至340℃範圍的退火，可進一步減少氧欠缺，且可獲得耐酸性高的氧化物半導體膜。在真空成膜中，可在將基板溫度設為室溫(例如，25℃)，形成有成為通道層之氧化物半導體膜的圖案後，實施退火。

上述氧化物半導體係如上所述可形成為薄膜電晶體的通道層35。以發揮作為此通道層35接觸的閘極絕緣膜(第2絕緣層42)之功能的絕緣層材料而言，係可採用混合有鉿矽酸鹽(HfSiOx)、氧化矽、氧化鋁、氮化矽、氮氧化矽、氮氧化鋁、氧化鈦、氧化鋯、氧化鎵、氧化鋅、氧化鉿、氧化鈰、氧化鑭、氧化釤、或此等材料而獲得的絕緣層等。

氧化鈰係介電常數高且鈰與氧原子的相結合強固。因此，採用含有氧化鈰的複合氧化物作為閘極 絕緣層較佳。在採用氧化鈰作為構成複合氧化物的氧化物之一的情況亦是，即便是非晶質狀態亦容易保持高的介電常數。氧化鈰具備氧化力。氧化鈰係可進行氧的儲藏和放出。因此，藉由採用氧化物半導體(通道層)和氧化鈰(閘極絕緣膜)接觸的構造，可從氧化鈰對氧化物半導體供給氧，可避免氧化物半導體的氧欠缺，可實現穩定的氧化物半導體(通道層)。在將SiN等的氮化物使用於閘極絕緣層的構成中，難以發現上述的作用。又，閘極絕緣層(第2絕緣層42)的材料亦可含有以氧化鈰矽(CeSiOx)為代表的鑭系金屬矽酸鹽。或者，亦可含有鑭鈰複合氧化物、鑭鈰矽酸鹽、以及鈰氮氧化物、鈰氧化物。

作為閘極絕緣層的構造，亦可採用單層膜、混合膜或多層膜。採用混合膜、多層膜時，藉由選擇自上述絕緣層材料的材料可形成混合膜、多層膜。閘極絕緣層的膜厚，係例如可從2nm以上300nm以下的範圍內選擇的膜厚。在以氧化物半導體形成通道層的情況，於含有較多的氧的狀態(成膜氣體環境)下，可形成與通道層35接觸之閘極絕緣膜的界面，可減少氧化物半導體層(通道層35)的氧欠缺。

為了獲得將覆蓋薄膜電晶體39的絕緣層(第3絕緣層43)的上面平坦化之效果，亦可將丙烯酸樹脂、聚醯亞胺樹脂、苯環丁烯樹脂、聚醯胺樹脂、聚醯亞胺樹脂等作為一部分的絕緣層使用。也可使用低介電常數材料(low-k材料)。

(複合氧化物濺鍍靶材)

複合氧化物濺鍍靶材係例如在圖5所示之濺鍍裝置200的裝置構成中與背襯板206接合而使用。以圖5所示的濺鍍靶材207而言，藉由採用使用於氧化物半導體的成膜之複合氧化物濺鍍靶材，可將複合氧化物形成於基板208(第1基板1、第2基板2)上。

以下，就複合氧化物濺鍍靶材進行說明。

此外，以下之濺鍍靶材的製造方法的記載亦可適用於使用於第1導電性金屬氧化物層11及第2導電性金屬氧化物層12之複合氧化物濺鍍靶材。

本發明實施形態的複合氧化物濺鍍靶材，係含有氧化銦(In₂O₃)與氧化銻(Sb₂O₃)作為主材，且含有氧化鈰(CeO₂)作為難以產生複合氧化物之氧欠缺的氧化安定劑。在此，「主材」意指氧化銦及氧化銻之每一者的含有比例多於氧化鈰。

關於使用於本發明之氧化物半導體的形成之複合氧化物濺鍍靶材，當將氧化物半導體中未計數氧之元素的合計設為100at%時，例如，銦及銻之每一者的含量係在45at%以上49.8at%以下的範圍內，鈰含量係在10at%以下0.4at%以上的範圍內。

當此複合氧化物濺鍍靶材含有銦與銻作為主材，且未計數氧的元素的合計設為100at%時，銦及銻之每一者的含量為至少40at%以上。氧化錫(SnO₂)或氧化鈦(TiO₂)等的氧化物亦可被添加於複合氧化物濺鍍靶材作為載子摻雜物。藉由加入例如0.2at%以上5at%以下的氧化錫或氧化鈦，可調整濺鍍靶材的導電性。

就本發明實施形態之複合氧化物濺鍍靶材的製造方法而言，係可將氧化銦的粉末(純度99.99%)、氧化銻的粉末(純度99.9%)和氧化鈰的粉末(純度99.9%)混合且予以成型，並藉由燒結來製造。本發明未限定此種製造方法。燒結係例如可在常壓、含氧的氣體環境中，於800℃至1600℃的溫度範圍內進行。由於在超過1600℃的高溫中，氧化銻會蒸散，故以1600℃以下較佳。小於800℃時，會有靶材無法獲得充分的密度之情況。

上述粉末(氧化銦的粉末、氧化銻的粉末及氧化鈰的粉末)，係與純水一起藉由溼式法分散成漿料，進行造粒、成型，使之急速乾燥。然後，進行加壓(例如，冷均壓)。進而，其後，使其在上述的燒結溫度下燒結數十小時，而獲得燒結體。

此燒結體係以平面磨床進行研磨，進一步以鑽石磨石等進行研磨。將完成研磨精加工的燒結體，以金屬銦等的低熔點金屬作為接著金屬貼合於銅製背襯板。藉此，可獲得複合氧化物濺鍍靶材。

將此種複合氧化物濺鍍靶材設置於濺鍍裝置200，進行濺鍍成膜，藉此可形成具有上述組成的氧化物半導體。使用有此種複合氧化物濺鍍靶材的成膜方法，亦可適用在後述的第2實施形態。

(使用了薄膜電晶體之電路的形成)

藉由將上述之導電性金屬氧化物層或氧化物半導體的膜圖案化成具有所期望的圖案，可形成電阻元件。又，例如，在第2基板2上形成半導體裝置(薄膜 電晶體)的情況下(例如，後述的第2實施形態時等)，係在將使用聚矽半導體的複數個薄膜電晶體(主動元件)形成矩陣狀作為通道層後，經由形成於絕緣層的貫穿孔，積層使用了氧化物半導體的薄膜電晶體(主動元件)的矩陣作為通道層。

在使用了電阻元件或n型薄膜電晶體的習知技術中，可構成反相器電路(inverter circuit)或SRAM。同樣地，可構成ROM電路、NAND電路、NOR電路、正反器(flip-flop)、移位暫存器(shift register)等邏輯電路。氧化物半導體由於漏電流極少，故可形成低耗電的電路。氧化物半導體由於電性耐壓高，故可作為功率半導體使用。此外，由於具有矽半導體沒有的記憶性(電壓保持性)，故可提供良好的記憶體元件。或者，藉由在不同基板，採用將以多晶矽半導體作為通道層之主動元件的矩陣形成為第1層，將使用了作為通道層的氧化物半導體之主動元件的矩陣形成為第2層之積層構成，亦可形成上述記憶體元件或邏輯電路。亦可將本發明實施形態的半導體裝置與形成於不同基板的電路貼合，或者將此等基板重疊複數層。

如以後述的第2實施形態所示，可使本發明實施形態的顯示裝置，具備觸控感測功能。或者，可使與第1基板1(陣列基板)對向的第2基板2具有觸控感測功能，該第1基板1係具備驅動液晶層或有機電致發光層之薄膜電晶體。換言之，亦可將第2基板2作為觸控面板使用，進一步將使用上述電阻元件或n型薄膜電 晶體來控制觸控感測之觸控感測控制電路形成於第2基板2。

本發明實施形態的半導體裝置係例如可作為驅動液晶(Liquid Crystal)、發光二極體(LED：Light Emitting Diode)、有機EL(OLED：Organic Light Emitting Diode)的主動元件使用。再者，本發明實施形態的半導體裝置係可適用於驅動EMS(Electro Mechanical System)元件、MEMS(Micro Electro Mechanical System)元件，IMOD(Interferometric Modulation)元件、RFID(Radio Frequency Identification)元件的主動元件。又，本發明實施形態的半導體裝置亦可適用於控制觸控感測之觸控感測控制電路。

上述主動元件由於係以本發明實施形態之電阻係數低的導電配線電氣連接，故電氣信號的衰減少，可形成低耗電的電路。電氣信號的衰減意味所輸入之信號的波形的崩塌或延遲。

本發明實施形態的半導體裝置係例如在形成作為驅動有機EL層或液晶層之薄膜電晶體之情況下，在導電性金屬氧化物層的表面露出的接觸孔內，可與畫素電極(或驅動電極)的ITO形成大致完全的歐姆接觸。此歐姆接觸有助於半導體特性的提升及耗電的降低。在一般的薄膜電晶體中，多採用鉬或鈦之類的高熔點金屬層與畫素電極的ITO接觸之構成。此等高熔點金屬由於在表面形成金屬氧化物，故電氣接觸方向具有困難性。此外，ITO無法與鋁形成歐姆接觸，鋁和ITO的密接性亦不足。

此外，採用習知技術之Cu/Ti的2層積層構成、或Ti/Cu/Ti的3層積層構成作為導電配線的構成時，容易包含於Ti層的氫易對氧化物半導體造成不良影響。具體而言，從Ti層放出的氫會對薄膜電晶體的通道長造成改變，可使電晶體特性改變。本發明實施形態的導電配線由於是以導電性金屬氧化物層夾持銅合金層之構成而沒有使用Ti層，故因氫所導致的不良影響極少。

再者，Ti或Mo位於表層之金屬配線，係容易於其表面形成氧化鈦或氧化鉬。在接觸孔內的電氣接合中形成有肖特基能障(Schottky barrier)的情況下，有時會對電晶體的臨界值電壓(Vth)產生不良影響。

對此，根據本實施形態的導電配線，不會有產生此種不良影響之情況。

(第2實施形態)

其次，一邊參照圖面，一邊說明本發明的第2實施形態。

以下，參照圖6至圖13，說明本發明第2實施形態的顯示裝置DSP2。

在第2實施形態中，說明特徵的部分，例如，關於使用於一般的顯示裝置之構成要素與本實施形態的顯示裝置沒有差異的部分，則省略說明。

顯示裝置DSP2具備：具有與上述薄膜電晶體39同樣構成之切換電晶體89；藉由切換電晶體89控制之驅動電晶體139(薄膜電晶體)；及藉由驅動電晶體139驅動之有機EL層。顯示裝置DSP2具有使用in-cell方式之 觸控感測功能。在此，「in-cell方式」意指觸控感測功能內建於顯示裝置之顯示裝置、或將觸控感測功能與顯示裝置一體化之顯示裝置。作為使用於本發明的技術用語，有時僅將作為形容詞的「觸控感測」簡稱為「觸控」。

(顯示裝置DSP2的功能構成)

圖6係顯示構成具備本發明第2實施形態的半導體裝置之顯示裝置DSP2之控制部(影像信號控制部、系統控制部及觸控感測控制部)、及顯示部之方塊圖。

如圖6所示，本實施形態的顯示裝置DSP2具備有：顯示部110、和用以控制顯示部110及觸控感測功能之控制部120。

控制部120具有周知的構成，且具備有影像信號控制部121(第一控制部)、觸控感測控制部122(第二控制部)和系統控制部123(第三控制部)。在觸控感測控制部122與系統控制部123之間，設置有天線單元81~84。

如後述，在構成顯示部110之複數個畫素的每一者，設置有切換電晶體89(參照圖10)、驅動電晶體139(參照圖8及圖10)、及有機EL層。

影像信號控制部121係將設置於陣列基板300(第1基板1)的上部電極(共通電極)設為定電位，並將信號傳送到設置於陣列基板300之閘極配線(後述的掃描線)及源極配線(後述的信號線)，將驅動有機EL層的驅動電壓(電力)供給至電源線140(參照圖8及圖10)。藉由影像信號控制部121選擇切換電晶體89，驅動電晶體139會驅動。驅動電壓從驅動電晶體139被施加於有機 EL層，在陣列基板300上有機EL層會發光，藉此，在陣列基板300上顯示圖像(image)。

觸控感測控制部122係對觸控感測驅動配線施加觸控感測驅動電壓，檢測在觸控感測驅動配線和觸控感測檢測配線之間產生的靜電電容的變化，以進行觸控感測。觸控感測控制部122係包含：後述之電力接收部15、電源控制部16、觸控驅動控制部17、觸控驅動切換電路18、觸控檢測切換電路19、觸控信號收發控制部20、及檢波、AD轉換部130。

系統控制部123係可控制影像信號控制部121及觸控感測控制部122，將有機EL層的發光與靜電電容的變化的檢測交替地進行、即分時地進行。又，系統控制部123亦可具有以使有機EL層的發光頻率與觸控感測驅動頻率相異的頻率、或相異的電壓，來使有機EL層發光之功能。

在具有此種功能之系統控制部123中，例如，亦可檢測顯示裝置DSP2所接收之來自外部環境之雜訊的頻率，選擇和雜訊頻率不同的觸控感測驅動頻率。藉此，可減輕雜訊的影響。又，在此種系統控制部123中，也可選定配合手指或筆等指示器之掃描速度的觸控感測驅動頻率。

在具有圖6所示之構成的顯示裝置DSP2中，控制部120係同時具有對下部電極88施加顯示用的驅動電壓以使有機EL層發光之功能、和檢測在觸控感測驅動配線和觸控感測檢測配線之間產生的靜電電容的變 化之觸控感測功能。本發明實施形態的觸控感測配線，由於可以導電率良好的導電配線形成，故能降低觸控感測配線的電阻值而使觸控感度提升。

控制部120較佳為具有在影像顯示的穩定期間、及影像顯示後之黑顯示穩定期間的至少一穩定期間，進行觸控感測驅動之功能。

圖7係局部地顯示具備本發明第2實施態樣之半導體裝置的顯示裝置DSP2之剖面圖。

圖8係局部地顯示構成本發明第2實施態樣之顯示裝置DSP2的陣列基板(第1基板)之剖面圖，係說明形成於陣列基板的主動元件及有機EL的發光層之圖。

如圖7及圖8所示，顯示裝置DSP2係透過屬接著層的透明樹脂層97貼合有陣列基板300(第1基板1)和顯示裝置基板100(第2基板2)之有機電致(以下，稱為有機EL)顯示裝置。

在本發明之實施形態的顯示裝置DSP2中，顯示功能層為發光層92(有機EL層)及電洞注入層91。在第1基板1，設有切換電晶體89及驅動電晶體139(參照圖8及圖10)。藉由影像信號控制部121選擇的切換電晶體89係將切換信號供給到驅動電晶體139，藉此，驅動電晶體139會驅動發光層92。

俯視下之顯示裝置DSP2的構造係與第1實施形態的顯示裝置DSP1相同，畫素開口部14的形狀等係與第1實施形態大致相同。與第1實施形態同樣，亦可在畫素開口部14配設有紅畫素R、綠畫素G、及藍畫素B等的彩色濾光片。

與第1實施形態同樣，顯示裝置DSP2係具備使用氧化物半導體作為通道層之薄膜電晶體、即具備切換電晶體89及驅動電晶體139，又具備將銅合金層13以導電性金屬氧化物層夾持之導電配線。圖7所示的顯示裝置DSP2係具有具備觸控感測配線之顯示裝置基板100，且具有觸控感測功能。

(顯示裝置基板的剖面構造)

如圖7所示，在顯示裝置基板100的第2基板2上，如後述，設置有具有矩形的有效顯示區域71、和包圍有效顯示區域71的邊框區域72之黑色矩陣BM。

在黑色矩陣BM上設有下部絕緣層141，在下部絕緣層141上設有第1導電配線21(第5導電配線55)。在下部絕緣層141上，以覆蓋第1導電配線21的方式設置有中間絕緣層142(閘極絕緣層)。在中間絕緣層142上，設置有第2導電配線22(第6導電配線56)。在中間絕緣層142上，以覆蓋第2導電配線22之方式設置有上部絕緣層143。在上部絕緣層143上設置有透明樹脂層97，透明樹脂層97係將顯示裝置基板100與陣列基板300接合。

此外，在邊框區域72的一部分，沒有形成黑色矩陣BM，而是使用薄膜電晶體等，在下部絕緣層141上形成有觸控驅動切換電路18等的電路。此種電路的形成係與第1實施形態同樣。形成於第2基板2上的絕緣層亦可以樹脂形成，亦可依需要以氧化矽、氮氧化矽、氮化矽等形成。

(陣列基板的剖面構造)

如圖7及圖8所示，在第1基板1上，積層有第1絕緣層41、第2絕緣層42、第3絕緣層43。第1絕緣層41上設置有驅動電晶體139。驅動電晶體139具備通道層135、源極電極136、汲極電極137及閘極電極138，具有所謂的頂閘極(top gate)構造。通道層135係具有與第1實施形態的通道層35同樣的構成，且以氧化物半導體形成。又，源極電極136、汲極電極137及閘極電極138，係由具有與第1實施形態之源極電極36、汲極電極37及閘極電極38同樣的配線構造之導電配線所形成。又，與第1實施形態同樣，在通道層135與源極電極136之間的界面、及在通道層135與汲極電極137之間的界面，形成有半導體界面30。

雖然圖7及圖8中未顯示，但在第1基板1上，設置有將切換信號供給至驅動電晶體139之切換電晶體89(參照圖10)。此切換電晶體89具有與施加於上述第1實施形態之薄膜電晶體39同樣的構成。切換電晶體89的汲極電極未與畫素電極連接，而是與驅動電晶體139的閘極電極138連接。

驅動電晶體139的源極電極136係與電源線140連接。電源線140具有藉由第1導電性金屬氧化物層11與第2導電性金屬氧化物層12夾持銅合金層13之3層構成。電源線140和源極電極136係為相同的導電配線的構造且形成為同一層。

驅動電晶體139的閘極電極138係與切換電晶體89的汲極電極連接。因此，藉由從切換電晶體89的汲極電極輸出的切換信號，控制驅動電晶體139的驅動。

又，在閘極電極138，設置有用以維持閘極電極138之電位的保持電容(未圖示)。此保持電容係形成於閘極電極138與電源線140之間。

在切換電晶體89的汲極電極與閘極電極138之間的連接構造、及構成上述之保持電容的電極或配線中亦同樣，適用具有於第1實施形態所說明之3層構成的導電配線。

在第1絕緣層41上，設置有與構成切換電晶體89的源極電極36連接之源極配線67(第3導電配線23)、及與構成驅動電晶體139的源極電極136連接之電源線140。在第1絕緣層41上，以覆蓋第1絕緣層41、源極配線67、源極電極136、電源線140及汲極電極137的方式形成有第2絕緣層42。在第2絕緣層42上，設置有與構成切換電晶體89之閘極電極38連接的閘極配線69(第4導電配線24)、及構成驅動電晶體139的閘極電極138。此外，在陣列基板300中，係配置成閘極電極138與通道層135對向。在第2絕緣層42上，以覆蓋第2絕緣層42、閘極配線69及閘極電極138之方式形成有第3絕緣層43。在第3絕緣層43上形成有平坦化層96。通道層135係由氧化物半導體所形成。此外，源極配線67與第3導電配線23係為相同的導電配線的構造且形成為同一層。閘極配線69與第4導電配線24係為相同的導電配線的構造且形成為同一層。

在平坦化層96中，於與構成驅動電晶體139的汲極電極137對應的位置形成有接觸孔93。又，在平坦化層96上，於與通道層135對應的位置形成有堤壩(bank)94。在剖面視圖中於彼此相鄰之堤壩94間的區域，即在俯視下被堤壩94所包圍的區域，以覆蓋平坦化層96的上面、接觸孔93的內部、及汲極電極137的方式形成有下部電極88(畫素電極)。此外，下部電極88亦可不形成於堤壩的上面。

再者，以覆蓋下部電極88、堤壩94及平坦化層96的方式形成有電洞注入層91。在電洞注入層91上，依序積層有發光層92、上部電極87及密封層109。下部電極88係具有藉由導電性金屬氧化物層夾持銀或銀合金層之構成。

作為堤壩94的材料，係可使用丙烯酸樹脂、聚醯亞胺樹脂、酚醛清漆酚樹脂等的有機樹脂。於堤壩94，亦可進一步積層氧化矽、氮氧化矽等無機材料。

作為平坦化層96的材料，亦可使用丙烯酸樹脂、聚醯亞胺樹脂、苯環丁稀樹脂、聚醯胺樹脂等。也可使用低介電常數材料(low-k材料)。

此外，為了提升視認性，平坦化層96或密封層109、或者基板的任一者亦可具有光散射的功能。或者，也可在觀察者OB的視認側，於陣列基板300的上方形成光散射層。

(顯示裝置基板的平面構造)

圖9係從觀察者OB觀看本發明第2實施態樣之顯示裝置的圖，係顯示形成於顯示裝置基板(第2基板)之第1導電配線、第2導電配線、第1天線單元、第2天線單元、控制部等電路之平面圖。此外，圖9係從觀察者OB觀看顯示裝置基板100之平面圖，以透視具有遮光性的黑色矩陣BM之方式顯示了顯示裝置基板100的構成要素。

如圖9所示，在顯示裝置基板100的第2基板2上(與陣列基板300對向的面上)，設置有第1導電配線21、第2導電配線22、第1天線單元81、第2天線單元82、電力接收部15、電源控制部16、觸控驅動控制部17、觸控驅動切換電路18、觸控檢測切換電路19、觸控信號收發控制部20、及檢波、AD轉換部130。將第1天線單元81、第2天線單元82、觸控驅動切換電路18、觸控檢測切換電路19等的電路電性連接之引繞配線，係使用第1導電配線21的一部分及第2導電配線22的一部分。

黑色矩陣BM具備：矩形的有效顯示區域71、和包圍有效顯示區域71的邊框區域72。圖9所示之電力接收部15、電源控制部16、觸控驅動控制部17、觸控驅動切換電路18、觸控檢測切換電路19、觸控信號收發控制部20、檢波、AD轉換部130等意指本發明之「控制觸控感測的電路」。又，第1導電配線21的一部分、第2導電配線22的一部分和第1主動元件係構成控 制觸控感測之電路。電力接收部15係將接收到的電壓予以平滑化且定電壓化，作為觸控驅動電壓輸出至電源控制部16。

此外，第1導電配線21、第2導電配線22、第1天線單元81、第2天線單元82、觸控信號收發控制部20、觸控驅動切換電路18、觸控檢測切換電路19等，亦可未必配置於黑色矩陣BM上。於此情況，例如，可將第1導電配線21及第2導電配線22作為觸控感測配線形成於有效顯示區域內的黑色矩陣BM上，在邊框的外側之未形成有黑色矩陣BM的玻璃面上形成觸控信號收發控制部20、觸控驅動切換電路18、觸控檢測切換電路19等。此外，第1導電配線21和第2導電配線22的一部分係可隔著下部絕緣層141，適用於第1天線單元81或第2天線單元82的兩層導電配線構造。第1天線單元81及第2天線單元82係包含捲繞方向彼此相反且捲繞數為2以上的環形天線對。

在與第1基板1對向之第2基板2的面，設置有延伸於X方向(第1方向)之複數條第1觸控感測配線(第1導電配線21)、和延伸於Y方向(第2方向)之複數條第2觸控感測配線(第2導電配線22)。第1導電配線21及第2導電配線22具有上述的3層構成。

在第1觸控感測配線與第2觸控感測配線間，配設有透明樹脂之中間絕緣層142。本發明實施形態的觸控感測配線係以導電性金屬氧化物層夾持銅合金層之導電配線。

此等觸控感測配線係包含使用作為通道層的氧化物半導體之薄膜電晶體與第5導電配線55和第6導電配線56，作為控制觸控感測之電路的構成要素。此外，第5導電配線55和第1觸控感測配線(第1導電配線21)係為相同的導電配線的構造且形成為同一層。第6導電配線56和第2觸控感測配線(第2導電配線22)係為相同的導電配線的構造且形成為同一層。

(陣列基板的平面構造)

圖10係顯示在構成本發明第2實施態樣之顯示裝置的陣列基板(第1基板)所形成之第3天線單元、第4天線單元、源極信號切換電路、閘極信號切換電路、將有機EL驅動的驅動電晶體139、將驅動電晶體139驅動之切換電晶體89等的電路之平面圖。

如圖10所示，在陣列基板300的第1基板1上(與顯示裝置基板100對向的面上)，設置有第3天線單元83、第4天線單元84、源極信號切換電路26、閘極信號切換電路27、電力送電部28、信號傳送接收部29等的電路、及FPC。在陣列基板300中在相當於畫素開口部14的位置，設置有發揮作為薄膜電晶體之功能的切換電晶體89及驅動電晶體139。第3天線單元83及第4天線單元84係包含捲繞方向彼此相同，且捲繞數為2以上的環形天線對。

源極信號切換電路26、閘極信號切換電路27、電力送電部28、信號傳送接收部29等的電路係形成於第1基板1的有效顯示區域外。驅動此等電路的電 源係經由FPC，與未圖示的電池連接，或經由轉接器(adaptor)和100V等的外部電源連接。

貼合顯示裝置基板100和陣列基板300時，第1天線單元81和第3天線單元83在俯視下係配置成重疊(第1重疊部51)。又，第2天線單元82和第4天線單元84在俯視下係配置成重疊(第2重疊部52)。第1重疊部51具有觸控感測信號的傳送接收功能，第2重疊部52具有電力信號的接收功能。形成第1重疊部51之第1天線單元81和第3天線單元83、及形成第2重疊部52之第2天線單元82和第4天線單元84，係配置於邊框區域72內。

在圖10所示的例子中，設置有從FPC朝顯示部110的周圍區域延伸的電源線140，電源線140係在顯示部110的Y方向之端部的外側區域(圖10中的上側)，延伸於X方向。再者，延伸於X方向的電源線140係分歧成延伸於Y方向的複數條配線。延伸於Y方向的電源線140同樣與設置於朝Y方向排列的複數個畫素之驅動電晶體139的源極電極136連接。

此外，圖10中，於各畫素顯示1個薄膜電晶體，但未顯示薄膜電晶體的個數，如上述，切換電晶體89和藉由切換電晶體89所控制的驅動電晶體139係設置於一個畫素內。

一旦影像信號控制部121選擇切換電晶體89時，所選擇的切換電晶體89便將切換信號傳送到驅動電晶體139的閘極電極138，驅動電晶體139會進行 驅動。藉由驅動電晶體139的驅動，供給自電源線140(驅動電晶體139的源極配線)的驅動電壓便會經由源極電極136及汲極電極137被施加於下部電極88(畫素電極)。亦即，驅動電壓被施加於有機EL層，有機EL層在陣列基板300上發光，藉此，在陣列基板300上顯示圖像。

(天線單元)

其次，參照圖11~圖13，說明關於上述天線單元的具體構造。在此，如圖11所示，所謂天線單元係指1個以上(圖11中，反向捲繞的環形天線對)的天線。又，天線不限於環形天線。

圖11係將構成具備本發明第2實施形態的半導體裝置的顯示裝置DSP2之顯示裝置基板100上所形成之第1天線單元加以放大顯示之局部平面圖。

圖12係顯示構成具備本發明第2實施形態的半導體裝置的顯示裝置DSP2之顯示裝置基板100上所形成之第1天線單元之圖，為沿著圖11的A-A’線之剖面圖。

圖13係顯示構成具備本發明第2實施形態的半導體裝置的顯示裝置DSP2之顯示裝置基板100上所形成之第1天線單元、和形成於陣列基板300之第3天線單元的重疊之立體圖。

以下的說明中，在第1天線單元81、第2天線單元82、第3天線單元83、及第4天線單元84中，以代表者而言，係說明關於第1天線單元81的構造，其他的天線單元也可採用同樣的構造。又，以下的說明中，有僅稱為「天線單元」之情況。

本發明的「天線單元」意指：為了觸控感測信號的傳送接收、電力的受電及供電等目的，而在基板上配置有1個以上的天線之構成。以天線單元的構成而言，在天線為環形(形成於同一平面的線圈、螺旋狀的圖案)形狀的天線之情況合，使在彼此相反的方向捲繞成的兩個天線鄰接而成的構成，在通訊之穩定性確保的觀點上是較佳的。亦可使在相反的方向捲繞成的天線交替地鄰接2個以上，選擇其中1組天線來使用。

此外，第2實施形態中，環形天線亦可具有與顯示裝置DSP2的外部天線，例如製備於IC卡的天線通訊之功能。

如圖13所示，顯示裝置基板100的第1天線單元81和陣列基板300的第3天線單元83，在俯視下為相同的環形天線形狀，位置匹配，且重疊(第1重疊部51)。同樣地，顯示裝置基板100的第2天線單元82和陣列基板300的第4天線單元84，在俯視下為相同的環形天線形狀，位置匹配，且重疊(第2重疊部52)。

在第1重疊部51及第2重疊部52中，由形成天線之導電配線的線寬為例如1μm至20μm之細的線寬、以及必須將天線單元收納於狹窄的邊框區域72內之情況考量，天線的位置精度係以在±3μm以內的精度較佳。當位置匹配的精度變高時，可效率佳地進行信號的傳送或接收。藉由將2個以上的環形天線並聯，可使天線的小型化、和非接觸資料傳送的高速化成為可能。此外，圖11~圖13中，係省略了用以形成第1天線單元 81和第2天線單元82之每一者、與第3天線單元83和第4天線單元84之每一者的共振電路之電容器或其他零件的圖示。

作為形成天線之導電配線的構造，係可使用將上述之銅合金層以導電性金屬氧化物層夾持之3層構成的導電配線。例如，第1天線單元81和第2天線單元82係可在與第1導電配線21(或第5導電配線55)同層且同步驟形成。第3天線單元83和第4天線單元84係可在與第3導電配線23(或第4導電配線24)同層且同步驟形成。

如圖11所示，第1天線單元81、第2天線單元82、第3天線單元83、及第4天線單元84之每一者，係以反向捲繞的環形天線對構成。因為反向捲繞的環形天線的磁場的產生方向為反向，可進行雜訊產生較少之穩定的傳送接收。換言之，在反向捲繞的環形天線，藉由各個方向不同的磁場形成，可獲得外部磁場的遮蔽效果，可降低外部雜訊的影響。此外，反向捲繞係指：例如，圖11所示的一對環形天線164、165的捲繞方向在俯視下以中心線116成為線對稱。

環形天線的捲繞數係以2以上或3以上較佳。在天線的外形為5mm以下之小尺寸的情況，可將捲繞線數設為3以上20以下。在第2實施形態中，第1天線單元81、第2天線單元82、第3天線單元83及第4天線單元84的捲繞數均設為3捲。在此，捲繞數為2以上之環形天線的俯視形狀，係成為在同一平面上隨著迴 旋而接近中心的曲線。可典型地例示線間為大致等間隔之阿基米德(Archimedes)的螺旋。

為了減少受到來自外部(驅動電路、商用電源、一般的100V等的外部電源)之雜訊的影響，在本實施形態中以圖11或圖13所示之大致U字形的導體圖案25A、25B平面地包圍天線單元81、82、83、84。形成天線之導電配線的線寬為6μm，位置精度(對準精度)設在±2μm以內。此等導電配線的構造係與第1實施形態同樣，為以導電性金屬氧化物層夾持銅合金層的3層構成。

在第1天線單元81和第3天線單元83重疊的第1重疊部51中，例如進行來自CPU之觸控驅動信號的接收、或者由觸控檢測切換電路19經由觸控信號收發控制部20所輸出之觸控檢測信號的傳送。觸控驅動信號係經由觸控驅動控制部17驅動觸控驅動切換電路18。

在第2天線單元82與第4天線單元84的重疊部(第2重疊部52)中，例如從第4天線單元84因共振頻率之電磁波的發生而產生的電力係被第2天線單元82所接收。電力接收部15將接收的電壓予以平滑化、定電壓化，並輸出到電源控制部16作為觸控驅動電壓。

如圖12所示，在第2基板2上形成有黑色矩陣BM，在黑色矩陣BM上形成有下部絕緣層141，在下部絕緣層141上形成有第1天線單元81及第2天線單元82。又，亦如圖7及圖9所示，在下部絕緣層141上，形成有第1導電配線21、第5導電配線55、第1天線單 元81、及第2天線單元82。亦即，第1導電配線21、第5導電配線55、第1天線單元81、及第2天線單元82係位於同一層。又，導體圖案25A亦形成於下部絕緣層141上。

更具體說明之，在下部絕緣層141上，成膜了第1導電性金屬氧化物層11、銅合金層13(或銅層)及第2導電性金屬氧化物層12(3層構成的導電層)後，利用周知的光微影方法，將3層構成的導電層圖案化，藉此形成第1導電配線21、第5導電配線55、第1天線單元81、第2天線單元82及導體圖案25A之每一者的圖案。亦即，本發明之「位於同一層」意指：於基板上形成3層構成的導電層之後，藉由圖案化，將各配線層(導電配線、天線單元等)配設為同一層，配線或天線等係以相同的層構成、相同材料，設置於同一層。

如上述，由相同的層構成之導電配線(第1導電配線21)所形成的第1天線單元81及第2天線單元82之每一者，係透過設置於位在天線內側之第1連接用墊60、61上的貫穿孔50，與不同的導電配線(第2導電配線22)電性連接。在第1導電配線21與第2導電配線22之間，介設有中間絕緣層142。

同樣地，由相同的層構成之導電配線(第3導電配線23)所形成的第3天線單元83及第4天線單元84之每一者，係透過設置於位在天線內側之第2連接用墊62、63上的貫穿孔，與不同的導電配線(第4導電配線24)電性連接。在第3導電配線23與第4導電配線24之間，介設有第2絕緣層42。

第1導電配線21(第5導電配線55)、第2導電配線22(第6導電配線56)、第3導電配線23及第4導電配線24均具有以第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持銅合金層之3層構成。

第2實施形態中，使用於通道層35的氧化物半導體係使用In：Sb：Ce=1：1：0.06之元素比的複合氧化物，進行280℃的低溫退火，來作成通道層。第2實施形態的銅合金層，係使用Cu：Ca：Zn=97：2.5：0.8之元素比的銅合金。上述低溫退火後，第2實施形態之銅合金層的電阻係數為3.1μΩcm。

在第2實施形態的顯示裝置DSP2中，係使用有機EL層作為發光層。本發明並不限定於第2實施形態所示的構造。亦可取代有機EL層，而構成具備LED晶片的LED顯示裝置。例如，以LED晶片來說，可列舉由n型GaN形成的電極和LED反射電極排列在相同面側之被稱為水平型的LED晶片。又，亦可不是在圖8所示的堤壩94之間形成與電洞注入層91或發光層92等的有機EL相關的層，而是在屬反射電極的下部電極88直接載置LED晶片。可在LED晶片的背面或側面形成導體，並將LED晶片與上部電極87電性連接。於此情況，導體係與由n型GaN而成的電極導通。就對基板載置LED晶片的方法而言，例如只要將依序積層有n型GaN/發光層/p型GaN/LED反射電極(Ag合金等的薄膜)而成之構成的LED晶片以面朝下(face down)的方式，載置於藍寶石或GaN等的基板上即可。此時，LED反射電極及下部 電極88係電性接合。此等LED晶片係可使紅色發光、綠色發光、藍色發光等3種類分別配列於位在堤壩94之間的畫素開口部。或者，亦可分別在位於堤壩94之間的畫素開口部載置藍色發光的LED晶片，將含量子點等的波長轉換層分別直接或間接地配置在畫素開口部上。波長轉換層係例如將藍色發光光轉換成綠色發光光、或者將藍色發光光轉換成紅色發光光。又，除了藍色發光LED之外，也可另外載置紅色發光LED或紅外發光LED。

根據上述實施形態，可形成具有藉由第1導電性金屬氧化物層11與第2導電性金屬氧化物層12夾持著銅合金層13之3層構成並具備高導電性之導電配線。又，可實現具備與此導電配線電性連接之薄膜電晶體的半導體裝置。再者，可提供具備微小的環形天線或觸控感測配線等之半導體裝置、及具備此種半導體裝置之顯示裝置。

例如，上述實施形態的半導體裝置或顯示裝置係可進行多種應用。關於可適用上述實施形態之顯示裝置的電子機器，可列舉：行動電話、行動式遊戲機、行動資訊終端、個人電腦、電子書，影像感測器，視訊攝影機、數位相機、頭戴式顯示器、導航系統、音響再生裝置(汽車音響、數位聲訊播放機等)、複印機、傳真機、印表機、複合式印表機、自動販賣機、自動櫃員機(ATM)、個人認證設備、光通訊機器等。上述的各實施形態係可自由組合使用。

說明本發明的較佳實施形態，已說明如上述，但應當理解此等形態乃係本發明的例示形態，不應考慮作為限定的形態。追加、省略、置換及其他的變更可在不脫離本發明的範圍下進行。因此，本發明不應被看作受前述的說明限定，而係受請求的範圍所限制。

此外，在第1實施形態的顯示裝置DSP1中，可將第2實施形態所示之天線單元(環形天線)及觸控感測配線形成於第2基板2。此等天線單元或觸控感測配線係可由將銅合金層以第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持之3層構成所形成。

Claims (10)

1. 一種半導體裝置，具備：基板；設於前述基板的一面之導電配線；及與前述導電配線電性連接之薄膜電晶體；前述導電配線具有藉由第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持銅層或銅合金層而成之3層構成；前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層包含氧化銦；前述薄膜電晶體具有由氧化物半導體所構成的通道層；前述氧化物半導體係複合氧化物，該複合氧化物包含氧化銦、氧化銻、和具有比前述氧化銦及前述氧化銻之每一者的量還要少的量之氧化鈰；在前述氧化物半導體中，當將未計數氧的元素的合計設為100at%時，則銦及銻之每一者的量為40at%以上。
2. 如請求項1之半導體裝置，其中在前述氧化物半導體中，將未計數氧之銦、銻及鈰的合計設為100at%時，銦及銻之每一者的量係在45at%以上49.8at%以下的範圍內，鈰的量係在10at%以下0.4at%以上的範圍內。
3. 如請求項1之半導體裝置，其中 前述薄膜電晶體係具有前述通道層會接觸並至少含有氧化鈰之絕緣膜。
4. 如請求項1之半導體裝置，其中前述銅合金層包含：固溶於銅之第1元素、和陰電性小於銅及前述第1元素之第2元素；前述第1元素及前述第2元素係添加於銅時的電阻係數上升率為1μΩcm/at%以下的元素；前述銅合金層的電阻係數係在1.9μΩcm至6μΩcm的範圍內。
5. 如請求項4之半導體裝置，其中在前述銅合金層中，前述第1元素為鋅，前述第2元素為鈣；當將銅、鋅及鈣的合計設為100at%時，前述銅合金層係在0.2at%以上5.0at%以下的範圍內含有前述第1元素，在0.2at%以上5.0at%以下的範圍內含有前述第2元素，且含有銅作為剩餘部分。
6. 如請求項1之半導體裝置，其中前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層，係含有氧化銦作為主要的導電性金屬氧化物，並含有選自由氧化銻、氧化鋅及氧化鎵所構成的群組之1種以上的導電性金屬氧化物。
7. 一種顯示裝置，其係具備如請求項1之半導體裝置。
8. 如請求項7之顯示裝置，其係具備由導電配線所形成的天線，該導電配線具有藉由第1導電性金屬氧化物層和第2導電性金屬氧化物層夾持銅層或銅合金層而成的3層構成； 前述第1導電性金屬氧化物層及前述第2導電性金屬氧化物層包含氧化銦。
9. 一種濺鍍靶材，係使用於如請求項1之半導體裝置的製造之濺鍍靶材，含有氧化銦及氧化銻作為主材，且含有具有氧化鈰作為安定化劑之複合氧化物；在前述複合氧化物中，將未計數氧之銦、銻及鈰的合計設為100at%時，銦及銻之每一者的量係在45at%以上49.8at%以下的範圍內，鈰的量係在10at%以下0.4at%以上的範圍內。
10. 一種濺鍍靶材，係使用於構成如請求項1的半導體裝置之銅合金層的形成之濺鍍靶材，含有固溶於銅之第1元素、和陰電性小於銅及前述第1元素之第2元素；前述第1元素為鋅，前述第2元素為鈣；當將銅、鋅及鈣的合計設為100at%時，前述第1元素的含量係在0.2at%以上5.0at%以下的範圍內，前述第2元素的含量係在0.2at%以上5.0at%以下的範圍內，除前述第1元素及前述第2元素以外的剩餘部分係含有銅。

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