KR20080028302A - 박막 트랜지스터, 전기 광학 장치 및 전자 기기 - Google Patents

박막 트랜지스터, 전기 광학 장치 및 전자 기기 Download PDF

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KR20080028302A
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film transistor
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기요시 나카무라
히로후미 호카리
가즈야 나카무라
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세이코 엡슨 가부시키가이샤
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Abstract

신뢰성이 우수한 박막 트랜지스터, 해당 박막 트랜지스터를 구비하는 전기 광학 장치 및 전자 기기를 제공한다.
본 실시예에 관한 박막 트랜지스터(1)는 평면적으로 대향하여 배치된 소스 전극(3) 및 드레인 전극(4)과, 적어도 소스 전극(3)과 드레인 전극(4) 사이에 마련된 유기 반도체층(5)과, 소스 전극(3), 유기 반도체층(5) 및 드레인 전극(4)에 걸쳐 연재하는 복수 라인의 게이트선(7)과, 소스 전극(3), 드레인 전극(4) 및 유기 반도체층(5)과, 각 게이트선(7)과의 사이에 개재하는 게이트 절연층을 갖는다.

Description

박막 트랜지스터, 전기 광학 장치 및 전자 기기{THIN FILM TRANSISTOR, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
본 발명은 특히 유기 반도체층을 이용한 박막 트랜지스터, 해당 박막 트랜지스터를 구비하는 전기 광학 장치 및 전자 기기에 관한 것이다.
유기 박막 트랜지스터는 종래의 트랜지스터 제조 방법과 달리, 용매에 섞어서 인쇄하는 등, 간편한 공정으로 미세 회로를 제작할 수 있기 때문에, 대량 생산, 대면적화, 저비용화라는 제조면에서의 이점이 크다. 또한, 플렉서블한 기판 상에 제작할 수 있기 때문에 전자 페이퍼 등으로의 용도에 기대되고 있다(특허 문헌 1 참조).
특허 문헌 1 : 일본 특허 공개 2005-223286호 공보
유기 박막 트랜지스터에는, 전압 인가를 반복하면, 미량의 잔류 산소의 영향에 의해, 벌크(bulk) 전체의 저항이 낮아져서, 온, 오프 상태가 악화되어서, 결국에는 게이트에 변조가 일어나지 않게 되어 버릴 우려가 있다는 문제가 있었다.
즉, 유기 박막 트랜지스터에는 전압의 반복에 의해서, 트랜지스터 특성이 변화해 버려서, 신뢰성이 결여되고, 환언하면 수명이 짧다는 문제가 있었다.
본 발명이 내는 효과 중 하나에 의하면, 신뢰성이 우수한 박막 트랜지스터, 해당 박막 트랜지스터를 구비하는 전기 광학 장치 및 전자 기기를 제공할 수 있다.
본 발명에 관한 박막 트랜지스터는 평면적으로 대향하여 배치된 소스 전극 및 드레인 전극과, 적어도 상기 소스 전극과 상기 드레인 전극 사이에 마련된 유기 반도체층과, 상기 소스 전극, 상기 유기 반도체층 및 상기 드레인 전극에 걸쳐 연재하는 복수 라인의 게이트선과, 상기 소스 전극, 상기 드레인 전극 및 상기 유기 반도체층과, 각 상기 게이트선과의 사이에 개재하는 게이트 절연층을 갖는다.
본 발명에서는 게이트선이 복수 마련되어 있기 때문에, 게이트선에 소정의 전압이 인가되면, 게이트선과 겹치는 유기 반도체층 안으로 각각 독립해서 채널이 유기(誘起)된다. 이 때문에, 하나의 게이트선을 계속적으로 사용하여 하나의 트랜지스터의 온, 오프 특성이 저하한 경우에도, 다른 게이트선으로 전환함으로써, 초 기 특성에 가까운 정상적인 트랜지스터의 구동이 다시 가능해진다. 또한, 복수의 게이트선에 구동 펄스를 순서대로 인가함으로써, 하나의 게이트선당 단위 구동 시간을 감소시킬 수 있어, 유기 반도체층의 특성 열화를 억제할 수 있다.
바람직하게는 상기 소스 전극 및 상기 드레인 전극은 상기 게이트선의 연재 방향을 따라서 교대로 배치되고, 상기 게이트선은 복수의 상기 소스 전극 및 상기 드레인 전극에 교차하고 있다. 이에 따라, 게이트선에 소정의 전압이 인가되면, 게이트선의 연재 방향을 따라서, 복수의 짧은 채널이 유기된다. 채널 길이를 짧게 분할함으로써 트랜지스터의 구동 전류를 증대시킬 수 있다.
예컨대, 상기 소스 전극 및 상기 드레인 전극은 빗살 모양으로 형성되어 있다. 이에 따라, 채널 길이를 짧게 분할할 수 있어, 트랜지스터의 구동 전류를 증대시킬 수 있다.
바람직하게는 각 상기 게이트선과 겹치는 부분에 있어서의 상기 소스 전극과 상기 드레인 전극과의 간격이 상기 게이트선마다 다르다. 이러한 구성에서는 게이트선에 임계값 이상의 전압이 인가되면, 게이트선과 겹치는 부위에 있어서의 반도체층 중에 채널이 유기되어, 소스 전극과 드레인 전극 사이에 구동 전류가 흐른다. 구동 전류는 채널 길이, 즉 소스 전극과 드레인 전극의 간격에 좌우된다. 구체적으로는 소스 전극과 드레인 전극의 간격이 작아짐에 따라서 구동 전류는 커진다. 따라서, 본 발명에서는 게이트선의 선택에 의해서, 게이트 전압을 변화시키지 않더라도 구동 전류를 조정할 수 있다.
이 경우에, 예컨대, 상기 소스 전극 또는 상기 드레인 전극 중 적어도 한쪽 의 평면 형상이 테이퍼 형상 또는 계단 형상으로 형성되어 있다. 이에 따라, 게이트선마다 소스 전극과 드레인 전극의 간격을 다르게 할 수 있다.
바람직하게는 상기 게이트선의 폭이 상기 게이트선마다 다르다. 이러한 구성에서는 게이트선에 임계값 이상의 전압이 인가되면, 게이트선과 겹치는 부위에 있어서의 반도체층 안으로 채널이 유기되어, 소스 전극과 드레인 전극 사이에 구동 전류가 흐른다. 구동 전류는 채널폭, 즉 게이트선의 폭에 좌우된다. 구체적으로는 게이트선의 폭이 넓어짐에 따라서 구동 전류는 커진다. 따라서, 본 발명에서는 게이트선의 선택에 의해서, 게이트 전압을 변화시키지 않더라도, 구동 전류를 조정할 수 있다.
또한, 본 발명에 관한 전기 광학 장치는 상기 박막 트랜지스터를 구비한다. 이에 따라, 박막 트랜지스터의 특성 열화에 기인하는 전기 광학 장치 전체의 불량을 방지할 수 있어서 신뢰성이 우수한 전기 광학 장치를 실현할 수 있다.
또한, 본 발명에 관한 전자 기기는 상기 전기 광학 장치를 구비한다. 이에 따라, 박막 트랜지스터의 특성 열화에 기인하는 전자 기기 전체의 불량을 방지할 수 있어서, 신뢰성이 우수한 전자 기기를 실현할 수 있다.
본 발명이 내는 효과 중 하나에 의하면, 신뢰성이 우수한 박막 트랜지스터, 해당 박막 트랜지스터를 구비하는 전기 광학 장치 및 전자 기기를 제공할 수 있다.
(실시예 1)
우선, 본 실시예에 관한 박막 트랜지스터의 구성에 대하여 설명한다.
도 1은 본 실시예에 관한 박막 트랜지스터의 평면도이다. 도 2는 도 1의 A-A'선의 단면도이다.
도 2에 도시하는 바와 같이 박막 트랜지스터(1)는 기판(2) 상에 마련된 소스 전극(3) 및 드레인 전극(4)과, 적어도 소스 전극(3)과 드레인 전극(4) 사이에 마련된 유기 반도체층(5)과, 유기 반도체층(5) 상에 마련된 절연층(6)과, 게이트 절연층(6) 상에 마련된 게이트선(7)을 갖는다.
도 1에 도시하는 바와 같이 박막 트랜지스터(1)는 복수 라인의 게이트선(7)을 갖는다. 본 실시예에서는 이 점에 특징이 있다. 도 1에서는 3개의 게이트선(7a, 7b, 7c)이 배치되어 있는 예를 도해하고 있다. 또한, 게이트선(7a, 7b, 7c)을 구별할 필요가 없는 경우에는 단지 게이트선(7)이라고 한다. 또한, 소스 전극(3) 및 드레인 전극(4) 모두가 빗살 모양으로 형성되어 있다.
소스 전극(3) 및 드레인 전극(4) 각각의 전극부(3a, 4a)가 채널 길이 L 방향을 따라서, 소정 거리 이격된 상태로 교대로 배열하고 있다. 이 박막 트랜지스터(1)에서는 유기 반도체층(5) 중 소스 전극(3)의 전극부(3a)와 드레인 전극(4)의 전극부(4a)와의 사이의 영역이, 캐리어가 이동하는 채널 영역이 된다. 또한, 각 게이트선(7a, 7b, 7c)마다, 채널 영역은 7개씩, 즉 각 게이트선마다의 채널수는 7개씩 설치된다. 또한, 채널수는 7개로 한정되는 것이 아니고, 복수면 된다. 또 한, 소스 전극(3)의 전극부(3a)와, 드레인 전극(4)의 전극부(4a)와의 사이의 영역에 있어서의, 캐리어의 이동 방향의 길이, 즉 전극부(3a, 4a) 사이의 거리가 채널 길이 L에 상당한다. 또한, 게이트선(7)의 폭이 거의 채널폭 W에 상당한다. 전극부(3a, 4a) 끼리는 접속부(3b, 4b)에 의해 접속되어 있다.
상기한 박막 트랜지스터(1)는 유기 반도체층(5)이 게이트선(7)보다도 기판(2)측으로 마련된 구성의 박막 트랜지스터 즉, 탑 게이트 구조의 박막 트랜지스터이다.
이하, 박막 트랜지스터(1)를 구성하는 각 부에 대하여 순차적으로 설명한다.
기판(2)은 박막 트랜지스터(1)를 구성하는 각 층(각부)을 지지하는 것이다. 기판(2)에는 예컨대, 유리 기판, 폴리이미드, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리메틸메타크릴레이트(PMMA), 폴리카보네이트(PC), 폴리에텔술폰(PES), 방향족 폴리에스테르(액정 폴리머) 등으로 구성되는 플라스틱 기판(수지 기판), 석영 기판, 실리콘 기판, 갈륨 비소 기판 등을 이용할 수 있다. 박막 트랜지스터(1)에 가요성을 부여하는 경우에는 기판(2)에는 수지 기판이 선택된다.
이 기판(2) 상에는 하지층이 마련되어 있어도 된다. 하지층으로서는 예컨대, 기판(2) 표면부터의 이온의 확산을 방지할 목적, 소스 전극(3) 및 드레인 전극(4)과, 기판(2)과의 밀착성(접합성)을 향상시킬 목적 등으로 마련된다. 하지층의 구성 재료로서는 특별히 한정되지 않지만, 산화규소(SiO2), 질화규소(SiN), 폴리이미 드, 폴리아미드, 혹은 가교(架橋)되어 불용화된 고분자 등이 적합하게 이용된다.
소스 전극(3) 및 드레인 전극(4)의 구성 재료로서는 도전성을 갖는 것이면 특별히 한정되지 않고, 예컨대, Pd, Pt, Au, W, Ta, Mo, Al, Cr, Ti, Cu 또는 이들을 포함하는 합금 등의 도전성 재료, ITO, FTO, ATO, SnO2 등의 도전성 산화물, 카본 블랙, 카본 나노 튜브, 풀러린 등의 탄소계 재료, 폴리아세틸렌, 폴리피롤, PEDOT(poly-ethylenedioxythiophene)와 같은 폴리티오펜, 폴리아닐린, 폴리(p-페닐렌), 폴리플루오렌, 폴리카르바졸, 폴리실란 또는 이들의 유도체 등의 도전성 고분자 재료 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜 이용할 수 있다. 또한, 상기 도전성 고분자 재료는 통상, 산화철, 옥소, 무기산, 유기산, 폴리스틸렌설포닉산 등의 고분자로 도핑되어 도전성이 부여된 상태로 이용된다. 이들 중에서도, 소스 전극(3) 및 드레인 전극(4)의 구성 재료로서는 각각 Ni, Cu, Co, Au, Pd 또는 이들을 포함하는 합금을 주로 하는 것이 적합하게 이용된다.
소스 전극(3) 및 드레인 전극(4)의 두께(평균)는 특별히 한정되지 않지만, 각각, 30~300nm 정도인 것이 바람직하고, 50~150nm 정도인 것이 보다 바람직하다. 각 전극부(3a, 4a)의 폭 H는 각각, 20㎛ 이하인 것이 바람직하고, 수㎛ 이상 10㎛ 이하가 보다 바람직하다. 또한, 각 전극부(3a, 4a)의 길이는 예컨대 수 10㎛ 이상이다.
또한, 소스 전극부(3a)와 드레인 전극부(4a) 사이의 거리(이격 거리), 즉, 채널 길이 L은 2~20㎛ 정도인 것이 바람직하고, 3~10㎛ 정도인 것이 보다 바람직하 다. 채널 길이 L이 보다 작은 쪽이, 보다 큰 구동 전류(드레인 전류)를 제어할 수 있고, 또한, 게이트선의 용량을 보다 작게 할 수 있다. 그러나, 채널 길이 L을 상기 하한값보다 작게 하면, 전극의 패터닝에 의해 고밀도의 포토리소그래피 기술이 필요하게 되어서, 비용 상승을 초래한다. 또한, 작은 채널 길이 L을 달성해도, 소스 전극과 유기 반도체층과의 콘택트 저항의 영향으로 기대한 효과를 얻을 수 없는 경우가 있다. 한편, 채널 길이 L을 상한값보다 크게 하면, 구동 전류의 값이 작아져서, 박막 트랜지스터(1)의 특성이 불충분하게 될 우려가 있다.
게이트폭 W는 수㎛~수십㎛ 정도인 것이 바람직하다. 채널폭 W를 하한값보다 작게 하면, 드레인 전류의 값이 작아져서, 박막 트랜지스터(1)의 특성이 불충분하게 될 우려가 있다. 한편, 채널폭 W의 상한값은 게이트의 개수에 의존한다.
유기 반도체층(5)은 유기 반도체 재료(반도체적인 전기 전도를 나타내는 유기 재료)를 주재료로서 구성되어 있다. 이 유기 반도체층(5)은 적어도 채널 영역(게이트와 겹치는 영역)에 있어서 채널 방향 C과 거의 평행하게 배향하고 있는 것이 바람직하다. 이에 따라, 채널 영역에서의 캐리어 이동도가 높아지고, 그 결과, 박막 트랜지스터(1)는 그 동작 속도가 보다 빨라진다.
유기 반도체 재료로서는 예컨대, 나프탈렌, 안트라센, 테트라센(tetracene), 펜타센, 헥사센, 프탈로시아닌, 펠릴렌 히드라존, 트리페닐메탄, 디페닐메탄, 스틸벤, 아릴비닐, 피라졸린, 트리페닐아민, 트리아릴아민, 올리고티오펜, 프탈로시아닌 또는 이들의 유도체와 같은 저분자의 유기 반도체 재료나, 폴리-N-비닐 카르바졸, 폴리비닐피렌, 폴리비닐안트라센, 폴리티오펜, 폴리헥실티오펜, 폴리(p-페닐렌 비닐렌), 폴리티닐렌비닐렌(polytynylenevinylene), 폴리아릴아민, 피렌포름알데히드수지, 에틸카르바졸포름알데히드수지, 플루오렌비티오펜 공중합체, 플루오렌알릴아민 공중합체, 또는 이들의 유도체와 같은 고분자의 유기 반도체 재료(공역계 고분자 재료)를 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜 이용할 수 있지만, 특히, 고분자의 유기 반도체 재료(공역계 고분자 재료)를 주(主)로 하는 것을 이용하는 것이 바람직하다. 공역계 고분자 재료는 그 특유한 전자 구름의 확산에 의해, 캐리어의 이동능이 특히 높다. 이러한 고분자의 유기 반도체 재료는 간이한 방법으로 성막할 수 있고 또한 비교적 용이하게 배향시킬 수 있다.
또한, 이들 중에서도, 유기 반도체 재료는 플루오렌 비티오펜 공중합체와 같은 플루오렌과 비티오펜을 포함하는 공중합체, 폴리아릴아민, 플루오렌아릴아민 공중합체와 같은 아릴아민을 포함하는 중합체 또는 이들의 유도체 중 1종 이상을 주성분으로 하는 것이 보다 바람직하고, 폴리아릴아민, 플루오렌 비티오펜 공중합체 또는 이들의 유도체 중 1종 이상을 주성분으로 하는 것이 바람직하다. 이러한 유기 반도체 재료로 구성되는 유기 반도체층(5)은 일시적으로 고온 다습한 환경하에 노출되더라도, 내수성 및 내산화성이 높기 때문에, 품질 열화가 방지되어, 특히 화학적으로 안정된 것으로 할 수 있다.
또한, 고분자의 유기 반도체 재료를 주재료로서 구성되는 유기 반도체층(5)은 박형화·경량화가 가능하고, 가요성도 우수하기 때문에, 플렉서블 디스플레이의 스위칭 소자 등으로서 이용되는 박막 트랜지스터에의 적용에 적합하다. 유기 반도체층(5)의 두께(평균)는 0.1~1000nm 정도인 것이 바람직하고, 1~500nm 정도인 것이 보다 바람직하며, 10~100nm 정도인 것이 더욱 바람직하다.
게이트 절연층(6)은 소스 전극(3) 및 드레인 전극(4)에 대하여 게이트선(7)을 절연하는 것으로, 주로 유기 재료(특히 유기 고분자 재료)로 구성되는 것이 바람직하다. 유기 고분자 재료를 주재료로 하는 게이트 절연층(6)은 그 형성이 용이하고 또한, 유기 반도체층(5)과의 밀착성의 향상을 도모할 수도 있다. 이러한 유기 고분자 재료로서는 예컨대, 폴리스틸렌, 폴리이미드, 폴리아미드이미드, 폴리비닐페닐렌, 폴리카보네이트(PC), 폴리메틸메타크릴레이트와 같은 아크릴계 수지, 폴리테트라플루오르에틸렌(PTFE)과 같은 불소계 수지, 폴리비닐페놀 혹은 노볼락 수지와 같은 페놀계 수지, 폴리에틸렌, 폴리프로필렌, 폴리이소부틸렌, 폴리부텐 등의 올레핀계 수지 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜 이용할 수 있다.
게이트 절연층(6)의 두께(평균)는 특별히 한정되지 않지만, 10~5000nm 정도인 것이 바람직하고, 100~1000nm 정도인 것이 보다 바람직하다. 게이트 절연층(6)의 두께를 상기 범위로 함으로써, 소스 전극(3) 및 드레인 전극(4)과 게이트선(7)을 확실히 절연하면서, 박막 트랜지스터(1)가 대형화하는 것(특히, 두께가 증대하는 것)을 방지할 수 있다.
또한, 게이트 절연층(6)은 단층 구성인 것에 한정되지 않고, 복수층의 적층 구성인 것이여도 된다. 또한, 게이트 절연층(6)의 구성 재료로는 예컨대, SiO2 등의 무기 절연 재료를 이용하는 것으로도 할 수 있다. 이 경우, 게이트 절연층(6) 은 폴리실리케이트, 폴리실록산, 폴리실라잔과 같은 용액을 도포하여, 도포막을 산소, 또는 수증기의 존재하에서 가열함으로써, 용액 재료로부터 SiO2를 얻을 수 있다. 또한, 금속 알콕시드 용액을 도포한 후, 이것을 산소 분위기에서 가열함으로써 무기 절연 재료를 얻을(졸·겔법으로 알려짐) 수 있다.
게이트선(7)은 금속 재료 또는 금속 산화물 재료 등의 도전성 재료면 되고, 예컨대, Ag, Pd, Pt, Au, W, Ta, Mo, Al, Cr, Ti, Cu 및 Ni 또는 이들을 포함하는 합금, 인듐틴옥사이드(ITO), 인듐옥사이드(IO), 인듐징크옥사이드(IZO), 안티모니틴옥사이드(ATO) 및 산화 주석(SnO2) 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜 이용할 수 있다. 기타, 도전성 재료로서는 예컨대, 소스 전극(3) 및 드레인 전극(4)으로 들었던 것 같은 도전성 고분자 재료를 이용할 수도 있다.
이들 중에서도, Au, Ag, Cu, Pt, Pd, Ni 또는 이들을 포함하는 합금 중 1종 이상을 주성분으로 하는 것이 바람직하다. 이들은 높은 도전성을 갖는다는 점에서 바람직하다.
상술한 박막 트랜지스터(1)는 게이트선(7)에 인가하는 전압을 변화시킴으로써, 소스 전극(3)과 드레인 전극(4)과의 사이에 흐르는 전류량이 제어된다. 즉, 게이트선(7)에 전압이 인가되고 있지 않은 OFF 상태에서는 소스 전극(3)(소스 전극부(3a))과 드레인 전극(4)(드레인 전극부(4a))와의 사이에 전압을 인가해도, 유기 반도체층(5) 중에 거의 캐리어가 존재하지 않기 때문에, 미소한 전류밖에 흐르지 않는다. 한편, 게이트선(7)에 전압이 인가되고 있는 ON 상태에서는 유기 반도체 층(5)의 게이트 절연층(6)에 면한 부분에 캐리어가 유기되어, 채널이 형성된다. 이 상태로 소스 전극(3)과 드레인 전극(4)과의 사이에 전압을 인가하면, 채널을 통해서 전류가 흐른다.
또한, 본 실시예에서는 소스 전극(3) 및 드레인 전극(4) 쌍방이 빗살 모양을 이루고, 그 이가 서로 맞물리도록 형성되어 있는 구성에 대해서 설명했지만, 이들 전극(3, 4)의 형상은 이에 한정되지 않는다.
<박막 트랜지스터의 제조 방법>
도 3은 박막 트랜지스터(1)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3(a)에 도시하는 바와 같이 기판(2) 상에, 도전막을 형성한 후, 도전막을 패터닝함으로써, 소스 전극(3) 및 드레인 전극(4)을 형성한다.
도전막은 예컨대, 플라즈마 CVD, 열 CVD, 레이저 CVD와 같은 화학 증착법(CVD), 진공 증착, 스퍼터링, 이온 도금 등의 건식 도금법, 전해 도금, 침지 도금, 무전해 도금 등의 습식 도금법, 용사법, 졸·겔법 및 MOD 법에 의해 형성할 수 있다. 특히, 도전막은 무전해 도금법에 의해 형성하는 것이 바람직하다. 전해 도금법을 이용함으로써, 진공 장치 등의 대규모 장치를 필요로 하지 않고, 용이하고 또한 저렴하게, 높은 성막 정밀도로 소스 전극(3) 및 드레인 전극(4)을 형성할 수 있다. 또한, 기판(2)으로서 폴리이미드 등의 수지 기판을 이용하는 경우에는 기판(2)에 대한 도전막의 밀착성을 향상시키기 위해서, 도전막의 형성에 앞서서 밀착층을 형성하는 것이 바람직하다.
패터닝은 도전막상에 리소그래피기술에 의해 레지스트 마스크를 형성한 후, 해당 레지스트 마스크를 이용하여 도전막을 에칭함으로써 실행한다. 이 에칭에는 플라즈마 에칭, 리액티브 에칭, 빔 에칭, 광 어시스트 에칭 등의 물리적 에칭법, 습식 에칭 등의 화학적 에칭법 등 중 1종 또는 2종 이상을 조합시켜 실행할 수 있다. 그 중, 습식 에칭을 이용하는 것이 바람직하다. 이에 따라, 진공 장치 등의 대규모 장치를 이용하지 않고서, 간이한 장치 및 공정으로 에칭을 행할 수 있다. 습식 에칭에 이용하는 에칭액으로서는 예컨대, 염화제2철을 포함하는 용액, 황산이나 초산, 초산을 포함하는 용액 등을 들 수 있다. 그 후, 레지스트 마스크를 제거한다. 레지스트 마스크의 제거에는 바람직하게는 레지스트 박리액이 이용되지만, 기타, 예컨대, 전술한 물리적 에칭법을 이용해도 된다.
이상과 같이, 포토리소그래피법과 에칭을 조합하여 이용함으로써, 치수 정밀도가 높은 소스 전극(3) 및 드레인 전극(4)을, 용이하고 또한 확실하게 형성할 수 있다. 따라서, 소스 전극부(3a) 및 드레인 전극부(4a)의 폭 H, 및 소스 전극부(3a)와 드레인 전극부(4a) 사이의 거리(채널 길이 L)를 비교적 짧게 설정하는 것이 가능해지고, 이에 따라, 임계 전압의 절대값이 낮고, 또한 구동 전류가 큰, 즉 스위칭 소자로서의 특성이 우수한 박막 트랜지스터(1)를 얻을 수 있다.
또한, 소스 전극(3) 및 드레인 전극(4)을 리프트 오프법에 의해 형성해도 된다. 즉, 기판(2)상에, 소스 전극(3) 및 드레인 전극(4)의 형상에 대응한 개구부를 갖는 레지스트 마스크를 형성하고, 이 레지스트 마스크가 형성된 기판(2)을 도금액에 침지시킨다. 이에 따라, 소스 전극(3) 및 드레인 전극(4)의 형상에 대응한 도 금막이 형성된다. 그 후, 레지스트 마스크를 박리함으로써, 소스 전극(3) 및 드레인 전극(4)을 얻을 수 있다.
다음으로, 도 3(b)에 도시하는 바와 같이 소스 전극(3) 및 드레인 전극(4)이 형성된 기판(2) 상에 유기 반도체층(5)을 형성한다.
유기 반도체층(5)은 예컨대, 유기 고분자 재료 또는 그 전구체를 포함하는 용액을 도포법을 이용하여, 기판(2) 상에 소스 전극(3) 및 드레인 전극(4)을 덮도록 도포(공급)한 후, 필요에 따라서, 이 도포막에 대하여 후처리(예컨대 가열, 적외선의 조사, 초음파의 부여 등)를 행함으로써 형성할 수 있다. 여기서, 도포법으로서는 예컨대, 스핀 코팅법, 캐스팅법, 마이크로 그라비아 코팅법, 그라비아 코팅법, 바코팅법, 롤코팅법, 와이어 바 코팅법, 딥코팅법, 스프레이 코팅법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법, 마이크로 컨택트 프린팅법 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜 이용할 수 있다.
이들 중에서도, 잉크젯법을 이용하여, 유기 반도체층(5)을 형성하는 것이 바람직하다. 잉크젯법에 의하면, 레지스트 마스터를 형성하는 일 없이, 채널 영역에만 유기 반도체층(5)을 형성할 수 있다. 이에 따라, 유기 반도체 재료의 사용량을 삭감할 수 있어, 제조 비용의 삭감을 도모할 수 있다. 또한, 잉크젯법을 이용함으로써, 포토 레지스트나 현상액, 박리액 등의 화학 약품이나, 산소 플라즈마, CF4 플라즈마 등의 플라즈마 처리를 사용하지 않아도 된다. 이 때문에, 유기 반도체 재료의 특성이 변화(예컨대, 도핑된다)하거나, 열화할 염려가 없다. 또한, 유기 반 도체층(5)의 형성 영역은 도시된 구성에 한정되지 않고, 유기 반도체층(5)은 소스 전극부(3a)와 드레인 전극부(4a)를 덮도록 형성해도 된다.
유기 반도체 재료를 용해하는 용매에는 예컨대, 초산, 황산, 암모니아, 과산화수소, 물, 2황화탄소, 사염화탄소, 에틸렌카보네이트 등의 무기 용매나, 메틸에틸케톤(MEK), 아세톤, 디에틸케톤, 메틸이소부틸케톤(MIBK), 메틸이소프로필케톤(MIPK), 시클로헥사논 등의 케톤계 용매, 메탄올, 에탄올, 이소프로판올, 에틸렌 글리콜, 디에틸렌글리콜(DEG), 글리세린 등의 알콜계 용매, 디에틸에테르, 디이소프로필 에테르, 1,2-디메톡시에탄(DME), 1,4-디옥산, 테트라히드로푸란(THF), 테트라히드로피란(THP), 아니솔, 디에틸렌글리콜디메틸에테르(디글림(diglyme)), 디에틸렌글리콜에틸에테르(카르비톨) 등의 에테르계 용매, 메틸셀로솔브, 에틸셀로솔브, 페닐셀로솔브 등의 셀로솔브계 용매, 헥산, 펜탄, 헵탄, 시클로헥산 등의 지방족탄화수소계 용매, 톨루엔, 크실렌, 벤젠 등의 방향족탄화수소계 용매, 피리딘, 피라진, 푸란, 피롤, 티오펜, 메틸피롤리돈 등의 방향족복소환 화합물계 용매, N, N-디메틸포름아미드(DMF), N, N-디메틸아세트아미드(DMA) 등의 아미드계 용매, 디클로로메탄, 클로로포름, 1,2-디클로로에탄 등의 할로겐 화합물계 용매, 초산에틸, 초산메틸, 포름산에틸(ethyl formate) 등의 에스테르계 용매, 디메틸설폭시드(DMSO), 설포란(sulfolane) 등의 유황 화합물계 용매, 아세트니트릴, 프로피오니트릴, 아크릴로니트릴 등의 니트릴계 용매, 포름산, 초산, 트리클로로초산, 트리플루오로초산 등의 유기산계 용매와 같은 각종 유기 용매, 또는 이들을 포함하는 혼합용매 등을 이용할 수 있다.
유기 반도체 재료는 방향족탄화수소기, 복소환기 등의 공역계를 포함하기 때문에, 일반적으로 방향족탄화수소계 용매에 녹기 쉽다. 톨루엔, 크실렌, 트리메틸벤젠, 테트라메틸벤젠, 시클로헥실벤젠 등이 특히 적합한 용매이다.
다음으로, 도 3(c)에 도시하는 바와 같이 적어도 유기 반도체층(5)을 덮도록 게이트 절연층(6)을 형성한다. 게이트 절연층(6)은 예컨대, 절연 재료 또는 그 전구체를 포함하는 용액을 도포법을 이용하여, 유기 반도체층(5) 상에 도포(공급)한 후, 필요에 따라서, 이 도포막에 대하여 후처리(예컨대 가열, 적외선의 조사, 초음파의 부여 등)을 실시함으로써 형성할 수 있다. 또한, 게이트 절연층(6)을 잉크젯법을 이용하여 형성해도 된다.
도포법으로는 상기와 동일한 방법을 이용할 수 있다. 앞에서 설명한 바와 같이 유기 반도체 재료는 방향족탄화수소계 용매에 녹기 쉽기 때문에, 절연 재료를 도포할 때는 유기 반도체 재료의 용해를 억제하는 것이 바람직하다. 이를 위해서는 수계 용매, 알콜계 용매, 케톤계 용매, 에테르계 용매, 에스테르계 용매, 지방족탄화수소계 용매, 불소계 용매를 이용하는 것이 바람직하다.
다음으로, 도 3(d)에 도시하는 바와 같이 게이트 절연층(6) 상에 게이트선(7)을 형성한다. 게이트선(7)의 형성 방법으로서는 도전성 입자를 포함하는 액상 재료를 토출하는 잉크젯법이나, 상술한 리프트오프법을 이용할 수 있다. 또한, 도전막을 형성한 후에, 리소그래피 기술에 의해 레지스트 마스크를 형성하고, 해당 레지스트 마스크를 이용하여 도전막을 에칭하여 게이트선(7)을 형성해도 된다.
이상으로부터, 도 2에 나타내는 박막 트랜지스터(1)를 얻을 수 있다.
상술한 본 실시예에 관한 박막 트랜지스터의 효과에 대하여 설명한다. 본 실시예에서는 복수 라인의 게이트선(7)을 배치함으로써, 소스 전극(3)과 드레인 전극(4) 사이의 유기 반도체층(5)에 각각 독립된 복수의 채널을 유기할 수 있다.
그 결과, 예컨대, 도 1에 나타내는 게이트선(7a)으로의 전압의 인가를 반복함으로써, 게이트선(7a) 아래의 유기 반도체층(5)이 열화·변질된 경우, 다른 게이트선(7b, 7c)을 이용함으로써, 유기 반도체층(5) 중 다른 영역으로 채널을 유기할 수 있다. 이에 따라, 초기 특성에 가까운 정상적인 트랜지스터의 구동이 다시 가능해져서, 박막 트랜지스터(1)의 장수명화 및 신뢰성의 향상을 도모할 수 있다.
또한, 유기 반도체층(5)은 전압의 인가를 반복함으로써 열화해 가기 때문에, 복수 라인의 게이트선(7)을 교대로 사용함으로써, 동등한 스위칭 동작을 유지하면서, 구동에 의한 열화를 늦추는 것이 가능해진다. 예컨대, 도 4(a)에 나타내는 구동 펄스를 게이트선(7)에 인가하여, 필요한 스위칭 특성을 얻을 수 있다고 가정한다. 이 경우에 있어서, 본 실시예에서는 게이트선(7a, 7b, 7c)에 각각 도 4(b)에 나타내는 주파수의 구동 펄스를 인가함으로써, 같은 스위칭 특성을 얻을 수 있다. 즉, 예컨대, n개의 게이트선(7)을 교대로 온/오프시킴으로써, 하나의 게이트선(7)당 단위 구동 시간을 1/n으로 할 수 있다. 단위 구동 시간을 감소할 수 있으면, 구동에 의한 유기 반도체층(5)의 열화를 억제하는 것이 가능해져, 박막 트랜지스터(1)의 장수명화 및 신뢰성의 향상을 도모할 수 있다.
또한, 예컨대, 제작시에 있어서 유기 반도체층(5) 중 일부의 영역에 불량이 발생한 경우에도, 불량 영역 이외의 영역에 채널을 유기하는 게이트선(7)을 사용하 면 된다. 이 때문에, 유기 반도체층(5)의 일부의 영역의 불량에 기인하여, 박막 트랜지스터(1) 전체가 불량이 되는 것을 방지할 수 있다.
트랜지스터의 구동 전류는 채널 길이의 2승에 반비례하고, 이동도에 비례한다. 따라서, 박막 트랜지스터(1)의 구동 전류를 증대시키기 위해서는 채널 길이 L을 짧게 하는 것이 유효하게 된다. 본 실시예에서는 유기 반도체층(5)을 복수의 소스 전극(3)(전극부(3a)) 및 드레인 전극(4)(전극부(4a))에 의해 분할하고, 하나마다의 채널 길이 L을 짧게 하고 있기 때문에 박막 트랜지스터(1)의 구동 전류를 증대시킬 수 있다.
또한, 트랜지스터의 구동 전류는 채널폭에 비례한다. 본 실시예에서는 1개의 게이트선(7)에 게이트 전압을 인가한 경우에, 게이트선(7)의 연재 방향을 따라서 복수 라인의 채널이 유기된다. 그 결과, 트랜지스터 전체적인 채널 폭은 게이트폭 w×전극부(3a)와 전극부(4a)의 간격(갭)의 수 N이 되고, 실질적으로 채널폭을 확대한 것과 같은 효과를 얻을 수 있다. 그 결과, 박막 트랜지스터(1)의 구동 전류를 증대시킬 수 있다.
(실시예 2)
도 5는 실시예 2에 관한 박막 트랜지스터(1)의 단면도이다.
도 5에 나타내는 박막 트랜지스터(1)는 기판(2) 상에 마련된 게이트선(7)과, 게이트선(7) 상에 마련된 게이트 절연층(6)과, 게이트 절연층(6) 상에 마련된 소스 전극(3) 및 드레인 전극(4)과, 소스 전극(3) 및 드레인 전극(4) 사이에 마련된 유 기 반도체층(5)을 갖는다.
상기 박막 트랜지스터(1)는 게이트선(7)이, 유기 반도체층(5)보다도 기판(2)측에 마련된 구성의 박막 트랜지스터, 즉, 바틈 게이트(bottom-gate) 구조의 박막 트랜지스터다.
이와 같이, 박막 트랜지스터(1)는 바틈 게이트형이여도 된다.
(실시예 3)
도 6은 실시예 3에 관한 박막 트랜지스터(1)의 평면도이다.
도 6에 도시하는 바와 같이 소스 전극(3) 및 드레인 전극(4) 모두가 거의 직사각형 형상으로 형성되고, 채널 방향 C을 따라 나란히 배치되어 있다. 또한, 채널 방향 C으로 신장하는 게이트선(7)이, 채널 방향 C과 교차하는 방향으로 3개 나열되어 있다.
이상과 같이, 빗살 모양의 소스 전극(3) 및 드레인 전극(4)이 아니라, 통상의 가장 심플한 소스 전극(3) 및 드레인 전극(4)의 구성이여도 된다. 이 경우에도, 소스 전극(3)과 드레인 전극(4) 사이에, 복수의 채널을 독립해서 유기할 수 있기 때문에, 실시예 1과 동일한 이유로, 장수명화 및 신뢰성의 향상을 도모한 박막 트랜지스터(1)를 실현할 수 있다.
(실시예 4)
도 7은 실시예 4에 관한 박막 트랜지스터의 평면도이다.
도 7에 도시하는 바와 같이 서로 대향하는 소스 전극(3) 및 드레인 전극(4)이 게이트선(7)과 복수회 교차하고 있다. 구체적으로는 소스 전극(3) 및 드레인 전극(4)은 나선형으로 형성되어 있다.
이에 따라, 1개의 게이트선(7)에 대하여 채널 길이가 짧은 복수의 채널이 유기되어, 트랜지스터의 구동 전류를 증대시킬 수 있다.
또한, 소스 전극(3) 및 드레인 전극(4)의 형상은 빗살 모양이나 나선형에 한정되지 않고, 게이트선에 따라 채널을 분할할 수 있으면 된다. 구체적으로는 서로 대향하는 소스 전극(3) 및 드레인 전극(4)의 쌍이 게이트선(7)의 연재 방향을 따라서 복수 설치되면 된다.
(실시예 5)
도 8은 실시예 5에 관한 박막 트랜지스터의 평면도이다. 도 8에서는 하나의 박막 트랜지스터에 있어서의 게이트선(7), 소스 전극(3) 및 드레인 전극(4)의 위치관계를 나타내고 있다.
도 8에 도시하는 바와 같이 본 실시예에 관한 박막 트랜지스터(1)는 복수 라인의 게이트선(7)을 갖는다. 도 8에서는 4개의 게이트선(7-1, 7-2, 7-3, 7-4)이 배치되어 있는 예를 도해하고 있지만, 4개로 한정되지 않는다. 또한, 게이트선(7-1, 7-2, 7-3, 7-4)을 구별할 필요가 없는 경우에는 단지 게이트선(7)이라고 한다. 각 게이트선(7)은 소스 전극(3) 및 드레인 전극(4)에 걸쳐 연재하고 있다. 또한, 소스 전극(3)과, 드레인 전극(4) 사이에 있어서의, 각 게이트선(7)의 하층에는 게 이트 절연층(6:도 2)을 사이에 두고 유기 반도체층(5)이 설치된다.
소스 전극(3) 및 드레인 전극(4)은 게이트선(7)에 대하여 절연된 상태로 배치되어 있다. 본 실시예에서는 소스 전극(3)의 평면 형상(패턴 형상)이 테이퍼형으로 형성되어 있다. 이 때문에, 게이트선(7)과 겹치는 부분에 있어서의 소스 전극(3)과 드레인 전극(4)의 간격 L이, 게이트선(7) 마다 다르다. 구체적으로는 소스 전극(3)과 드레인 전극(4)의 간격은 게이트선(7-1)측에서 가장 작고, 게이트선(7-4)측에서 가장 크다. 또한, 드레인 전극(4)을 테이퍼형으로 해도 되고, 또한 소스 전극(3)과 드레인 전극(4) 쌍방을 테이퍼형으로 해도 된다.
또한, 도 8에 있어서는 테이퍼형을 이루는 돌기부인 소스 전극(3)은 2개 설치되지만, 이에 한정하는 것이 아니고, 복수면 된다. 또한, 드레인 전극의 개수도 소스 전극(3)의 수와 대응한 수면 된다.
소스 전극(3)과 드레인 전극(4)의 간격 L은 게이트선(7)에 게이트 전압을 인가했을 때에 유기되는 채널 길이에 영향을 미친다. 즉, 소스 전극(3)과 드레인 전극(4)의 간격이 크면, 그만큼 채널 길이는 커진다. 트랜지스터의 구동 전류는 채널 길이의 2승에 반비례한다. 따라서, 게이트 전압이 같은 경우에는 게이트선(7-1)에 게이트 전압을 인가한 경우에 가장 큰 구동 전류를 얻을 수 있고, 게이트선(7-4)에 게이트 전압을 인가한 경우에 가장 작은 구동 전류를 얻을 수 있다.
본 실시예에서는 게이트선(7)의 연재 방향으로, 소스 전극(3) 및 드레인 전극(4)이 교대로 배치되어 있고, 전극의 전체 형상은 빗살 모양으로 되어있다. 따라서, 하나의 트랜지스터 전체의 채널폭은 게이트선(7)의 개수 n과, 게이트폭 W의 곱이 된다. 이 때문에, 채널폭을 확대한 것과 동일한 효과를 얻을 수 있어, 트랜지스터의 구동 전류를 증가시킬 수 있다.
또한, 소스 전극(3)과 드레인 전극(4)과의 간격 L은 2~20㎛ 정도인 것이 바람직하고, 3~10㎛ 정도인 것이 보다 바람직하다. 간격 L이 보다 작은 쪽이, 보다 큰 구동 전류(드레인 전류)를 제어할 수 있다. 그러나, 간격 L을 상기 하한값보다 작게 하면, 전극의 패터닝에 의해 고밀도의 포토리소그래피기술이 필요하게 되어서, 비용 상승을 초래한다. 또한, 작은 간격 L을 달성해도, 소스 전극과 유기 반도체층과의 콘택트 저항의 영향으로, 기대한 효과를 얻을 수 없는 경우가 있다. 한편, 간격 L을 상한값보다 크게 하면, 구동 전류의 값이 작아져서, 박막 트랜지스터(1)의 특성이 불충분하게 될 우려가 있다.
상기 박막 트랜지스터(1)에서는 게이트선(7)에 전압이 인가되고 있지 않은 OFF 상태에서는 소스 전극(3)과 드레인 전극(4) 사이에 전압을 인가해도, 유기 반도체층(5) 중에 거의 캐리어가 존재하지 않기 때문에, 전류는 거의 흐르지 않는다. 한편, 게이트선(7)에 임계값을 넘는 전압이 인가되고 있는 ON 상태에서는 유기 반도체층(5)의 게이트 절연층(6)에 면한 부분에 캐리어가 유기되어 채널이 형성된다. 이 상태로 소스 전극(3)과 드레인 전극(4) 사이에 전압을 인가하면, 채널을 통해 전류가 흐른다. 구동 전류는 채널 길이의 2승에 반비례한다. 따라서, 게이트 전압이 같은 경우에는 게이트선(7-1)에 게이트 전압을 인가한 경우에 가장 큰 구동 전류를 얻을 수 있고, 게이트선(7-4)에 게이트 전압을 인가한 경우에 가장 작은 구동 전류를 얻을 수 있다.
상기 본 실시예에 관한 박막 트랜지스터의 효과에 대하여 설명한다.
본 실시예에 관한 박막 트랜지스터에서는 게이트선(7-1~7-4)의 선택에 의해서, 같은 게이트 전압을 인가한 경우에 있어서도, 복수 종류(본 예에서는 4종류)의 구동 전류를 얻을 수 있다.
환언하면, 복수 라인의 게이트선(7)을 배치하여, 소스 전극(3)과 드레인 전극(4)과의 간격을, 게이트선(7)마다 변화시킴으로써, 같은 게이트 전압을 인가한 경우에도, 게이트선(7)의 선택에 의해서 구동 전류를 조절할 수 있다. 그 결과, 게이트 전압을 변화시키지 않더라도, 게이트선(7)의 선택에 의해서 구동 전류를 제어할 수 있다.
또한, 통상의 트랜지스터와 같이, 게이트선(7)에 인가하는 전압을 변화시킴으로써, 소스 전극(3)과 드레인 전극(4)과의 사이에 흐르는 전류량을 조정할 수도 있다.
또한, 특히 유기 박막 트랜지스터의 경우에는 이하의 효과도 낸다. 본 실시예에 관한 박막 트랜지스터에서는 목적으로 하는 구동 전류에 가장 가까운 게이트선(7)을 선택하고, 필요에 따라서 게이트 전압을 조정함으로써, 소망하는 구동 전류를 얻을 수 있다. 따라서, 게이트선(7)을 n개 준비한 경우에는 단순히 평균하면, 1개의 게이트선(7)당 단위 구동 시간을 1/n으로 저감할 수 있다. 그 결과, 게이트선(7) 바로 아래의 유기 반도체층(5)의 열화를 억제할 수 있어, 박막 트랜지스터(1)의 장수명화 및 신뢰성의 향상을 도모할 수 있다.
(실시예 6)
도 9는 실시예 6에 관한 박막 트랜지스터(1)의 평면도이다.
도 9에 도시하는 바와 같이 실시예 6에 관한 트랜지스터(1)에서는, 본 실시예에서는 소스 전극(3)의 평면 형상이 계단 형상으로 형성되어 있다. 이 때문에, 게이트선(7)과 겹치는 부분에 있어서의 소스 전극(3)과 드레인 전극(4)의 간격 L이 게이트선(7)마다 다르다. 구체적으로는 소스 전극(3)과 드레인 전극(4)의 간격은 게이트선(7-1)측에서 가장 작고, 게이트선(7-4)측에서 가장 크다. 또한, 드레인 전극(4)을 계단 형상으로 해도 되고, 또한, 소스 전극(3)과 드레인 전극(4) 쌍방을 계단 형상으로 해도 된다.
따라서, 실시예 6에 관한 박막 트랜지스터(1)에 의해서도, 게이트선(7)의 선택에 의해서, 구동 전류를 조절할 수 있다.
또한, 본 실시예에서는 소스 전극(3)은 계단 형상으로 형성되어 있고, 게이트선(7)과 교차하는 계단 형상의 변은 소스 전극(3)의 변과 평행하다. 이 때문에, 제조상의 불균일성 등에 기인하여 게이트선(7)이 좌우로 약간 어긋난 경우에도, 소스 전극(3)과 드레인 전극(4)의 간격에 영향은 없기 때문에, 게이트선(7)의 위치 어긋남에 기인하는 구동 전류의 변동을 억제할 수 있다.
즉 실시예 2에 관한 박막 트랜지스터(1)에 의하면, 실시예 1에 있어서의 작용 효과에 더해서, 제조 불균일성을 흡수 가능하고, 제조가 용이한 설계의 박막 트랜지스터(1)를 제공할 수 있다. 또한, 제조 불균일성을 흡수할 수 있기 때문에 제조 원료에 대한 제품의 수율도 향상하여, 저렴하게 박막 트랜지스터(1)를 제조할 수 있다.
(실시예 7)
도 10은 실시예 7에 관한 박막 트랜지스터의 평면도이다.
도 10에 도시하는 바와 같이 본 실시예에 관한 박막 트랜지스터(1)에서는 게이트선(7)의 폭(게이트폭)이 게이트선(7)마다 다르다. 구체적으로는 게이트선(7-1, 7-2, 7-3)의 게이트폭을 각각 W1, W2, W3라고 하면 W1>W2>W3로 되어 있다. 또한, 게이트선(7)의 연재 방향으로는 직사각형의 소스 전극(3) 및 드레인 전극(4)이 교대로 배열하고 있다.
또한, 각 전극(3, 4)의 폭 H는 각각, 20㎛ 이하인 것이 바람직하고, 수㎛ 이상 10㎛ 이하가 보다 바람직하다.
트랜지스터의 구동 전류는 게이트폭에 비례한다. 따라서, 게이트 전압을 같게 하면, 게이트선(7-1)을 선택한 경우에 가장 큰 구동 전류를 얻을 수 있고, 게이트선(7-3)을 선택한 경우에 가장 작은 구동 전류를 얻을 수 있다. 이와 같이, 실시예 7에 관한 박막 트랜지스터(1)에 의해서도, 게이트선(7)의 선택에 의해서, 구동 전류를 조절할 수 있다. 또한, 소스 전극(3) 및 드레인 전극(4)이 평행하기 때문에, 게이트선(7)의 위치 어긋남에 기인하는 구동 전류의 변동을 억제할 수 있다.
따라서, 실시예 7에 관한 박막 트랜지스터(1)에 의해서도, 실시예 6과 마찬가지의 작용 효과를 얻을 수 있다.
(실시예 8)
도 11은 실시예 8에 관한 박막 트랜지스터(1)의 평면도이다.
도 11에 도시하는 바와 같이 빗살 모양의 소스 전극(3) 및 드레인 전극(4)이 아니라, 게이트선(7)의 연재 방향을 따라서, 1쌍의 소스 전극(3) 및 드레인 전극(4)이 형성되어 있다. 본 실시예에서는 소스 전극(3)의 바깥 둘레 중, 드레인 전극(4)에 대향하는 쪽이 계단 형상으로 형성되어 있다. 이 때문에, 소스 전극(3)과 드레인 전극(4)의 간격 L이, 게이트선(7)마다 다르다. 또한, 드레인 전극(4)을 계단 형상으로 구성해도 된다.
이 구성에 의해, 게이트선(7)이 좌우로 약간 어긋난 경우에도, 소스 전극(3)과 드레인 전극(4)의 간격에 영향은 없다.
따라서, 실시예 4에 관한 박막 트랜지스터(1)에 의해서도, 실시예 2와 마찬가지의 작용 효과를 얻을 수 있다.
이상과 같이, 빗살 모양의 소스 전극(3) 및 드레인 전극(4)이 아니라, 통상의 가장 심플한 소스 전극(3) 및 드레인 전극(4)의 구성이여도 된다. 이 경우에도, 게이트선(7)의 선택에 의해, 구동 전류를 제어할 수 있다.
(전기 광학 장치)
도 12는 본 실시예에 관한 전기 광학 장치의 배선 기판을 도시하는 도면이다. 전기 광학 장치의 배선 기판은 상술한 박막 트랜지스터(1)를 복수 구비한다.
도 12에 도시하는 배선 기판(10)은 기판(2)과, 기판(2) 상에 마련된 박막 트 랜지스터(1), 화소 전극(41), 접속 단자(8), 소스선(13), 게이트선(7) 등으로 구성되어 있다.
화소 전극(41)은 배선 기판(10)을 이용하여 전기 광학 장치를 구축했을 때에, 각 화소를 구동시키기 위한 전압을 인가하는 한쪽의 전극을 구성하는 것으로, 매트릭스 형상으로 배열되어 있다.
각 화소 전극(41)에는 매트릭스 형상으로 배열된 각 박막 트랜지스터(1)의 드레인 전극(4)이 각각 접속되어 있다. 따라서, 박막 트랜지스터(1)의 동작을 제어함으로써, 전기 광학 장치에 있어서 각 화소의 구동을 제어할 수 있다.
접속 단자(8)는 복수의 제 1 단자(81) 및 복수의 제 2 단자(82)로 구성되어 있다. 각 제 1 단자(81) 및 각 제 2 단자(82)는 각각, 구동용 IC와 접속하기 위한 단자를 구성한다.
게이트선(7)은 행 방향으로 배열된 박막 트랜지스터(1)에 공통 접속되어 있다. 본 예에서는 박막 트랜지스터(1)마다 게이트선(7)이 2개 배치되어 있는 예를 나타낸다. 게이트선(7)의 일단부는 제 1 단자(81)에 접속되어 있다.
소스선(13)은 열 방향으로 배열한 박막 트랜지스터(1)의 소스 전극(3)에 공통 접속되어 있다. 소스선(13)은 소스 전극(3)과 동시에 형성된다. 소스선(13)의 일단부는 제 2 단자(82)와 접속되어 있다.
화소 전극(41), 접속 단자(8)(제 1 단자(81) 및 제 2 단자(82)) 및 소스선(13)의 구성 재료로서는 도전성을 갖는 것이면 어떠한 것이여도 되지만, 예컨대, 상술한 소스 전극(3) 및 드레인 전극(4)의 구성 재료로서 든 것과 동일한 것을 이 용할 수 있다. 이에 따라, 소스 전극(3), 드레인 전극(4), 화소 전극(41), 접속 단자(8) 및 소스선(13)을 동시에 형성할 수 있다.
게이트선(7)의 구성 재료로서는 상술한 것 이외에, 소스 전극(3) 및 드레인 전극(4)의 구성 재료로서 든 것과 동일한 것을 이용할 수도 있다.
다음으로, 상술한 배선 기판(10)이 내장된 전기 광학 장치에 대하여, 전기 영동 표시 장치를 일례로 설명한다.
도 13은 본 발명의 배선 기판(10)을 전기 영동 표시 장치에 적용한 경우의 실시예를 나타내는 종단면도이다.
도 13에 나타내는 전기 영동 표시 장치(20)는 배선 기판(10)과, 이 배선 기판(10) 상에 마련된 전기 영동 표시부(25)로 구성되어 있다. 도 13에 도시하는 바와 같이 전기 영동 표시부(25)는 대향 기판(251)과, 대향 전극(252)과, 마이크로캡슐(40)과, 바인더재(45)를 갖고 있다. 대향 기판(251)상에, 대향 전극(252)이 적층되고, 마이크로캡슐(40)(표시 매체)가 바인더재(45)에 의해, 대향 전극(252)상에 고정되어 있다.
화소 전극(41)은 매트릭스 형상으로 배치되고, 박막 트랜지스터(1)의 드레인 전극(4)과 접속되며 또한, 게이트 절연층(6)으로 덮여져 있다. 또한, 이 전기 영동 표시부(25)와 배선 기판(10)이 보호막(30)을 사이에 두고 접합되어 있다.
이 보호막(30)은 박막 트랜지스터(1)를 기계적으로 보호하고 또한, 후술하는 바와 같이, 친유성의 액체가 배선 기판(10) 측으로 확산하는 것을 방지하는 기능을 갖는 것이다. 또한, 각 캅슐(40)내에는 각각, 특성이 다른 복수 종의 전기 영동 입자, 본 실시예에서는 전하 및 색(색상)이 다른 2종의 전기 영동 입자(401, 402)를 포함하는 전기 영동 분산액(400)이 봉입되어 있다.
또한, 배선 기판(10)이 갖는 접속 단자(8)(단자(81)~82)에는 구동용 IC의 단자가 접속되고, 이에 따라, 배선 기판(10)이 구비하는 박막 트랜지스터(1)(스위칭 소자)의 ON/OFF의 전환이 가능해진다. 즉, 전기 영동 표시 장치(20)로서는 1개 혹은 복수 라인의 게이트선(7)에 선택 신호(선택 전압)를 공급하면, 이 선택 신호(선택 전압)이 공급된 게이트선(7)에 접속되어 있는 박막 트랜지스터(1)가 ON이 된다.
이에 따라, 이러한 박막 트랜지스터(1)에 접속되어 있는 소스선(13)과 화소 전극(41)은 실질적으로 도통한다. 이 때, 소스선(13)에 소망하는 데이터(전압)를 공급하는 상태면, 이 데이터(전압)는 화소 전극(41)에 공급된다. 그리고, 화소 전극(41)과 대향 전극(252) 사이에 전계가 발생하고, 이 전계의 방향, 강함, 전기 영동 입자(401, 402)의 특성 등에 따라서, 전기 영동 입자(401, 402)는 어느 하나의 전극 방향을 향하여 전기 영동한다.
한편, 이 상태로부터, 게이트선(7)으로의 선택 신호(선택 전압)의 공급을 정지하면, 박막 트랜지스터(1)는 OFF로 되고, 박막 트랜지스터(1)에 접속되어 있는 소스선(13)과 화소 전극(41)은 비도통 상태로 된다. 따라서, 게이트선(7)으로의 선택 신호의 공급 및 정지, 혹은 소스선(13)으로의 데이터의 공급 및 정지를 적절히 조합하여 행함으로써, 전기 영동 표시 장치(20)의 표시면측(대향 기판)에는 소망하는 화상(정보)를 표시시킬 수 있다.
본 실시예의 전기 영동 표시 장치(20)는 본 실시예에 관한 박막 트랜지스 터(1)를 구비하는 배선 기판(10)을 이용함으로써, 전기 영동 표시 장치의 장수명화 및 신뢰성의 향상을 도모할 수 있다.
또한, 본 발명의 전기 광학 장치는 전기 영동 표시 장치(20)에 한정되는 것이 아니라, 액정 표시 장치, 유기 또는 무기 EL 표시 장치 등이여도 된다.
(전자 기기)
상기 전기 영동 표시 장치(20) 등의 전기 광학 장치는 각종 전자 기기에 조립할 수 있다. 전자 기기의 예로서, 전자 페이퍼에 대하여 설명한다.
도 14는 전자 페이퍼의 사시도이다.
도 14에 나타내는 전자 페이퍼(600)는 종이와 동일한 질감 및 유연성을 갖는 리라이트 가능한 시트로 구성되는 본체(601)와, 표시 유닛(602)을 구비하고 있다. 이러한 전자 페이퍼(600)로서는 표시 유닛(602)이 상술한 바와 같은 전기 영동 표시 장치(20)로 구성되어 있다.
또한, 본 발명의 전자 기기는 이상 설명한 것으로의 적용에 한정되지 않고, 예컨대, 텔레비젼, 뷰파인더형, 모니터 직시형의 비디오 테이프 레코더, 카 네비게이션 장치, 페이져, 전자 수첩, 전자 계산기, 전자 신문, 워드 프로세서, 퍼스널 컴퓨터, 워크 스테이션, 화상 전화, POS단말, 터치 패널을 구비한 기기 등을 들 수 있고, 이들 각종 전자 기기의 표시부에 본 실시예에 관한 박막 트랜지스터(1)를 구비하는 전기 광학 장치를 적용하는 것이 가능하다.
이상, 본 발명의 박막 트랜지스터, 전기 광학 장치 및 전자 기기에 대하여 설명했지만, 본 발명은 이들에 한정되는 것이 아니다.
기타, 본 발명의 요지를 일탈하지 않는 범위로, 여러가지의 변경이 가능하다.
도 1은 실시예 1에 관한 박막 트랜지스터의 평면도,
도 2는 실시예 1에 관한 박막 트랜지스터의 단면도,
도 3은 실시예 1에 관한 박막 트랜지스터의 공정 단면도,
도 4는 박막 트랜지스터의 구동 방법의 일례를 설명하기 위한 도면,
도 5는 실시예 2에 관한 박막 트랜지스터의 단면도,
도 6은 실시예 3에 관한 박막 트랜지스터의 평면도,
도 7은 실시예 4에 관한 박막 트랜지스터의 평면도,
도 8은 실시예 5에 관한 박막 트랜지스터의 평면도,
도 9는 실시예 6에 관한 박막 트랜지스터의 평면도,
도 10은 실시예 7에 관한 박막 트랜지스터의 평면도,
도 11은 실시예 8에 관한 박막 트랜지스터의 평면도,
도 12는 본 실시예에 관한 전기 광학 장치의 일례를 나타내는 평면도,
도 13은 본 실시예에 관한 전기 광학 장치의 일례를 나타내는 단면도,
도 14는 본 실시예에 관한 전자 기기의 일례를 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
1 : 박막 트랜지스터 2 : 기판
3 : 소스 전극 3a : 소스 전극부
3b : 접속부 4 : 드레인 전극
4a : 드레인 전극부 4b : 접속부
5 : 유기 반도체층 6 : 게이트 절연층
7, 7a, 7b, 7c : 게이트선 8 : 접속 단자
10 : 배선 기판 13 : 소스선
20 : 전기 영동 표시 장치 25 : 전기 영동 표시부
41 : 화소 전극 81 : 제 1 단자
82 : 제 2 단자 251 : 대향 기판
252 : 대향 전극 30 : 보호막
40 : 마이크로캡슐 400 : 전기 영동 분산액
401, 402 : 전기 영동 입자 45 : 바인더재
600 : 전자 페이퍼 601 : 본체
602 : 표시 유닛

Claims (8)

  1. 평면적으로 대향하여 배치된 소스 전극 및 드레인 전극과,
    적어도 상기 소스 전극과 상기 드레인 전극 사이에 마련된 유기 반도체층과,
    상기 소스 전극, 상기 유기 반도체층 및 상기 드레인 전극에 걸쳐 연재하는 복수 개의 게이트선과,
    상기 소스 전극, 상기 드레인 전극 및 상기 유기 반도체층과, 각 상기 게이트선과의 사이에 개재하는 게이트 절연층
    을 갖는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 복수개가 상기 게이트선의 연재 방향을 따라서 교대로 배치되고,
    상기 게이트선은 복수의 상기 소스 전극 및 상기 드레인 전극에 교차하고 있는
    박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 빗살 모양으로 형성되어 있는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    각 상기 게이트선과 겹치는 부분에 있어서의 상기 소스 전극과 상기 드레인 전극과의 간격이 상기 게이트선마다 다른 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극 중 적어도 한쪽의 평면 형상은 테이퍼 형상 또는 계단 형상으로 형성되어 있는 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트선의 폭은 상기 게이트선마다 다른 박막 트랜지스터.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 박막 트랜지스터를 구비한 전기 광학 장치.
  8. 청구항 7에 기재된 전기 광학 장치를 구비한 전자 기기.
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