KR20080004442A - 박막 트랜지스터 - Google Patents

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KR20080004442A
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film transistor
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drain
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KR1020070138222A
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토루 타케구치
오사무 미야카와
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미쓰비시덴키 가부시키가이샤
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Abstract

유기전계 발광형 표시장치에 있어서, 각 화소의 휘도를 균일하게 하는 수단으로, 박막 트랜지스터의 특성의 변동을 보상하기 위한 박막 트랜지스터를 복수배치하여 전류를 제어하는 기술을 들 수 있다. 그러나, 유기전계 발광형 표시장치에 있어서는 미약한 전류의 제어가 필요하며, 상기 보상에 의한 전류의 균일화만으로는 불충분했다. 본 발명에 따른 유기전계 발광형 표시장치에 있어서의 박막 트랜지스터는, 소스 영역(7b)과 드레인 영역(7c)을 공통으로 한 복수의 채널 영역(7a)을 구비하고, 또한 그 패턴단이 테이퍼 형상으로 가공된 폴리실리콘 막(7)을 구비한 것을 특징으로 하고 있으며, 또한 각 채널 영역(7a)의 채널 폭 W이 5㎛이상 30㎛이하인 것을 특징으로 하는 것이다.
채널 영역, 채널 폭, 소스 영역, 드레인 영역, 폴리실리콘 막

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은, 전자장치, 특히 전류 구동형의 표시장치에 이용되는 박막 트랜지스터의 구조에 관한 것이다.
최근, 전기광학소자로서 전기 루미네선스(이하 EL이라고 부른다) 소자와 같은 자체 발광 소자를 사용한 유기전계 발광형 표시장치가 표시 패널의 하나로서 일반적으로 이용되고 있다. 유기전계 발광형 표시장치로서는, 장치의 표시 영역을 형성하는 화소마다, 발광 기능을 가지는 유기발광층을 포함하는 EL층과 상기 EL층에 전류를 흘려보내기 위해서 상기 EL층을 끼우도록 해서 형성되고 있는 캐소드 전극과 애노드 전극으로 이루어지는 EL소자와, 상기 애노드 전극에 전류를 공급하기 위한 EL구동용 박막 트랜지스터(TFT)가 형성되는 구성이 알려져 있다. 상기 EL소자에는, EL구동용 TFT로부터 애노드 전극을 통해 공급되는 전류를 흘려보내는 것에 의해 발광하는 유기발광층이 구비되어 있기 때문에, 그 전류를 조정함으로써 표시광이 되는 발광의 휘도를 최적인 것으로 할 수 있다.
이러한 구성을 구비한 유기전계 발광형 표시장치의 표시광의 휘도는, 유기발 광층에 공급하는 전류량에 의존하므로, 박막 트랜지스터의 임계값 전압 등의 전기적 특성이 박막 트랜지스터 마다 변동하면, 전류량 뿐만아니라 전류량에 의존하는 발광 휘도에도 영향을 주고, 표시 특성의 저하를 초래하게 된다. 즉, 유기발광층에 공급하는 전류량은 상당히 작아지고, 계조표시를 할 때는 또한 미소한 전류를 제어할 필요가 있기 때문에, 박막 트랜지스터마다의 전기적 특성의 변동은 치명적인 영향을 미치게 되는 것이다. 거기에서, EL소자와 EL구동용 박막 트랜지스터를 각 화소에 형성한 유기전계 효과형 표시장치에서는, EL구동용 박막 트랜지스터의 특성에 변동이 있어도, 그것을 보상하기 위한 복수의 박막 트랜지스터를 각 화소내에 형성함으로써, 변동에 의한 악영향을 억제하는 구조가 알려져 있다.(예를 들면 특허문헌 1참조.)
[특허문헌 1] 일본국 공개특허공보 특개2002-23697호
유기전계 발광형 표시장치에 있어서, 박막 트랜지스터의 전기적 특성의 변동을 보상하기 위해서 복수의 박막 트랜지스터를 배치함으로써 표시 특성은 어느 정도 개선되지만, 그것만으로는 불충분하고, 또한 박막 트랜지스터 자체에도 변동의 영향을 저감하는 연구가 필요하다. 특히, 유기발광층에 공급하는 전류량은 2μA의 미소한 것이며, 그 전류량을 제어하기 위해서 배치하는 EL구동용 TFT나 외부에서의 계조 디지털 전압을 전류로 변환하기 위한 전압-전류변환 회로부에 사용되는 박막 트랜지스터의 특성 변동은 발광 휘도에 직접 영향을 주어, 표시 얼룩으로서 시인되므로, 전류의 변동을 억제하는 것이 더욱 요구되어 있다. 여기에서, 이들 박막 트랜지스터의 구동은 통상, 포화 영역에서 행해지고 있으므로, 상기와 같은 미소한 전류를 정밀하게 제어하기 위해서는, 포화 영역에 있어서의 드레인 전류의 드레인 전압의존성이 작은 특성이 바람직한 특성이라고 할 수 있다. 그러나, 종래의 박막 트랜지스터의 구조에서는, 포화 영역에 있어서의 드레인 전류는 드레인 전압에 의존하게 되므로, 예를들면 박막 트랜지스터의 전류전압특성이 시프트했을 경우, 그 시프트에 따른 전류의 변화가 생기게 되어, 발광 휘도의 변동을 야기시킨다.
본 발명은 상기 문제점을 감안하여, 유기전계 발광형 표시장치에 있어서 포화 영역에서 구동을 행하는 박막 트랜지스터에 대해서 이루어진 것으로서, 포화 영역에 있어서의 드레인 전류의 드레인 전압의존성이 작은 특성을 가지는 박막 트랜지스터를 제공하는 것을 목적으로 하며, 또한 박막 트랜지스터 등의 전기적 특성의 변동에 의한 전류의 변동을 억제하고, 유기전계 효과형 표시장치의 각 화소에 있어서의 발광 휘도를 균일화하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 박막 트랜지스터는, 게이트 전극을 공통으로 하면서, 채널 영역이 복수로 나누어져 형성되고 있으며, 그 채널 영역의 폭인 채널 폭은 5㎛이상 30㎛이하인 것을 특징으로 하는 것이다.
이러한 구조로 함으로써, 본 발명에 따른 박막 트랜지스터에 있어서는, 포화 영역에 있어서의 드레인 전압에 대한 드레인 전류의 변화가 작은 전기적 특성을 얻을 수 있고, 상기 박막 트랜지스터로부터 유기발광층에 전류의 반송을 정확하게 행할 수 있다.
따라서, 본 발명에 따른 박막 트랜지스터를 사용한 유기전계 효과형 표시장치에 있어서는, 각 화소를 균일한 휘도로 발광시키는 것이 가능하게 되고, 양호한 표시 특성을 얻을 수 있다.
실시예 1
실시예 1에 대해서 도면을 사용하여 설명한다. 도 1은, 본 발명의 실시예 1 에 있어서의 박막 트랜지스터를 나타내는 평면도이다. 또한 도 1에 있어서 A-A로 나타나는 개소의 단면구조를 도 2에 나타내고, B-B로 나타내는 개소의 단면구조를 도 3에 나타낸다. 이들의 도면에 있어서 도시되는 박막 트랜지스터의 구조는, 절연성 기판(1)위에 형성된 투과성 절연막인 SiN막(2)이나 SiO2막(3)상층에 있고 불순물을 포함한 도전성 영역인 소스 영역(7b)과 드레인 영역(7c) 및 상기 도전성 영역에 끼워지도록 해서 형성되는 채널 영역(7a)을 가지고, 그 단부가 테이퍼 형상으로 가공된 반도체막인 폴리실리콘 막(7)과, 또한 그것들을 덮도록 해서 폴리실리콘 막(7)에 접해서 퍼져 형성되는 절연층인 게이트 절연막(5)과, 상기 채널 영역(7a)과 대향하여 게이트 절연막(5) 위에 형성되는 게이트 전극(6)과, 그것들을 덮도록 해서 형성되는 층간 절연막(8)과, 층간 절연막(8)위에 있어 층간 절연막(8)과 게이트 절연막(5)에 설치된 콘택홀(9, 10)을 통해 각각 소스 영역(7b)과 드레인 영역(7e)과 접속하도록 설치된 소스 전극(11)과 드레인 전극(12)으로 이루어지는 것이다. 여기에서, 폴리실리콘 막(7)의 단부에는 테이퍼 형상을 형성하여, 게이트 절연막(5)이 양호하게 피복할 수 있도록 구성하고 있으므로, 절연파괴 등의 불량을 충분히 억제할 수 있고, 박막 트랜지스터의 신뢰성의 향상에 기여하고 있다. 또한 도시하지 않지만, 여기에서 나타낸 박막 트랜지스터의 상부에, 드레인 전극(12)위를 개구한 평탄화 막과, 드레인 전극(12)과 접속하도록 해서 평탄화 막 위에 형성되는 애노드 전극과, 애노드 전극 위에 형성되는 EL층과 캐소드 전극을 구비한 유기전계 효과형 표시장치를 이루는 것도 가능하다.
또한, 도 1에서 나타나 있는 바와 같이 폴리실리콘 막(7)은, 게이트 전극(6)하에서 슬릿 모양의 개구부(13)을 3개 가지고 있다. 3개의 개구부(13)가 있기 때문에, 본 발명의 실시예에 따른 박막 트랜지스터는, 도 3에 나타나 있는 바와 같이 공통의 게이트 전극(6)의 아래쪽에 채널 폭 W을 가지는 4개의 채널 영역(7a)이 늘어선 구조로 되어있다. 즉, 본 발명의 실시예 1에 나타내는 박막 트랜지스터는, 기능적으로는 게이트 전극(6)과 도전성 영역인 소스 영역(7b)과 드레인 영역(7c)을 공통으로 하여 병렬 접속된 박막 트랜지스터인 것을 알 수 있다. 여기에서, 도 3에 나타나 있는 바와 같이 채널 폭 W은 각각의 채널 영역(7a)의 평탄부가 게이트 절연막(5)과 닿는 탑(top)측의 길이를 측정한 값이며, 테이퍼 형상을 이루는 개소는 포함하고 있지 않다. 또한 후술하는 바와 같이, 채널 폭 W은 5㎛이상 30㎛이하인 것이 바람직하다.
이하, 본 실시예 1에 나타내는 박막 트랜지스터의 구조가, 어떻게 본 발명의 과제를 해결하는 수단이 될 수 있는 가에 대해 설명을 행한다.
도 4에 도시된 것은, 구동용의 박막 트랜지스터와, 구동용의 박막 트랜지스터에 직렬로 접속된 EL소자를 모식적으로 나타낸 도면이다. 도 4에 있어서, 박막 트랜지스터(21)로 이루어지는 게이트(21a), 드레인(21b), 소스(21c)가 나오고 있고, 드레인(21b)에 EL소자(22)가 접속되고 있으며, 드레인(21b)으로부터 EL소자(22)에는 드레인 전류(23)가 흐르고 있다. 소스(21c)와 드레인(21b)과의 사이의 전압 Vds과, EL소자(22)에 인가되는 전압 VEL과의 합인 전압 VT은 통상, 소정의 일 정한 값으로 유지되고 있으므로, 도 4에 나타내는 회로에서 흐르는 드레인 전류(23)를 구하기 위해서 통상, 도 5와 같은 드레인 전류 Id-드레인 전압 Vd특성도를 사용한다.
도 5에 나타내는 포화 영역(26)에 있어서, 구동용 박막 트랜지스터의 특성곡선(27)과 EL소자의 특성곡선(28)과의 교점인 동작점(29)의 위치가, 도 4의 모식도에 있어서 흐르는 드레인 전류(23)를 나타내고 있다. 따라서, 도 5의 포화 영역(26)에 있어서의 박막 트랜지스터 특성곡선(27)의 경사가 클 경우, 박막 트랜지스터 특성곡선(27)이 약간 좌우로 시프트하는 것만으로, 드레인 전류(23)가 크게 변화되는 것을 알 수 있다. 더욱 이상적인 특성은, 도 5의 포화 영역(26)에 있어서의 박막 트랜지스터 특성곡선(27)의 경사가 평면인 특성이며, 이 때 박막 트랜지스터 특성곡선(27)이 좌우로 시프트해도 드레인 전류(23)의 크기에는 영향이 없기 때문에, 박막 트랜지스터 특성의 변동에 의한 전류값이나 발광 휘도의 변동 등의 악영향도 없게 된다.
여기에서, 도 5의 포화 영역(26)에 있어서의 박막 트랜지스터 특성곡선(27)을 외삽하고, 드레인 전류가 0A가 될 때의 드레인 전압을 Va로 하고, 이 전압값 Va을 박막 트랜지스터의 포화 영역에 있어서의 드레인 전압에 대한 드레인 전류의 변화량을 나타내는 지표로 하는 것도 가능하다. 이 경우, 전압값 Va의 절대값이 커지는 만큼, 포화 영역(26)에 있어서의 박막 트랜지스터 특성곡선(27)의 경사가 작은 것을 의미하고, 따라서 드레인 전압에 대한 드레인 전류의 변화가 작은 것을 의미한다.
본 발명에 따른 박막 트랜지스터의 효과를 확인하기 위해서, 채널 영역의 폭인 채널 폭을 바꾸었을 때의 Va를 측정했다. 채널 폭을 바꾸기 위해서 이하의 방법을 사용했다. 우선, 채널 폭이 100㎛인 박막 트랜지스터를 형성했다. 다음에 폴리실리콘 막(7)의 채널 영역(7a)에 슬릿 모양의 개구부(13)를 설치함으로써 채널 영역을 분할하고, 복수의 채널 영역(7a)을 구비한 박막 트랜지스터를 작성했다. 또한, 이때, 모든 채널 영역의 폭을 더한 값이 꼭 100㎛가 되도록, 채널 영역 1개당의 폭과 채널 영역의 수를 조정했다. 트랜지스터는 n형과 p형의 2종류에 대해서 제작하고, 채널길이는 20㎛로 했다. 또한 인가하는 게이트 전압은, 소스(21c)와 게이트(21a) 사이를 접속했을 때의 다이오드 특성으로 소스(21c)과 드레인(21a) 사이에 흐르는 전류량이 거의 1μA가 되는 전압으로 조정했다. 이상의 조건으로 측정을 행하고, Va와 채널 영역 1개당의 폭과의 관계를 나타낸 것이 도 6과 도 7이다. 도 6은 n형의 TFT에 대해서, 도 7은 p형의 TFT에 관한 측정 결과이다.
예를 들면 채널을 분할하지 않은 100㎛의 경우와 비교하여, 채널 영역을 20분할(1개당의 채널 폭 5㎛)한 박막 트랜지스터의 Va의 절대값은 p형 트랜지스터로 약 1.4배, n형 트랜지스터에서는 2배 이상의 값을 나타내고, 박막 트랜지스터의 포화 영역(26)에 있어서의 드레인 전압에 대한 드레인 전류의 변화량이 작아지고, 박막 트랜지스터 특성의 변동에 의한 영향을 억제할 수 있는 것이 확인되었다. 또한 상기의 효과를 얻기 위해서는 채널 영역에 있어서의 하나당의 채널 폭 W을 30㎛이하로 하면 되는 것도 도 6과 도 7로부터 확인되었다. 따라서, 도 3에 나타나 있는 바와 같은 채널 영역 하나당 폭인 채널 폭 W을 30㎛이하로 함으로써, 박막 트랜지 스터의 포화 영역(26)에서 EL소자(22)에 전류를 보낼 때 변동을 억제할 수 있으므로, 각 화소를 균일한 휘도로 발광시키는 것이 가능해 지고, 표시 특성을 향상시킬 수 있다.
이와 같이, 채널 영역을 복수 형성하고, 하나의 채널 영역에 흐르는 전류량을 작게 하는 것으로 박막 트랜지스터의 포화 영역에 있어서의 드레인 전압에 대한 드레인 전류의 변화가 작은 특성을 얻을 수 있다. 본 실시예 1에 있어서는, 폴리실리콘 막(7)에 3개의 개구부(13)를 형성함으로써, 4개의 채널 영역(7a)을 형성하는 예에 관하여 설명했지만, 패턴 면적의 제약 등의 상황에 따라, 필요한 개수만 형성해도 좋다.
또한 이들의 복수의 채널 영역(7a)은 소스 영역(7b)과 드레인 영역(7c)을 공통으로 하고 있으므로, 트랜지스터의 크기를 필요 이상으로 크게 할 필요는 없고, 효율적으로 레이아웃하는 것이 가능해 진다. 또한, 소스 영역(7b)이나 드레인 영역(7c)을 일체로 하고 있기 때문에, 콘택홀을 형성할 때의 면적이나 배치의 마진도 증가한다는 효과도 있다.
본 박막 트랜지스터를 유기발광층에 공급하는 미소 전류량을 제어하는 구동용 박막 트랜지스터에 사용함으로써, 박막 트랜지스터의 포화 영역에 있어서의 드레인 전압에 대한 드레인 전류의 변화가 작은 박막 트랜지스터를 얻을 수 있기 때문에, 각 화소를 균일한 휘도로 발광시키는 것이 가능한 유기 EL표시장치를 얻을 수 있다.
또한 유기 EL소자를 구동하는 박막 트랜지스터 뿐만아니라, 박막 트랜지스터 를 게이트 전극 및 드레인 전극을 접속된 다이오드 접속 구조를 취하고, 임계값 전압의 보정을 행하는 구조를 가지는 박막 트랜지스터에 적용하는 것으로, 박막 트랜지스터의 특성 변동에 의한 표시 얼룩을 저감할 수 있으며, 표시 특성이 뛰어난 표시장치를 얻을 수 있다.
다음에 박막 트랜지스터의 제조 방법에 대해서, 도 8을 참조해서 상세하게 설명을 행한다. 도 8은 본 발명에 따른 박막 트랜지스터의 제조 방법에 관하여 설명하기 위한 단면도이며, 도 1의 A-A를 따른 개소의 단면구조를 제조 공정마다 나타낸 도면이다. 또한, 박막 트랜지스터로서는 n형이나 p형이나 그것들 양자를 조합하여 구성해도 좋지만, 본 실시예에 있어서는 설명을 간단하게 하기 위해서, p형의 트랜지스터를 예로 들어 설명을 한다.
도 8(a)을 참조하여, 플라즈마 CVD(chemical Vapor deposition)법을 사용하여, 절연성 기판(1)의 주표면 상에, 바탕 절연막이 되는 SiN막(2), SiO2막(3) 및 아모퍼스 실리콘 막(4)을 순차적으로 형성한다.
또한, 아모퍼스 실리콘 막(4)을 형성한 후, 아모퍼스 실리콘 막(4)에 포함되는 H(수소)농도를 저감하기 위해서 열처리를 실시해도 좋다. 뒤에 이어지는 레이저 어닐 공정에 있어서, 아모퍼스 실리콘 막(4)안의 수소가 갑자기 비등함으로써 실리콘 막에 크랙이 발생하는 경우가 있지만, 이 열처리를 레이저 어닐 앞에 행함으로써, 그러한 문제를 방지할 수 있다.
계속해서 엑시머레이저(파장308nm)의 레이저광을 아모퍼스 실리콘 막(4)을 향해서 조사한다. 이 때, 레이저광은, 소정의 광학계를 통과하여 선상의 빔 프로 파일로 변환된 후, 아모퍼스 실리콘 막(4)을 향해서 조사된다. 이 레이저 어닐 공정에 의해, 아모퍼스 실리콘 막(4)을 다결정화하고, 폴리실리콘 막(7)을 형성한다.
또한 본실시예에서는, 아모퍼스 실리콘 막(4)의 다결정화에 엑시머레이저를 사용했지만, 이것에 한정되는 것은 아니다. 예를 들면, YAG레이저나 CW레이저(continuous-wave laser)를 사용해도 좋고, 열 어닐을 실시해도 좋다. 열 어닐을 실시할 경우, Ni(니켈)등의 촉매를 사용하면, 보다 큰 입경의 폴리실리콘 막(7)을 얻을 수 있다.
도 8(b)를 참조하여, 폴리실리콘 막(7)위에 레지스트를 도포한 후, 사진제판공정에 의해 소정의 패턴을 가지는 레지스트 막(14)을 형성한다. 도 8(c)을 참조하여, 레지스트 막(14)을 마스크로서 폴리실리콘 막(7)을 에칭하고, 폴리실리콘 막(7)을 도 1에 나타나 있는 바와 같은 소정의 형상으로 한 후, 레지스트 막(14)을 제거한다. 또한, 채널 영역(7a)에 있어서의 슬릿 모양의 개구부(13)도 이 공정으로 형성한다. 또한 도 2에서도 본 바와 같이 게이트 절연막(5)이 양호하게 폴리실리콘 막(7)을 피복하기 위해서는, 폴리실리콘 막(7)의 패턴 단부는 테이퍼 형상이 되도록 형성하는 것이 좋으며, 그렇게 하기 위해서는, RIE(reactive·ion·etching)모드를 사용한 레지스트 후퇴법에 의한 드라이에칭을 실시하면 좋다.
여기에서, 채널 영역(7a)의 채널 폭 W와 폴리실리콘 막(7)의 패턴 단부의 테이퍼 형상에 있어서의 경사 각도와의 관계를 도 9에 나타낸다. 채널 영역(7a)에 있어서, 하나당의 채널 폭 W를 5㎛미만으로 하면, 폴리실리콘 막(7)의 경사 각도는 25°부터 급격하게 증대하는 경향을 볼 수 있으며, 이 경우에는 게이트 절연막(5) 의 피복성에 악영향을 주고, 박막 트랜지스터의 신뢰성을 열화시킬 우려가 있다. 이것은, 형성하고자 하는 채널 폭이 좁을 경우, 레지스트 막(14)의 단부자체가 테이퍼 형상이 아닌 수직으로 되어, 상기의 레지스트 후퇴법을 사용한 에칭이 곤란하게 되기 때문이라고 생각된다. 한편, 채널 폭을 5㎛이상으로 하면, 폴리실리콘 막의 경사 각도를 25°이하로 억제할 수 있기 때문에, 게이트 절연막의 피복성 및 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 채널 영역에 있어서의 하나당의 채널 폭을 5㎛이상 30㎛이하로 함으로써, 신뢰성 뿐만아니라, 드레인 전류의 드레인 전압의존성의 저감 효과에 의해 특성 변동의 영향을 억제하는 것이 가능한 박막 트랜지스터를 형성할 수 있다.
계속해서 CVD법 등을 사용하여, 폴리실리콘 막(7)이 피복되도록 두께가 100nm정도의 게이트 절연막(5)을 형성한다. 게이트 절연막(5)을 형성하기 위해서는, 예를 들면 도 8(c)까지 처리가 완료한 기판을 진공 챔버 내에서 약 350℃로 가열한 상태에서, TEOS가스를 0.1SLM, 02가스를 5SLM도입하고, 진공 챔버내의 압력을 150Pa가 되도록 제어하며, RF파워를 2000W로 인가하여 플라즈마 방전을 일으킴으로써, 산화 실리콘 막을 퇴적해도 좋다.
도 8(d)을 참조하여, 스퍼터링법 등의 방법에 의해, 게이트 절연막(5)위에 게이트 전극(6)을 형성하기 위한 금속막을 성막한다. 이 금속막위에, 소정의 개구 패턴을 가지는 도시하지 않은 레지스트 막을 형성한다. 그 레지스트 막을 마스크로서 금속막을 에칭하고, 게이트 전극(6)을 형성한다. 그 후에 레지스트 막을 제 거한다. 여기에서 형성된 게이트 전극(6)은, 도 1에 나타나 있는 바와 같이 폴리실리콘 막(7)에 형성한 개구부(13)를 가로지르도록 구성된다.
이온 도핑법을 사용하여, 보론을 소정의 도즈량으로 폴리실리콘 막(7)을 향해서 주입한다. 이때, 게이트 전극(6)이 마스크가 되고, 보론이 폴리실리콘 막(7)의 양단에 주입되는 것으로, 폴리실리콘 막(7)에, 도전성 영역인 소스 영역(7b)과 드레인 영역(7c)이 형성된다. 또한 게이트 전극(6)이 마스크가 됨으로써 보론이 주입되지 않은 영역은, 채널 영역(7a)이 된다. 또한, 여기에서 채널 영역(7a)과 도전성 영역 사이에 공지한 LDD영역을 형성해도 좋다.
도 8(e)를 참조하여, 게이트 절연막(5)위에, 게이트 전극(6)을 덮는 층간 절연막(8)을 형성한다. 계속해서, 도핑한 이온을 활성화하기 위해서 450℃정도의 열처리를 실시한다. 층간 절연막(8)위에 소정의 통로 패턴을 가지는 도시하지 않은 레지스트 막을 형성한다. 레지스트 막을 마스크로서 층간 절연막(8) 및 게이트 절연막(5)에 에칭을 행하고, 소스 영역(7b)과 드레인 영역(7c)에 각각 도달하는 콘택홀(9, 10)을 형성한다. 그 후에 레지스트 막을 제거한다.
도 8(f)을 참조하여, 콘택홀(9, 10)을 각각 충전하는 동시에, 층간 절연막(8)위에 도 1에 나타나 있는 바와 같은 소정의 형상을 가지는 소스 전극(11), 드레인 전극(12)을 형성한다.
이와 같이 하여, 본 실시예 1에 있어서의 박막 트랜지스터가 완성된다. 이 박막 트랜지스터를 유기전계 효과형 표시장치에 적용했을 경우의 효과에 대해서는 이미 기재한 바와 같다. 또한, 도 8(f)에서 나타낸 박막 트랜지스터의 상부에, 드 레인 전극(12)위를 개구한 평탄화 막을 형성하고, 드레인 전극(12)과 접속하도록 하여 평탄화 막 위에 애노드 전극을 형성하고, 애노드 전극위에 EL층과 캐소드 전극을 형성한 후에 밀봉함으로써 유기전계 효과형 표시장치를 형성하는 것도 가능하다.
실시예 2
본 실시예 1에서는, 채널 영역(7a)에 형성한 슬릿 모양의 개구부(13)는 게이트 전극(6)을 가로지르도록 형성했지만, 도 10에 나타나 있는 바와 같이 슬릿 모양의 개구부(13)는 게이트 전극(6)과 겹치는 영역에만 형성해도 좋다. 도 10에 있어서는, 게이트 전극(6)의 하부에 해당하는 영역에는 불순물이 도입되고 있지 않기 때문에, 복수의 채널 영역(7a)과 일괄하여 접속되고, 또한 도전성 영역인 소스 영역(7b) 혹은 드레인 영역(7c)과도 접속하고 있는 채널 영역 연결 영역(15)이 존재하는 점이 도 1과 다르다. 즉, 복수의 채널 영역(7a)은, 불순물이 도입되지 않는 채널 연결 영역(15)을 통해, 도전성 영역인 소스 영역(7b) 또는 드레인 영역(7c)과 접속되고 있다. 본 실시예 2에 나타내는 박막 트랜지스터에 있어서도, 본 실시예 1과 동일한 효과를 얻을 수 있다.
또한 본 박막 트랜지스터의 채널길이를 충분히 길게 함으로써, 박막 트랜지스터 특성의 포화 영역에 있어서의 드레인 전압에 대한 드레인 전류의 변화량을 작게 할 수 있으며, 또한 드레인 내압이 향상하여 박막 트랜지스터의 신뢰성을 향상할 수 있다.
도 1은 본 발명의 제1의 실시예의 박막 트랜지스터를 나타내는 평면도,
도 2는 본 발명의 제1의 실시예의 박막 트랜지스터를 나타내는 단면도,
도 3은 본 발명의 제1의 실시예의 박막 트랜지스터를 나타내는 단면도,
도 4는 박막 트랜지스터와 EL소자와의 접속 상태를 나타낸 회로도,
도 5는 박막 트랜지스터로부터 EL소자로의 전류의 반송을 설명하기 위한 도면,
도 6은 본 발명의 n형 박막 트랜지스터의 Va와 채널 폭과의 의존성을 나타내는 그래프,
도 7은 본 발명의 p형 박막 트랜지스터의 Va와 채널 폭과의 의존성을 나타내는 그래프,
도 8은 본 발명의 박막 트랜지스터의 제조 방법을 나타내는 공정마다의 단면도,
도 9는 본 발명의 채널 폭에 대한 폴리실리콘 막의 경사 각도의 관계를 나타내는 그래프,
도 10은 본 발명의 제2의 실시예의 박막 트랜지스터를 나타내는 평면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 절연성 기판 2 : SiN막
3 : SiO2막 4 : 아모퍼스 실리콘 막
7b : 소스 영역 7c : 드레인 영역
8 : 층간 절연막 9, 10 : 콘택홀
11 : 소스 전극 12 : 드레인 전극
13 : 개구부 14 : 레지스트 막
15 : 채널 영역 연결 영역 21 : 박막 트랜지스터
21a : 게이트 21b : 드레인
21c : 소스 22 : EL소자
23 : 드레인 전류 26 : 포화 영역
27 : 박막 트랜지스터의 특성곡선 28 : EL소자의 특성곡선
29 : 동작점

Claims (4)

  1. 절연성 기판 위에,
    불순물을 포함하는 도전성 영역과 상기 도전성 영역에 끼워져 있는 채널 영역을 포함하는 반도체막과, 상기 반도체막에 닿아 퍼져서 형성된 절연층과,
    상기 절연층을 끼우도록 하여 상기 채널 영역과 대향하는 게이트 전극과,
    상기 도전성 영역에 접속하는 소스 전극과 드레인 전극을 구비한 박막 트랜지스터이며,
    상기 채널 영역은 복수 형성되고 있고,
    각 채널 폭은 5㎛이상 30㎛ 이하이며,
    상기 복수의 채널 영역과 상기 도전성 영역은, 상기 복수의 채널 영역과 접속하는 채널 연결 영역을 통해 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 소스 전극과 상기 드레인 전극은, 상기 절연층에 개구된 콘택홀을 통해 상기 도전성 영역에 접속되고 있고, 상기 도전성 영역에는 복수의 상기 채널 영역이 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 드레인 전극 및 소스 전극은, 도전성 영역과 복수의 개소에서 접속되어 있는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1항 또는 제 2항에 있어서,
    상기 채널 영역에 있어서의 반도체막의 경사 각도는, 5°이상 25°이하인 것을 특징으로 하는 박막 트랜지스터.
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