KR20070114218A - 전자 장치를 위한 다이아몬드 기반의 기판 및 그 제조방법과, ＧａＮ 재료의 생성 방법 - Google Patents

전자 장치를 위한 다이아몬드 기반의 기판 및 그 제조방법과, ＧａＮ 재료의 생성 방법 Download PDF

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Abstract

본 발명은 반도체층 또는 장치를 형성하기 위한 기판을 제조하는 방법에 관한 것으로, 이 방법은 CVD 다이아몬드 합성을 위한 기판으로서 사용하기에 적합한 적어도 하나의 제 1 표면을 포함하는 실리콘 웨이퍼를 제공하는 단계와, 실리콘 웨이퍼의 제 1 표면 상에 성장 면을 갖도록 하여 CVD 다이아몬드층을 사전 결정된 두께로 성장하는 단계와, 상기 실리콘 웨이퍼의 두께를 사전 결정된 레벨로 축소하는 단계와, 실리콘 웨이퍼 상에 제 2 표면을 제공하는 단계를 포함하고, 상기 제 2 표면은 전자 장치에서 이용하기에 적합한 적어도 하나의 반도체층의 추가 합성에 적합하거나, 제 2 표면 자체에서 전자 장치의 합성에 적합하며, 또한 본 발명은 실리콘 표면에 밀접하게 부착된 CVD 다이아몬드층으로 이루어져 GaN 장치의 성장에 적합한 기판에 관한 것이다.

Description

전자 장치를 위한 다이아몬드 기반의 기판 및 그 제조 방법과, ＧａＮ 재료의 생성 방법{DIAMOND BASED SUBSTRATE FOR ELECTRONIC DEVICES}
본 발명은 기판을 제공하는 방법에 관한 것으로서, 이 기판 위에서 반도체 장치가 제조될 수 있고 이 기판은 향상된 열 전도성을 제공한다고 증명되었다. 보다 구체적으로, 본 발명은 그 위에 갈륨 질화물(GaN) 반도체 장치가 제조될 수 있게 하는 향상된 기판에 관한 것이다.
전자 장치의 성능은 그 제조에 사용된 재료의 열 특성에 크게 관련된다. 특히, 고전력 장치에 있어서 그 장치가 생성한 과도한 열이 보다 효과적으로 제거될수록, 그 작동 온도가 더 낮아지고, 그 효율이 더 커지며, 그 수명이 더 길어진다. 장치가 더욱 더 소형화되고, 전력 밀도가 상승함에 따라, 장치의 작동에서 열 측면의 관리가 점점 더 중요하게 되고 있다.
본 발명이 적용되기에 특히 적합한 하나의 부류의 반도체 장치로는 반도체 부품으로서 갈륨 질화물을 이용하는 것들이 있다. 갈륨 질화물(GaN)은 고 전력, 고 휘도의 발광 다이오드(LED) 및 고 전력, 고주파수(1-100GHz) 장치(예를 들면 p- HEMT(High Electron Mobility transistors) 등)에 매우 적합하게 하는 전자 특성을 갖는 넓은 밴드-갭의 반도체 재료이다. 현재 입수 가능한 GaN 장치는, 육방정 사파이어, 육방정 실리콘 탄화물 및 {111} 실리콘을 포함하는 다양한 단결정 기판에 에피택셜로 성장된 육방정 갈륨 질화물 단결정층을 이용한다. 그러나, 이들 각각에 대한 단점이 존재한다. 그 전형적인 구성은 기판 재료의 웨이퍼가 예를 들면 300㎛의 두께로 존재하고, 그 위에 1㎛ 정도의 두께를 갖는 AlGaN의 버퍼층이 성장되고, 여기에 알루미늄의 농도는 격자 상수를 제어하고 계면 변형(interface strain)을 감소시키도록 변경되며, 마지막으로 장치 품질 등급의 GaN층이 전형적으로 10-50㎚의 범위의 두께를 가지고, 버퍼층의 상부에 성장한다.
그 위에 GaN 장치가 성장되게 하는 기판은 열 발산기(통상적으로 열 싱크(heat sink)로 지칭됨)로서 기능하도록 요구되는데, 이것은 먼저 GaN 장치 내부의 "열점(hot-spots)"(일반적으로 접합부에서 발생함)으로부터 열을 확산시킨 다음 열을 제거한다. 사파이어 및 실리콘은 쉽게 입수 가능하고, 비교적 저렴하므로 많이 사용되는데, 이 중 사파이어는 LED용의 기판(여기에서 광은 기판을 통과해야하는데, 다시 말해 기판은 가시광 스펙트럼을 투과하도록 요구된다)으로 사용되는 한편, 실리콘은 고전력 무선 주파수(RF) 장치용의 기판으로 사용된다. (실리콘은 사파이어보다 높은 열 전도성을 갖고 있으므로 더 많은 열이 발생되는 분야에 더 바람직하다). 그러나, 실리콘이나 사파이어도 아주 높은 열 전도성을 갖지는 못했기 때문에(즉, 각각 <150W/m.K 및 <45W/m.K임), 실리콘 및 사파이어는 모두 그 위에 성장된 GaN 장치의 전력 출력을 제한한다. GaN의 열 전도성 자체는 그 정도로 높 지 않지만 전형적으로 대략 130W/m.K 정도이다. 단결정 육방정 실리콘 탄화물(전형적으로 4H 또는 6H 다형체(polytype))은 모두 투과성을 갖고 높은 열 전도성(>500 W/m.K)을 갖기 때문에 이들이 큰 직경을 갖고 저렴한 가격으로 용이하게 입수된다면 모든 GaN 장치에 있어서 바람직한 기판이 될 것이다. 그러나, 실제적으로는 그렇지 못하다.
CVD 다이아몬드가 다결정 및 단결정 실리콘 기판 모두에서 성장할 수 있고, CVD 다이아몬드가 1000W/m.K를 넘는 열 전도성을 가질 수 있는데, 그 중 최고의 재료는 1800W/m.K가 넘는 열 전도성을 가질 수 있다는 것은 잘 알려져 있다. 열 확산 계수의 측면에서 CVD 다이아몬드와 실리콘이 상당히 잘 부합되어, 두꺼운 다이아몬드층이 실리콘 표면 상에 성장할 수 있다는 것은 그보다 덜 알려져 있는 사실이다.
본 발명에 따르면, 반도체층 또는 장치를 형성하기 위한 기판을 제조하는 방법이 제공되어 있는데, 이 방법은 CVD 다이아몬드 합성을 위한 기판으로서 사용하기에 적합한 적어도 하나의 제 1 표면을 포함하는 실리콘 웨이퍼를 제공하는 단계와, 실리콘 웨이퍼의 제 1 표면 상에 성장 면을 갖도록 하여 CVD 다이아몬드층을 사전 결정된 두께로 성장하는 단계와, 실리콘 웨이퍼의 두께를 사전 결정된 레벨로 축소하는 단계와, 실리콘 웨이퍼 상에 제 2 표면을 제공하는 단계-제 2 표면은 전자 장치에서 이용하기에 적합한 적어도 하나의 반도체층의 추가 합성에 적합하거나, 제 2 표면 자체에서 전자 장치의 합성에 적합함-를 포함한다.
바람직하게는 실리콘은 단결정 실리콘이다. 바람직하게는 실리콘 웨이퍼는 적어도 대향하는 큰 표면들이 실질적으로 평행하도록 처리된다. 평행하게 처리함으로써, 각각의 표면이 웨이퍼의 대향하는 표면에 대해 이루는 각도가 5° 미만이 되도록, 더 바람직하게는 3° 미만이 되도록, 가장 바람직하게는 1°미만이 되도록 의도되었다.
'웨이퍼'라는 용어는 그 치수(바람직하게는 높이)가 다른 두 개의 치수보다 적어도 2배, 보다 바람직하게는 적어도 5배, 가장 바람직하게는 10배 더 작은 실리콘 플레이트를 포함하도록 의도되었다.
본 발명의 바람직한 실시예에서, CVD 다이아몬드층의 성장 면은 실질적으로 평평하고 실리콘 웨이퍼의 제 1 표면에 대해 평행하게 처리된다.
바람직하게는 실리콘 웨이퍼의 제 2 표면은 웨이퍼의 제 1 표면에 대향한다.
바람직하게는 다이아몬드층의 성장 면은 실질적으로 평평한 기준 플레이트에 탑재된다.
바람직하게는, 보다 구체적으로, 후속 반도체층 성장이 의도되고 후속 반도체층 또는 층들이 GaN이면, 단결정 실리콘 웨이퍼는 {111} 단결정 실리콘 웨이퍼이다. 이것은 {100}, {110} 또는 다른 배향 등과 같은 실리콘 단결정 웨이퍼의 다른 배향의 사용을 배제하는 것이 아니다.
바람직하게는 본 발명의 제 1 측면에 따른 방법은, 실리콘 웨이퍼의 제 2 표면 위에 선택적으로는 AlGaN 버퍼층을 이용하여 GaN을 성장하는 단계를 더 포함한다.
본 발명의 제 1 측면의 바람직한 실시예에 따르면, GaN 재료를 생성하는 방법이 제공되어 있는데, 이 방법은 큰 {111} 표면이 평행하고, 적어도 하나의 제 1 표면이 CVD 다이아몬드 합성을 위한 기판으로서 이용하기에 적합한 조건이 되도록 처리된 단결정 실리콘의 웨이퍼를 제공하는 단계와, 단결정 실리콘 웨이퍼의 제 1 표면 상에 성장 면을 갖도록 하여 CVD 다이아몬드층을 사전 결정된 두께로 성장하는 단계와, 실리콘 웨이퍼의 두께를 사전 결정된 레벨로 축소하는 단계와, 전자 장치에서 사용하기에 적합한 반도체층의 추가 합성을 위해 적합한 실리콘 웨이퍼의 제 2 표면을 제공하는 단계와, 실리콘 웨이퍼의 제 2 표면 상에 선택적으로 AlGaN 버퍼층을 이용하여 GaN을 성장하는 단계를 포함한다.
바람직하게는 {111} 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층의 두께는 100㎛ 이상으로, 바람직하게는 300㎛ 이상으로, 보다 바람직하게는 400㎛ 이상으로, 보다 더 바람직하게는 500㎛ 이상으로, 가장 바람직하게는 550㎛ 이상이 되게 한다.
표면이 CVD 다이아몬드의 증착에 적합하도록 실리콘 웨이퍼의 제 1 표면을 처리하는 것은, 얇은 웨이퍼가 되도록 다이아몬드 절단(sawing)하는 것, 웨이퍼가 평평하게 되고 평행한 표면을 갖도록 기계적 연마하는 것, 및 기계적 처리에 의해 발생된 결함이 표면에 존재하지 않도록 화학 폴리싱하는 것을 포함하는 본 기술 분야에서 알려진 기법에 의해 실행될 수 있다.
바람직하게는 CVD 다이아몬드층의 성장 면은 실질적으로 평평하도록 처리되고, 실리콘 웨이퍼의 제 1 표면에 대해 평행하게 되도록 처리된다.
실질적으로 평평하고 제 1(상부) 실리콘 표면(기준 표면)에 평행하게 하는 CVD 다이아몬드층의 성장 면에 대한 처리는 본 기술 분야에 잘 알려진 다이아몬드 처리 기법을 이용하여 실행될 수 있다.
처리된 다이아몬드 면은 실질적으로 평평한 기준 플레이트에 대해 탑재될 수 있다.
실리콘 웨이퍼의 두께를 축소하는 단계는 본 기술 분야에 잘 알려진 세공 기법(lapidary techniques)을 이용하여 실행될 수 있다. 바람직하게는 실리콘 웨이퍼는 50㎛ 미만의 두께가 될 때까지, 바람직하게는 20㎛ 미만의 두께가 될 때까지, 보다 바람직하게는 10㎛ 미만의 두께가 될 때까지, 가장 바람직하게는 5㎛ 미만의 두께가 될 때까지 축소된다.
본 발명은 박형화된(thinned) 실리콘 웨이퍼의 노출된(제 2) 표면이 실리콘 기반의 전자 장치의 후속 제조에 적합하게 하고, GaN 등과 같은 다른 반도체층의 증착에 적합하게 하는 단계를 제공한다. 필요한 단계는 위의 모든 경우에 있어서 동일하고, 본 기술 분야에 잘 알려져 있다.
본 발명의 바람직한 실시예에서, 예를 들면 GaN층은 선택적으로 AlGaN 버퍼층 위에 위치되거나 그와 결합된 GaN층의 증착에 의해 박형화된 실리콘 웨이퍼의 (제 2) 준비된 표면 위에 증착되어 격자 부합화를 더욱 향상시키거나, GaN 장치 구조물의 일부분으로서 증착된다.
바람직한 실시예의 경우에서의 결과로, 얇은(바람직하게는 20㎛ 미만) 단결정 {111} 실리콘 웨이퍼의 표면에 밀접하게 부착된 덩어리의, 다결정 CVD 다이아몬드층(바람직하게는 300㎛ 미만의 두께)으로 이루어진 GaN 장치 제조에 적합한 기판이 제공된다. ('밀접하게 부착된'이라는 용어는 '접합된'이라는 용어를 포함하도록 의도되었다.)
이 기판은 실리콘 탄화물보다 훨씬 더 높은 열 성능을 갖는다. 이것은 또한 더 저렴하고, 더 큰 직경으로 용이하게 입수할 수 있다.
본 발명의 제 2 측면에 따르면, 실리콘 표면에 밀접하게 부착된 CVD 다이아몬드층으로 이루어지는 GaN 장치의 성장에 적합한 기판이 제공된다. 바람직하게는 이 웨이퍼는 단결정 실리콘 웨이퍼이고, 가장 바람직하게는 단결정 {111} 실리콘 웨이퍼이다.
본 발명에 따른 방법을 최적화하기 위한 여러 파라미터가 존재한다.
첫 번째로, 실리콘과 접촉된 다이아몬드의 핵형성 층(nucleation layer)을 통한 우수한 열 전도성을 달성하는 것이 유리하다. 핵형성 층은 바람직하게는 매우 고밀도이다. 이것은 높은 핵형성 밀도에 의해 가장 잘 이루어질 수 있다. 높은 핵형성 밀도는 전형적으로 적절한 다이아몬드 지립(grit)을 이용하고, 기계적 수단 또는 다른 수단(예를 들면 초음파 처리를 이용하는 것 등)으로 이 지립을 이용하여 실리콘의 표면을 침식하는 등과 같이 본 기술 분야에서 알려진 시딩(seeding) 방법에 의해 이루어질 수 있다. 또한, 성장될 초기 다이아몬드의 조건을 제어하는 것도 중요하다. 핵형성 밀도는 예를 들면 에칭에 의해 실리콘을 전체적으로 제거한 다음, 노출된 표면을 현미경으로 관찰하거나 그 단면을 준비하는 것 등에 의해 기술될 수 있다.
두 번째로, 장치 처리를 위해 최종 생성물을 평평하게 유지하는 것이 유리하다. 이것은 다이아몬드층 내의 응력을 제어하는 기법 또는 다른 상황에서 발생할 수 있는 임의의 응력을 유도하는 굽힘을 보정하는 기법을 필요로 할 수 있다. 평편도를 제어하는 기법은 또한 본 기술 분야에서 알려져 있는데, 예를 들면 웨이퍼에 걸쳐 성장 및 온도를 균일하게 제어하는 기법, 탈착 시에 임의의 내재된 응력을 상쇄하기 위해 합성을 위해 탑재되는 동안에 기판을 프리-스트레칭(pre-stressing)하는 기법, 또는 약간 구부러진 기판에서 성장할 때 평평하게 되도록 고정하는 기법 등이 있다.
세 번째로, 단결정 실리콘 웨이퍼의 격자 상수는 도핑(doping) 또는 등방성(isotopic) 제어에 의해 수정되어, 실리콘을 실리콘 웨이퍼의 표면(들) 위에 성장된 GaN 등의 장치 층에 더욱 부합할 수 있게 한다.
마지막으로, CVD 다이아몬드층은 300㎛보다 얇게 될 수 있고, 100㎛만큼 또는 그보다 더 얇아질 수 있다. 이러한 경우에, CVD 다이아몬드층은 바람직하게는 지지대 또는 기계적 강도를 제공하기 위해 이용되는 제 2 재료로 이루어진 다른 층과 조합하여 존재한다. 이러한 제 2 재료는 기준 플레이트를 포함할 수 있다. 이러한 구성 하에서 이 제 2 재료가 높은 열 전도성을 가져야 할 필요성은 적어지지만, 제 2 재료가 GaN의 장치 처리에 호환 가능한 것이 바람직함을 이해할 것이다. 다이아몬드층이 이와 같이 지지되는 경우에, 이 지지대는 실리콘 웨이퍼의 두께를 축소하는 스테이지에 부착되거나, 이 스테이지 이후에 추가될 수 있다.
다이아몬드층이 실리콘 웨이퍼와 지지 재료 사이에 개재된 이러한 구성에서, 다이아몬드층은 열 확산기로서 기능하여 실리콘 웨이퍼의 대향하는 표면에서 제조된 전자 장치의 최대 온도를 감소시킨다. 전형적으로 다이아몬드층의 두께는 적어도 특성 장치 치수 및 실리콘-다이아몬드 계면으로부터 전자 장치의 분리 거리가 커지는 만큼 더 커지고, 일반적으로 이것보다 더 크다.
도 1은 본 발명에 따른 제조 방법을 개략적으로 도시하는 도면.
본 발명은 본 발명에 따른 제조 방법을 개략적으로 도시하는 도 1을 참조하여 설명될 것이다.
도 1에서 실리콘 웨이퍼(1)는 CVD 다이아몬드 합성을 위해 준비된 상부 표면을 갖는다(단계 A). CVD 다이아몬드층(2)을 실리콘 웨이퍼(1) 상에 성장한다. 선택적 평탄화 단계(planarisation step) B를 통해 CVD 다이아몬드층(2)을 평탄화한다. 다음에 박형화 단계(thinning step) C에서 실리콘 웨이퍼(1)를 박형화한다. 다음에 실리콘 웨이퍼(1)의 대향 표면을 처리하여(단계 D), 장치 제조 또는 GaN 에피택셜층(3)의 증착에 적합하게 한다(단계 E).
이와 다르게, CVD 다이아몬드(2)를 평탄화하기 전에 실리콘 웨이퍼(1)를 박형화할 수 있다(단계 F). 그 후에, 실리콘 웨이퍼(1)의 대향 표면을 처리하여(단 계 G), 장치 제조 또는 GaN 에피택셜층(3)의 증착에 적합하게 한다(단계 H).
예시
본 발명은 이하의 한정적이지 않은 예시에 의해 추가적으로 예를 들 수 있다.
상업적으로 입수 가능한 실리콘 소스로부터 2.0mm의 두께 및 2"의 직경을 갖는 실리콘 웨이퍼를 획득한다. 웨이퍼는 그 주요 표면이 (111) 면의 1° 내에 존재하도록 배향된다. 웨이퍼의 하나의 표면은 기계적으로 절단된 다음 평평하게 마모(lapped)되고, 그 표면은 무광택의 회색을 띈다. 다른 표면은 절단되고, 마모된 다음 화학 폴리싱되어 모든 기계적 손상이 제거되고, 이 표면의 외관은 거울과 유사하게 된다.
기판의 거울 유사 표면은 그 위에 CVD 다이아몬드층이 성장되는 표면으로서 사용된다. 그 표면은 프로판-2-올(propan-2-ol) 내에 2-4㎛ 다이아몬드 입자의 현탁액을 포함하는 비커 내에 웨이퍼를 담근 다음 초음파로 30분간 교반하는 것에 의해 시딩(seeding)된다. 초음파 교반 후에, 여분의 시딩 입자는 프로판-2-올을 이용하여 세척하여 제거되고, 시딩된 웨이퍼는 압축 아르곤을 이용하여 건조된다.
시딩된 기판은 CVD 다이아몬드 합성 시스템 내에 배치된다. 사용된 시스템은 2.45GHz에서 작동하는 마이크로파 플라즈마 시스템이다. 합성을 위해 이용된 조건은 16kPa, 순방향 전력은 ~3kW, 전체 가스 흐름은 645seem(20seem의 메탄, 25seem의 아르곤, 밸런스 수소로 이루어짐)이다. 성장은 대략 450㎛의 두께에 도달할 때까지 계속되고, 이 시점에서 합성 시스템은 턴-오프된다.
다음에 실리콘 기판 위의 결과적인 CVD 다이아몬드층의 성장 표면은 전체 표면이 평평하고 실리콘 후방 표면 기준면에 평행하게 될 때까지 표준 다이아몬드 처리 기법을 이용하여 마모된다. 이 시점에서 촉침식 거칠기측정기(stylus profilometer)를 이용하여 측정된 표면의 Ra는 대략 250㎚이고, 다이아몬드층의 두께는 380㎛이고, 실리콘 기판 위의 다이아몬드층의 전면 표면 및 후방 표면은 ±10㎛ 내로 평행하다.
평탄화 후에, 실리콘-다이아몬드 웨이퍼를 뒤집고, CVD 다이아몬드층의 후방 표면 상에 대략 20㎛ 두께를 갖는 실리콘 웨이퍼가 남을 때까지 실리콘 기판을 마모하여 제거한다. 이 시점에서 실리콘 표면은 손상이 없는 표면을 획득하기 위해 'Syton
Figure 112007074913319-PCT00001
'을 이용하여 화학 기계적으로 폴리싱된다.
이제 대상물은 380㎛ 두께의 CVD 다이아몬드층과 그 핵형성 표면에 밀접하게 부착된 20㎛ 두께의 <111> 실리콘 웨이퍼로 이루어진다. 실리콘 웨이퍼는 본 기술 분야에 알려진 어떠한 방법에 의해서도 전자 장치의 제조에 적합할 뿐만 아니라, 얇은 GaN 에피택셜층의 증착을 위한 기판으로 사용될 수 있는 표면을 갖는다.

Claims (29)

  1. 반도체층 또는 장치를 형성하기 위한 기판을 제조하는 방법으로서,
    CVD 다이아몬드 합성을 위한 기판으로서 사용하기에 적합한 적어도 하나의 제 1 표면을 포함하는 실리콘 웨이퍼를 제공하는 단계와,
    상기 실리콘 웨이퍼의 상기 제 1 표면 상에 성장 면을 갖도록 하여 CVD 다이아몬드층을 사전 결정된 두께로 성장시키는 단계와,
    상기 실리콘 웨이퍼의 두께를 사전 결정된 레벨로 축소하는 단계와,
    상기 실리콘 웨이퍼 상에 제 2 표면을 제공하는 단계-상기 제 2 표면은 전자 장치에서 이용하기에 적합한 적어도 하나의 반도체층의 추가 합성에 적합하거나, 상기 제 2 표면 자체에서 전자 장치의 합성에 적합함-
    를 포함하는 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘은 단결정 실리콘인
    기판 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 웨이퍼는 적어도 대향하는 큰 표면들이 실질적으로 평행하도록 처리되는
    기판 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 CVD 다이아몬드층의 상기 성장 면은 실질적으로 평평하도록 그리고 상기 실리콘 웨이퍼의 상기 제 1 표면에 대해 평행하게 되도록 처리되는
    기판 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼의 상기 제 2 표면은 상기 웨이퍼의 상기 제 1 표면에 대향하는
    기판 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 웨이퍼는 {111} 단결정 실리콘 웨이퍼인
    기판 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    실질적으로 평평한 기준 플레이트에 대해 상기 다이아몬드층의 상기 성장 면을 탑재하는 단계를 더 포함하는
    기판 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼의 상기 제 2 표면 위에 GaN을 성장시키는 단계를 더 포함하는
    기판 제조 방법.
  9. 제 8 항에 있어서,
    AlGaN 버퍼층을 사용하는
    기판 제조 방법.
  10. GaN 재료를 생성하는 방법으로서,
    큰 {111} 표면들이 평행하고, 적어도 하나의 제 1 표면이 CVD 다이아몬드 합성을 위한 기판으로서 이용하기에 적합한 조건이 되도록 처리된 단결정 실리콘의 웨이퍼를 제공하는 단계와,
    상기 단결정 실리콘 웨이퍼의 상기 제 1 표면 상에 성장 면을 갖도록 하여 CVD 다이아몬드층을 사전 결정된 두께로 성장시키는 단계와,
    상기 실리콘 웨이퍼의 두께를 사전 결정된 레벨로 축소하는 단계와,
    전자 장치에서 사용하기에 적합한 반도체층의 합성을 위해 적합한 상기 실리콘 웨이퍼의 제 2 표면을 제공하는 단계와,
    상기 실리콘 웨이퍼의 상기 제 2 표면 상에 GaN을 성장시키는 단계
    를 포함하는 GaN 재료의 생성 방법.
  11. 제 10 항에 있어서,
    상기 CVD 다이아몬드층의 상기 성장 면이 실질적으로 평평하도록 처리하고, 상기 실리콘 웨이퍼의 상기 제 1 표면에 대해 평행하게 되도록 처리하는 단계를 더 포함하는
    GaN 재료의 생성 방법.
  12. 제 11 항에 있어서,
    실질적으로 평평한 기준 플레이트에 대해 상기 처리된 다이아몬드의 면을 탑재하는 단계를 더 포함하는
    GaN 재료의 생성 방법.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층은 100㎛보다 더 큰
    GaN 재료의 생성 방법.
  14. 제 13 항에 있어서,
    상기 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층은 300㎛보다 더 큰
    GaN 재료의 생성 방법.
  15. 제 13 항에 있어서,
    상기 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층은 400㎛보다 더 큰
    GaN 재료의 생성 방법.
  16. 제 13 항에 있어서,
    상기 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층은 500㎛보다 더 큰
    GaN 재료의 생성 방법.
  17. 제 13 항에 있어서,
    상기 단결정 실리콘 웨이퍼 위의 CVD 다이아몬드층은 550㎛보다 더 큰
    GaN 재료의 생성 방법.
  18. 제 10 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼를 축소하는 상기 단계는 세공 기법(lapidary techniques)을 이용하여 실행되는
    GaN 재료의 생성 방법.
  19. 제 10 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 실리콘 웨이퍼는 50㎛미만의 두께가 될 때까지 축소되는
    GaN 재료의 생성 방법.
  20. 제 19 항에 있어서,
    상기 실리콘 웨이퍼는 20㎛미만의 두께가 될 때까지 축소되는
    GaN 재료의 생성 방법.
  21. 제 19 항에 있어서,
    상기 실리콘 웨이퍼는 10㎛미만의 두께가 될 때까지 축소되는
    GaN 재료의 생성 방법.
  22. 제 19 항에 있어서,
    상기 실리콘 웨이퍼는 5㎛미만의 두께가 될 때까지 축소되는
    GaN 재료의 생성 방법.
  23. 제 10 항 내지 제 22 항 중 어느 한 항에 있어서,
    GaN의 성장에 적합하게 될 정도로 높은 수준으로, 또한 충분히 낮은 결함 밀도를 갖도록 상기 실리콘 표면을 폴리싱하는 단계를 더 포함하는
    GaN 재료의 생성 방법.
  24. 제 10 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 GaN층은 AlGaN 버퍼층의 상부에 위치하거나 AlGaN 버퍼층과 결합되는
    GaN 재료의 생성 방법.
  25. GaN 장치의 성장에 적합한 기판으로서,
    실리콘 표면에 밀접하게 부착된 CVD 다이아몬드층으로 이루어지는
    기판.
  26. 제 25 항에 있어서,
    상기 실리콘 표면은 단결정 실리콘 표면인
    기판.
  27. 제 25 항에 있어서,
    상기 실리콘 표면은 단결정 {111} 실리콘 표면인
    기판.
  28. 본 발명에 따른 제조 방법으로서,
    실질적으로 본 명세서에 설명 및 예시된 것과 같은
    제조 방법.
  29. 본 발명에 따른 기판으로서,
    실질적으로 본 명세서에 설명 및 예시된 것과 같은
    기판.
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