KR20070112458A - 저항기 및 커패시터 형성을 위한 다층 구성 - Google Patents
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Abstract
본 발명은 인쇄 회로기판 및 기타 마이크로전자 소자의 제조를 위한 저항기와 커패시터를 형성하는데 유용한 다층 구성에 관한 것이다. 본 발명의 다층 구성은 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함하는 순차적으로 부착된 층들을 포함한다.
커패시터, 인쇄 회로 기판, 다층 구성, 마이크로전자 소자
Description
본 발명은 인쇄 회로기판, 다른 마이크로전자 소자 등에 커패시터와 저항기를 형성하는데 유용한 다층 구성에 관한 것이다. 다층 구성은 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한 순차적으로 부착된 층들을 포함한다.
중앙 처리 장치(CPU)의 회로 설계는 증가된 동작 속도 달성을 추구하기 때문에, 집적 회로의 성능이 더욱더 중요해졌다. 이러한 집적 회로를 탑재하는 인쇄 회로기판의 회로 설계도 또한 매우 중요하다.
커패시터와 저항기는 인쇄 회로기판 및 다른 마이크로 전자 소자상의 공통 요소이다. 커패시터는 그러한 소자의 동작 전원을 안정시키기 위해 사용된다. 커패시터는 회로에 용량을 유도하기 위해 사용되는 소자로서, 주로 전기 에너지를 축적하거나, 직류의 흐름을 차단하거나, 교류의 흐름을 가능하게 하는 기능을 한다. 커패시터는 동박(copper foil)과 같은 2개의 전기 전도성 금속층 사이에 샌드위치된 유전체 물질을 포함한다. 일반적으로, 유전체 물질은 라미네이션 또는 기상 증착에 의해 접착층을 거쳐 전기 전도성 금속층에 결합된다.
지금까지 인쇄 회로기판의 표면상에 배열된 커패시터들은 공통적이었다. 그러나, 최근, 커패시터들은 다층의 회로 기판층 내에서 얇은 양면 구리 클래드 라미네이트로 형성되어 우수한 특성을 나타낸다. 이러한 옵션 중에서, 다른 용도를 위해 회로 기판의 표면적을 최대화하기 위해 커패시터를 매립한 인쇄 회로 기판을 형성하는 것이 바람직하다. 증가된 신호 전송 속도를 달성하기 위해서, 인쇄 회로 기판 제조업자는 일반적으로 인쇄 회로 기판을 다층 구조 내에 형성한다. 커패시터의 용량은 주로 커패시터 층의 형상 및 크기와 절연 물질의 유전 상수에 의존한다. 다양한 공지 유형의 유전 물질이 당업계에 알려져 있다. 예를 들면, 유전 물질은 공기 등의 기체, 진공, 액체, 고체 또는 이들의 조합물일 수 있다. 각 물질은 그 자신의 특수한 속성을 갖는다.
인쇄 회로 기판에서 사용되는 종래의 커패시터의 성능은 그 유전체 물질의 제한된 최소 두께 등의 인자에 의해 제한되고, 이것은 커패시터의 유연성, 달성가능한 용량, 금속박에서 접착 강화제의 효과, 낮은 유전 상수 및 열악한 절연 내력(dielectric strength)에 의해 감퇴된다.
높은 유전 상수 및 극히 얇은 유전체 물질층을 가진 회로 기판용 커패시터를 형성하여 커패시터의 용량 및 유연성을 증가시키는 것이 바람직하다. 커패시터의 성능을 최적화하기 위해, 사용되는 유전체 물질은 우수한 접착력, 높은 절연 내력 및 양호한 유연성과 같은 품질을 나타내는 양호한 물질 특성을 갖는 것이 중요하다. 그러나, 극히 얇은 유전체 층과 빈번하게 관련되는 공통적인 문제점은 미세 공 극 또는 다른 구조적 결함이 형성되는 것과 이물질이 포함되는 것이다. 이러한 것들은 전기적 단락을 야기한다. 예를 들면, 미국 특허 제5,155,655호 및 제5,161,086호에는 단일 시트의 유전체 물질이 2개의 전도성 호일(foil)과 함께 라미네이트된 커패시터의 형성 방법에 대하여 개시되어 있다. 이 유형의 유전체 층은 공극의 형성 및 이물질의 내포에 대해 매우 취약하고 탐지 및 구제에 시간 소모적이다.
미국 특허 제6,693,793호는 한 쌍의 전도성 호일 및 한 쌍의 얇은 유전체 층을 구비하고 각 호일의 표면상에 하나의 유전체 층이 배치된 구조와 관련이 있다. 2개의 전도성 호일은 유전체 층이 중간의 내열막(heat resistant film) 층을 통해 서로 부착되도록 함께 접착된다. 이 커패시터는 종래의 커패시터 및 인쇄 회로 기판에 비하여 중대한 성능 개선을 제공한다. 얇은 유전체 층은 커패시터의 더 높은 용량, 더 큰 열전도성 및 더 큰 유연성을 가능하게 한다. 중간의 내열막 층은 전기 전도성 호일 사이의 전기적 단락의 형성을 방지한다.
용량성 요소와 저항성 요소를 둘 다 가진 다층 구조를 형성하는 것이 요구되고 있다. 본 발명은 저항기 및 커패시터 형성을 위한 그러한 다층 구조를 제공한다. 본 발명의 구조물은 높은 용량성, 더 큰 열전도성 및 더 큰 유연성을 제공하면서 저항기 요소를 또한 통합한다. 본 발명의 다층 구조물은 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한 순차적으로 부착된 층들을 포함한다.
본 발명은 저항기 및 커패시터의 형성에 적합한 다층 구성을 제공하는데, 이 다층 구성은 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한 순차적으로 부착된 층들을 포함한다.
본 발명은 순차적으로 적층된 층들을 가진 커패시터를 제공하는데, 이 커패시터는 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한다.
본 발명은 또한 다층 구성을 형성하는 방법을 제공하는데, 이 방법은 제1 열경화성 중합체 층을 제1 전기 전도성 층의 표면에 부착하는 단계와; 니켈-인 전기 저항 물질층을 제2 전기 전도성 층의 표면상에 전기 도금하는 단계와; 제2 열경화성 중합체 층을 전기 저항 물질층의 표면에 부착하는 단계와; 제2 열경화성 중합체 층을 내열막 층의 양 표면에 부착하는 단계를 포함한다.
도 1은 하기의 순차적으로 부착된 층들, 즉 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한, 본 발명에 따른 다층 구성을 개략적으로 나타낸 도이다.
도 2는 도 1의 다층 구성에서, 추가의 니켈-인 전기 저항 물질층이 제1 열경 화성 중합체 층과 제1 전기 전도성 층 사이에 부착되도록 추가의 니켈-인 전기 저항 물질층이 제1 전기 전도성 층 위에 전기 도금되어 있는 다층 구성을 개략적으로 나타낸 도이다.
본 발명은 저항기, 커패시터 등을 형성하기에 적합한 다층 구성에 관한 것이다. 도 1에 도시되어 있는 바와 같이, 다층 구성(1)은 제1 전기 전도성 층(2), 제1 열경화성 중합체 층(4), 내열막 층(6), 제2 열경화성 중합체 층(8), 및 제2 전기 전도성 층(12) 위에 전기 도금된 니켈-인 전기 저항 물질층(10)을 포함한 순차적으로 부착된 층들을 포함한다. 제1 및 제2 열경화성 중합체 층(4, 8)은 동일하거나 다른 물질일 수 있고, 제1 및 제2 전기 전도성 층(2, 12)은 동일하거나 다른 물질일 수 있다.
도 2에 도시된 다른 양호한 실시예에서, 다층 구성(1)은 추가의 니켈-인 전기 저항 물질층(14)이 제1 열경화성 중합체 층(4)과 제1 전기 전도성 층(2) 사이에 부착되도록 제1 전기 전도성 층(2) 위에 전기 도금된 추가의 니켈-인 전기 저항 물질층(14)을 또한 포함한다. 따라서, 도 2에 도시된 바와 같이, 층들은 제1 전기 전도성 층(2), 제1 전기 전도성 층(2) 위에 전기 도금된 추가의 니켈-인 전기 저항 물질층(14), 제1 열경화성 중합체 층(4), 내열막 층(6), 제2 열경화성 중합체 층(8), 및 제2 전기 전도성 층(12) 위에 전기 도금된 니켈-인 전기 저항 물질층(10)과 같이 순차적으로 부착된다.
본 발명에서, 하나의 층을 다음 층에 붙이는 부착 수단으로는, 비배타적인 예를 들자면, 코팅, 라미네이팅, 스퍼터링, 기상 증착, 전착(electrodeposition), 도금 또는 증발 등이 있고, 이 처리는 동시에 또는 순차적으로 행하여질 수 있다.
제1 전기 전도성 층(2)과 제2 전기 전도성 층(12)은 전도성 층 또는 호일 등의 형태로 있는 것이 바람직하다. 가장 양호한 실시예에서, 상기 전기 전도성 층들은 각각 호일의 형태로 존재한다. 각각의 전기 전도성 층은 동일 금속으로 될 수도 있고 다른 금속으로 될 수도 있다. 본 발명의 목적에 적합한 전도성 금속은 희망하는 응용에 따라서 달라질 수 있다. 전기 전도성 층(2, 12)은 구리, 아연, 황동, 크롬, 니켈, 주석, 알루미늄, 스테인레스강, 철, 금, 은, 티탄, 백금 및 이들의 조합물 및 합금으로 이루어진 그룹으로부터 선택된 물질로 이루어지는 것이 바람직하다. 가장 바람직한 것은 전기 전도성 층이 구리로 되는 것이다. 전기 전도성 층은 두께가 약 0.5 내지 약 200 미크론, 더 바람직하게는 약 9 내지 약 70 미크론인 것이 좋다. 본 발명의 커패시터에서 사용되는 전도성 물질은 광택 측면(shiny side surface)과 비광택 표면(matte surface)을 갖도록 제조될 수 있다. 이러한 전도성 물질의 예는 미국 특허 제5,679,230호에 개시되어 있으며, 이 특허의 내용은 인용에 의해 이 명세서에 통합되는 것으로 한다.
전기 전도성 층(2, 12)은 일측면 또는 양측면에 접착 강화 처리가 제공될 수 있다. 이 층들의 일측면 또는 양측면은 선택적으로 마이크로 에칭, 거친 구리 증착을 형성하기 위한 전해적 처리, 및/또는 표면상 또는 표면 내의 금속 또는 금속 합금의 마이크로 노듈(micro-nodule) 증착에 의한 전해적 처리에 의해 선택적으로 꺼칠꺼칠하게 될 수 있다. 이러한 처리는 니켈, 크롬, 크롬산염, 아연 및 실란 결합 제 또는 이들의 조합물에 의한 처리를 포함한다. 노듈은 전기 전도성 층과 동일한 금속으로 될 수도 있고 다른 금속으로 될 수도 있다. 노듈은 구리 또는 구리 합금이 좋고, 중합체 막에 대한 접착력을 증가시킨다. 이러한 노듈은 미국 특허 제5,679,230호에 개시된 기술에 따라 적용될 수 있고, 상기 특허의 내용은 인용에 의해 여기에 통합된다. 바람직한 실시예에서, 제1 전기 전도성 층과 제2 전기 전도성 층 중 적어도 하나에는 그 일측면 또는 양측면에 접착 강화 처리가 제공된다.
전기 전도성 층의 표면 미세구조는 예를 들면 미국 오하이오주 신시내티에 소재하는 마르 페인프룹 코포레이션(Mahr Feinpruef Corporation)으로부터 상업적으로 구할 수 있는 페르소미터(Perthometer) 모델 M4P 또는 S5P와 같은 프로필로미터에 의해 측정될 수 있다. 산(peak)과 골(valley)의 표면 입자 구조의 표면형태(topography) 측정은 미국 일리노이즈 60062 노쓰브룩 샌더스 로드 2115에 소재하는 Institute for Interconnecting and Packaging Circuits의 산업 표준 IPC-TM-650 섹션 2.2.17에 따라 행하여진다. 표면 처리는 산술 평균 거칠기(Ra)가 약 0.2 내지 약 1 미크론 범위에 있고 ISO 64287-1 (Rz) 표면 거칠기에 따른 불규칙성의 10점 평균 거칠기(ten point height)가 약 0.5 ㎛ 내지 약 7 ㎛, 더 바람직하게는 약 0.5 ㎛ 내지 약 5 ㎛, 가장 바람직하게는 약 0.5 ㎛ 내지 약 3 ㎛ 범위에 있는 거칠기 파라메터를 생성하는 산과 골을 가진 표면 구조를 생성하도록 실행된다.
제1 열경화성 중합체 층(4) 및 제2 열경화성 중합체 층(8)은 에폭시, 에폭시로 중합되는 물질과 에폭시의 조합물, 멜라민, 불포화 폴리에스테르, 우레탄, 알키드, 비스 말레이미드 트리아진, 폴리이미드, 에스테르, 알릴화 폴리페닐렌 에테르 (또는 알릴-폴리페닐렌 에테르) 또는 이들의 조합물을 독립적으로 포함할 수 있다. 열경화성 중합체 층(4, 8)은 전형적으로 건식 고체 형태이고, 상기 화합물 중 임의의 것을 약 100% 포함할 수도 있고, 상기 화합물의 혼합물을 포함할 수도 있고, 다른 첨가제를 함유할 수도 있다. 다른 허용가능한 물질로는 미국 특허 제5,439,541호 및 제5,707,782호에 개시된 것과 같은 방향족 열경화성 코폴리에스테르가 있다. 이 물질들 중에서, 가장 바람직한 유전체는 유리 전이 온도(Tg)가 약 100℃ 내지 약 250℃, 바람직하게는 약 150℃ 내지 약 200℃인 에폭시이다.
열경화성 중합체 층(4, 8)은 또한 선택적으로 필러 물질을 포함할 수 있다. 바람직한 필러는, 비배타적 예를 들자면, 분말 강유전체 물질, 티탄산 바륨(BaTiO3), 질화 붕소, 산화 알루미늄, 티탄산 스트론튬, 티탄산 바륨 스트론튬, 및 다른 세라믹 필러와 이들의 조합물을 포함한다. 통합되었을 때, 필러는 열경화성 중합체 층 내에서 그 층의 약 5% 내지 약 80%의 체적비로, 더 바람직하게는 약 10% 내지 약 50%의 체적비로 존재하는 것이 바람직하다. 제1 열경화성 중합체 층(4), 내열막 층(6) 및 제2 열경화성 중합체 층(8) 중의 적어도 하나는 약 10 이상의 유전 상수를 가진 분말 필러를 포함하는 것이 좋다. 또한, 열경화성 중합체 층(4, 8) 중의 적어도 하나는 색상을 제공하거나 유전체 불투명성을 바꾸거나 콘트라스트에 영향을 주기 위한 염료 또는 안료를 포함할 수 있다.
하나의 양호한 실시예에서, 열경화성 중합체 층(4, 8)은 중합체 두께를 제어하고 균일화하기 위해 액체 중합체 용액으로서 전기 전도성 층 또는 내열막 층에 적용된다. 상기 용액은 전형적으로 약 50 내지 약 35,000 센티푸아즈(centipoise) 범위의 점도, 더 바람직하게는 100 내지 27,000 센티푸아즈 범위의 점도를 갖는다. 중합체 용액은 약 10 내지 약 80 중량비, 바람직하게는 15 내지 60 중량비의 중합체를 포함하고, 용액의 나머지 부분은 하나 이상의 용매이다. 유용한 용매로는 아세톤, 메틸-에틸 케톤, N-메틸 피롤리돈, N, N 디메틸포르마마이드, N, N 디메틸아세타마이드 및 이들의 혼합물이 있다. 가장 바람직한 단일 용매는 메틸-에틸 케톤이다.
열경화성 중합체 층은 고체 시트의 형태로 전기 전도성 층(2, 12) 또는 내열막 층(6)에 또한 적용될 수 있다. 그러한 실시예에서, 제1 및 제2 열경화성 중합체 층을 내열막 층의 양 표면에 부착하는 것은 라미네이션에 의해 행하여진다. 라미네이션은 약 150℃ 내지 약 310℃, 더 바람직하게는 약 160℃ 내지 약 200℃의 온도로 프레스(press)에서 행하여질 수 있다. 라미네이션은 약 30분 내지 약 120분, 더 바람직하게는 약 40분 내지 약 80분 동안 행하여질 수 있다. 바람직하기로, 프레스는 머큐리(mercury)의 적어도 70 ㎝(28 인치)의 진공하에 있고, 약 3.5 kgf/㎠(50 psi) 내지 약 28 kgf/㎠(400 psi), 바람직하게는 약 4.9 kgf/㎠(70 psi) 내지 약 14 kgf/㎠(200 psi)의 압력에서 유지된다.
바람직하기로, 열경화성 중합체 층(4, 8)은 약 2 미크론 내지 약 200 미크론, 더 바람직하게는 약 2 미크론 내지 약 100 미크론의 두께를 갖는다. 바람직하기로, 열경화성 중합체 층은 적어도 약 19,685 볼트/mm(500 볼트/밀) 두께의 절연 내력을 갖는다.
바람직하기로, 내열막 층(6)은 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리비닐 카르바졸, 황화폴리페닐렌, 방향족 폴리아미드, 폴리이미드, 폴리아미드-폴리이미드, 폴리에테르 니트릴, 폴리에테르-에테르-케톤, 또는 이들의 조합물로 이루어진다. 그 두께는 약 12.5 ㎛ 이하가 바람직하다. 제1 열경화성 중합체 층(4), 내열막 층(6) 및 제2 열경화성 중합체 층(8)의 결합된 두께는 약 25 ㎛ 이하이다. 내열막 층(6)은 ISO 306에서 정해진 것처럼 약 150℃ 이상의 VICAT 연화점을 갖는다. 바람직하기로, 내열막 층(6)은 약 300 kgf/㎟ 이상의 영률(Young's modulus), 약 20 kgf/㎟ 이상의 인장 강도, 약 5% 이상의 연신율(elongation), 및 제1 열경화성 중합체 층(4)과 제2 열경화성 중합체 층(8)의 라미네이팅 온도보다 더 높은 연화 온도를 갖는다. 제1 열경화성 중합체 층(4), 내열막 층(6) 및 제2 열경화성 중합체 층(8) 각각의 유전 상수는 약 2.5 이상이다. 내열막 층(6)은 적어도 약 50 볼트, 더 바람직하게는 약 250 볼트, 가장 바람직하게는 약 500 볼트의 절연 파괴 전압을 갖는 것이 좋다.
다층 구성을 형성하기 위해 상기 층들을 부착하기 전에, 내열막 층(6)은 접착 강화 처리를 받을 수 있고, 상기 접착 강화 처리로는 플라즈마 처리, 코로나 처리, 화학 처리 또는 이들의 조합이 있다.
바람직하기로, 니켈-인 전기 저항 물질층(10)은 종래의 전기 도금 방법을 이용하여 제2 전기 전도성 층 위에 전기 도금된다. 전기 도금은 당업계에 잘 알려져 있는 기술이고, 전형적으로 기판을 액체 전해질 용액에 담근 다음 기판의 전도성 영역과 액체의 카운터 전극 사이에 전위를 인가함으로써 행하여진다. 화학 처리는 기판 위에 소정의 물질층을 형성하기 위해 행하여진다.
저항막의 증착을 위해 사용되는 전기 도금조(electroplating bath)는 전형적으로 상온보다 훨씬 더 높은 온도, 즉 100℉(38℃)를 초과하는 온도에서 동작한다. 사실, 저항성 합금막을 증착하기 위해 종래에 사용되었던 대부분의 도금조는 150℉(65℃) 내지 약 212℉(100℃)에서 동작한다. 공지의 방법에서 전도성 층에 증착되는 전착(electro-deposited) 전기 저항층의 두께는 온도의 함수인 도금 효율의 함수이다.
적당한 전기 도금조의 예로는 차아인산염 이온(hypophosphite ion), 특히 니켈 차아인산염(Ni(H2PO2)2)에 의해 형성되는 차아인산염 이온의 수용액이 있다. 니켈 차아인산염은 니켈 카보네이트(NiCO3)와 차아인산(H3PO2)의 반응에 의해 쉽게 만들어진다. 즉, 니켈-인 전기 저항층을 전도성 층 위에 전착(electro-deposition)하기에 적합한 차아인산 니켈은 약 1/2몰의 탄산니켈과 1몰의 차아인산 및 제한된 양의 물의 수용액을 형성하여, 리터당 약 0.67 몰의 농도로 물로 희석되었을 때 완전히 용해하는 크리스탈 반응물을 생성함으로써 얻어진다. 반응은 하기의 식에 따라 처리되는 것으로 믿어지지만, 이것이 본 발명을 제한하는 것은 아니다.
NiCO3 + 2H3PO2 = Ni(H2PO2)2 + CO2 + H2O
대안적으로, 니켈 차아인산염에 의해 형성된 차아인산염 이온을 포함하는 전기 도금조는 염화니켈(NiCl2)과 차아인산나트륨(NaH2PO2)의 반응에 의해 생성될 수 있다. 반응식은 다음과 같이 가정된다.
NiCl2 + 2NaH2PO2 = Ni(H2PO2)2 + 2NaCl
그럼에도 불구하고, 탄산 니켈과 차아인산 및 반응물로서의 차아인산니켈로부터 형성된 전기 도금조를 사용하는 것이 양호할 수 있는데, 그 이유는 그 반응이 이산화탄소와 물의 부산물을 생성하기 때문이고, 한편, 차이인산니켈을 생성하기 위한 염화니켈과 차아인산나트륨으로부터 형성된 전기 도금조는 가끔 염화나트륨의 부산물을 생성하는데, 이 염화나트륨은 계속되는 처리에서 시간이 경과함에 따라 구축되는 부적당한 농도를 방지하기 위해 제거되어야 한다. 차아인산니켈로부터 형성된 차아인산염 이온을 포함하는 전기 도금조는 약 20℃ 내지 50℃의 온도에서 동작가능한 것으로 나타났다. 도금조를 상온(20℃ 내지 25℃)에서 동작시키는 것도 바람직할 수 있다. 이러한 도금조는 사실상 온도 둔감성이다.
하나의 양호한 실시예에서, 형성된 전기 저항 물질층은 최대 약 50 중량%의 인을 함유한다. 다른 양호한 실시예에서, 전기 저항 물질층은 최대 30 중량%의 인을 함유한다. 또다른 실시예에서, 전기 저항 물질층은 약 30 내지 약 50 중량%의 인을 함유한다. 본 발명의 다른 실시예는 니켈 이온 소스의 수용액, H3PO3 및 H3PO4를 포함하는 도금조에서 제2 전기 전도성 층의 전기 도금을 포함하고, 상기 도금조는 실질적으로 황산염 및 염화물이 없는 것이다.
회로 기판 재료의 전기 저항층의 저항이 전기 저항층의 두께 및 전기 저항층에서 사용되는 물질의 저항률에 의존한다는 것은 잘 알려져 있다. 전기 저항층의 두께가 감소함에 따라 전기 저항층의 저항은 증가한다.
전기 저항 물질층(10)은 약 5 옴/스퀘어(ohms/square) 내지 약 500 옴/스퀘어의 범위, 더 바람직하게는 약 10 옴/스퀘어 내지 약 300 옴/스퀘어의 범위, 가장 바람직하게는 약 25 옴/스퀘어 내지 약 250 옴/스퀘어의 범위의 저항을 갖는 것이 좋다. 니켈-인 전기 저항 물질층은 약 0.02 ㎛ 내지 약 0.2 ㎛의 범위, 더 바람직하게는 약 0.03 ㎛ 내지 약 1 ㎛의 범위, 가장 바람직하게는 약 0.04 ㎛ 내지 약 0.4 ㎛의 범위의 두께를 갖는 것이 좋다.
추가적인 양호한 실시예에서, 전기 저항 물질층의 약 10개의 원자층의 적어도 상부(top)에는 유황이 없다. 다른 양호한 실시예에서, 전기 저항 물질층의 표면에는 실질적으로 피트(pit)가 없다.
선택적인 추가의 니켈-인 전기 저항 물질층(14)은 니켈-인 전기 저항 물질층(10)과 동일할 수도 있고 다를 수도 있다. 이 2개의 층(10, 14)은 실질적으로 동일한 것이 바람직하다.
본 발명의 다층 구성은 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층 및 제2 전기 전도성 층의 순차적으로 부착된 층들을 포함한다. 순차적으로 부착된다는 것은 층들이 상기 표시한 순서로 존재하여야 한다는 의미이다. 그러나, 다른 중간층이 상기 지정된 층들 사이에 선택적으로 존재할 수 있다. 예를 들면, 양호한 실시예로서, 다층 구성은 추가의 니켈-인 전기 저항 물질층이 제1 열경화성 중합체 층과 제1 전기 전도성 층 사이에 부착되도록 제1 전기 전도성 층 위에 전기 도금된 추가의 니켈-인 전기 저항 물질층을 더 포함할 수 있다.
본 발명의 추가적인 실시예(도시 생략됨)에서, 다층 구성은 상기 전기 저항 물질층(10)과 제2 전기 전도성 층(12) 사이에 접착된 장벽층을 더 포함한다. 상기 장벽층은 두께가 약 0.1 ㎛ 미만이며, 상기 전기 저항 물질층과는 조성이 다른 것이고 알칼리성 암모니아 구리 부식액에 의한 공격으로부터 상기 전기 저항 물질층(10)을 보호할 수 있다. 장벽층은 약 0.1 ㎛ 미만의 두께를 갖는 것이 바람직하고, 더 바람직하게는 약 50 옹스트롱 내지 약 0.1 ㎛의 범위, 가장 바람직하게는 약 150 옹스트롱 내지 약 600 옹스트롱의 범위의 두께를 갖는 것이 좋다. 양호한 실시예에서, 장벽층은 종래 기술을 이용하여 전착된다. 장벽층은 양호한 부식액 선택성이 있는 무기물일 수 있다. 장벽층으로서 사용되는 물질은 그 하부의 전기 저항층의 저항률 및 다른 기능적 특성의 균일성에 실질적으로 유해한 영향을 주지 않아야 한다는 것이 또한 중요하다. 바람직하기로, 장벽층은 Ni-Sn, Co-Sn, Cd-Sn, Cd-Ni, Ni-Cr, Ni-Au, Ni-Pd, Ni-Zn, Sn-Pb, Sn-Zn, Ni, Sn 및 이들의 조합물로 구성된 그룹으로부터 선택된 물질로 구성된다. 양호한 장벽층은 Ni-Sn으로 구성하는 것이다.
본 발명의 다층 구성은 저항기 또는 커패시터를 형성할 때 바람직하게 사용된다. 상기 저항기 또는 커패시터는 인쇄 회로 기판, 전자 소자 등을 형성할 때 사용될 수 있다.
본 발명의 양호한 실시예에서, 본 발명에 따라 형성된 커패시터의 양호한 용량은 적어도 약 100 pF/㎠, 더 바람직하게는 약 100 pF/㎠ 내지 약 4,000 pF/㎠이다. 본 발명의 커패시터는 다양한 인쇄 회로 응용에 사용될 수 있다. 예를 들면, 전기 접속은 제1 전기 전도성 층 위에 나타나고 다른 전기 접속은 제2 전기 전도성 층에 나타날 수 있다. 커패시터는 인쇄 회로기판 또는 다른 전자 소자에 접속되거나 이들에 통합될 수 있고, 전자 소자는 커패시터를 포함한 인쇄 회로기판을 포함할 수 있다. 이들은 단단하거나 유연성이 있는, 또는 단단하고 유연성이 있는 전기 회로, 인쇄 회로기판, 또는 칩 패키지와 같은 다른 마이크로전자 소자에 결합되거나 그 내부에 매립될 수 있다. 일반적으로, 이들은 하나 또는 2개의 전기 전도성 물질층에 제1 회로 패턴을 생성함으로써 사용된다. 제2 회로 패턴은 전착, 스퍼터링, 기상 증착 또는 임의의 다른 수단에 의해 전도성 호일의 형태로 중합체 표면에 적용될 수 있다. 또한, 반대측의 회로층과 전기 접속을 위해 커패시터에 비아(via)를 생성할 필요가 있을 수 있다.
커패시터가 형성되면, 공지의 에칭 기술을 이용하여 전기 전도성 물질층에 회로 패턴이 또한 생성될 수 있다. 에칭시에, 전도성 호일층에는 포토 이미지 형성 레지스트(photo-imageable resist), 건식 막 또는 액체 물질의 층이 적용된다. 레지스트 위에 놓이는 네가티브 포토 패턴을 이용하여, 포토레지스트는 희망 회로 패턴을 생성하는 UV 복사선과 같은 화학 복사선에 노출된다. 이미지가 형성된 커패시터는 그 다음에 원치않는 비노출부를 선택적으로 제거하는 필름 현상(developing) 화학물질에 노출된다. 회로 이미지를 가진 커패시터는, 그 다음에, 공지의 화학 부식액조와 접촉하여 노출된 전도성 층을 제거하고 최종의 원하는 전도성 패턴이 형성된 커패시터를 남긴다. 또한, 각각의 전도성 물질층은 전체 커패시터를 통하여 홀을 형성하고 그 홀을 전도성 금속으로 채움으로써 선택적으로 전기 접속될 수 있 다. 라미네이션 단계는 최소한 150℃에서 행하는 것이 바람직하다.
본 발명의 다층 구성은 종래의 커패시터 및 인쇄 회로기판에 비하여 성능면에서 큰 개선을 제공한다. 이 다층 구성은 더 나은 균일성, 더 큰 용량, 더 큰 열전도성 및 더 큰 유연성을 제공함과 아울러 저항기 요소를 또한 통합한다.
하기의 비제한적인 예는 본 발명을 설명하기 위해 제시하였다.
예 1
3 미크론의 표면 거칠기를 가지며 니켈-인 층으로 전기 도금된 35 ㎛ 두께의 전착(ED) 동박이 제공되었다. 니켈-인 층의 두께 및 조성물은 25 옴/스퀘어의 전기 저항층을 생성하도록 정해진다. 에폭시 수지층이 6 미크론의 두께로 12 미크론 폴리아미드의 일측면에 적용된다. 다른 35 미크론 두께의 ED 동박에 에폭시 수지층이 6 미크론의 두께로 적용된다. 2개의 코팅된 동박은 동박 사이에서 한 장의 12 미크론 폴리아미드 막과 함께 라미네이트되고, 저항층은 수지가 코팅된 막의 측면과 접촉된다. 라미네이션은 350℉에서 250 psi하에 1시간동안 유압 프레스에서 발생한다. 프레스 챔버는 또한 25 mmHg의 진공하에 있다. 라미네이션 후에, 결합 제품은 단락 가능성을 체크하기 위해 500 볼트로 고전위 테스트를 받는다. 패턴은 알칼리 부식액을 이용하여 산업 표준 기술에 의해 구리 표면들 내로 에칭된다. 이 화학 물질은 저항(Ni-P)층을 공격하지 않고 구리를 에칭할 것이다. 제2 이미징 처리는 포토레지스트를 진공 라미네이팅하고, 노출시키고 현상함으로써 저항기 패턴을 형성하기 위해 실행된다. 포토레지스트는 저항기 패턴을 정의하는 Ni-P 층 위에 잔류한다. 배경 Ni-P는 산성 부식액(예를 들면, 염화동 또는 황산동)을 이용하여 제거된 다. 포토레지스트를 벗겨내고 자동 광학 조사 및/또는 전기 테스트(고전위 테스트를 포함함)를 이용하여 회로가 조사된다. 회로화한 제품은 리라미네이션(relamination)용 구리를 준비하기 위한 처리로 진행한다. 이 처리는 검은 산화물(black oxide) 또는 대용물이다. 회로화 제품은 다층 회로 기판에 라미네이트되고 산업 표준 기술을 이용하여 완성된다.
예 2
폴리아미드의 양측면에 구리층과 전기 저항층을 적용하여 양면 저항기 제품으로 한 것을 제외하고 예 1을 반복하였다.
예 3
1온스 동박의 롤(roll)을 소정 크기의 동박 샘플로 절단한다. 소정량의 동박 샘플은 니켈-인 전기 저항 물질층으로 전기 도금하고, 소정량의 동박 샘플은 상기와 같은 전기 도금을 행하지 않았다.
상기 전기 도금되는 동박 샘플에 대하여, 배치 처리(batch process)를 사용하였고, 도금셀(plating cell)은 일정하게 유지되었다. 도금조의 조성을 균일하게 유지하기 위해 재순환 펌프에 의해 도금셀에 부드러운 교반(mild agitation)이 제공되었다. 사용된 캐소드는 비광택면에 도금된 전착된 1온스 동박이다. 동박의 광택면 또는 드럼(durm) 측면은 고무 코팅된 후면 고정구(backing fixture)로 마스크되었다. 캐소드의 크기는 11.5 인치 × 14.25 인치이다. 애노드는 백금 피복 콜럼븀이고 애노드 대 캐소드 비율은 1.3:1이다. 동박을 도금 셀에 통과시키기 전에, 그 동박을 수성 염산 용액(동일 체적)에 1분동안 담갔다. 그 다음에, 동박을 도금 셀에 통과시키기 전에 벤조트리아졸 수용액을 포함하는 활성 요액에 30초동안 통과시켰다.
도금조는 차아인산니켈을 리터당 0.5 몰 포함하도록 형성되었다. 도금조는 20 몰의 탄산니켈(2508 그램의 기본 탄산니켈, NiCO3 2Ni(OH)2 4H2O, mol.wt. 376.24)을 40 몰의 차아인산(동일 부피의 물로 희석된 9.3 M/L에서 50% H3PO2의 8.6 리터)와 반응시키고, 그 다음에 반응물을 40 리터로 희석함으로써 얻어졌다. 상온까지 냉각시킨 후 도금조의 온도는 23℃이었고, 전류는 10 암페어, 도금조 머무는 시간은 30초이었다.
다음에, 전기 도금된 동박 샘플과 전기 도금되지 않은 동박 샘플에 각각 에폭시 수지층을 입혔다. 액체 에폭시 수지는 30% 고체, 약 500 센티푸아즈의 점도로 스테인레스강 혼합통에서 MEK로 조정되었다. 닥터 블레이드(doctor blade)는 두께가 15 미크론인 습식막을 생성하도록 조정되었고, 약 5 미크론 두께의 건식 중합체 막을 가진 유연성 조성물을 생성하였다. 계속적인 액체 헤드 높이 및 댐 물질(dammed material)의 부피는 일정한 유연성 조성막 두께 및 공기 방울이 없는 막을 유지하기 위해 닥터 블레이드의 상류측에 유지된다.
용매는 증발되고 에폭시 수지는 오븐에서 경화된다. 코팅된 동박이 먼저 오븐에 들어가기 때문에, 초기 온도 강하는 예상하여야 한다. 오븐에서 안정 상태 온도가 달성되면, 동박 샘플을 취하고 무게를 막 두께로 변환하기 위해 에폭시 수지 밀도를 이용하여 동박의 코팅된 무게를 기본 무게와 비교함으로써 막 두께가 측정 된다. 분배된 에폭시 수지의 비율 및/또는 동박에 대한 닥터 블레이드 높이의 조정은 이 측정에 기초하여 보정된다. 이 처리는 제1 및 제2 동박층에 제1 및 제2 열경화성 중합체 층을 생성하기 위해 원하는 막 두께가 얻어질 때까지 반복된다.
커패시터는 4 ㎛의 두께, 1500 kg/㎟의 영률, 40 kg/㎟의 인장 강도 및 25℃에서 약 20%의 연신율을 가진 방향족 폴리아미드의 중간 내열 시트에 2편의 에폭시 코팅 동박을 라미네이팅함으로써 형성된다. 코팅된 동박 중의 하나는 니켈-인 전기 저항 물질층으로 전기 도금된다. 라미네이션은 165℃ 및 10 kgf/㎠(150 psi)에서 60분 동안 유압 프레스에서 행하여진다. 프레스는 머큐리의 71 cm(28 인치)의 진공하에 있다. 커패시터는 소정 크기로 절단되고 구리에 패턴을 부여하도록 처리된다. 결과적인 커패시터는 시각적으로 조사되고, 그 다음에 500 볼트에서 단락에 대한 전기적 테스트를 받는다. 결과적인 커패시터 층은 적어도 300 pF/㎠의 용량 및 적어도 7.87 x 104 볼트/mm(2000 볼트/밀)의 절연 파괴 전압을 갖는다.
예 4
내열 시트에 라미네이트된 2개의 동박을 니켈-인 전기 저항 물질층으로 전기 도금한 것으로 제외하고 예 3을 반복하였다.
지금까지 본 발명을 양호한 실시예로서 상세히 도시하고 묘사하였지만, 당업자라면 본 발명의 정신 및 범위로부터 벗어나지 않고 여러가지로 변경 및 수정이 가능하다는 것을 잘 알 것이다. 따라서, 청구범위는 상기 설명한 실시예, 그 대용물 및 모든 등가물을 포함하는 것으로 해석되어야 한다.
Claims (20)
- 저항기 및 커패시터를 형성하기에 적합한 다층 구성에 있어서, 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함한 순차적으로 부착된 층들을 포함하는 다층 구성.
- 제1항에 있어서, 추가의 니켈-인 전기 저항 물질층이 상기 제1 열경화성 중합체 층과 상기 제1 전기 전도성 층 사이에 부착되게끔, 상기 제1 전기 전도성 층 위에 전기 도금된 상기 추가의 니켈-인 전기 저항 물질층을 더 포함하는 다층 구성.
- 제1항에 있어서, 전기 저항 물질층은 약 5 옴/스퀘어 내지 약 500 옴/스퀘어 범위의 저항을 갖는 것인, 다층 구성.
- 제1항에 있어서, 제1 전기 전도성 층 및 제2 전기 전도성 층은 구리, 아연, 황동, 크롬, 니켈, 주석, 알루미늄, 스테인레스강, 철, 금, 은, 티탄, 백금 및 이들의 조합물로 이루어진 그룹으로부터 선택된 한 물질을 독립적으로 포함하는 것인, 다층 구성.
- 제1항에 있어서, 제1 전기 전도성 층 및 제2 전기 전도성 층은 구리를 포함하는 것인, 다층 구성.
- 제1항에 있어서, 제1 전기 전도성 층 및 제2 전기 전도성 층은 약 0.5 ㎛ 내지 약 7 ㎛ 범위의 표면 거칠기(Rz)를 가진 동박을 포함하는 것인, 다층 구성.
- 제1항에 있어서, 제1 전기 전도성 층과 제2 전기 전도성 층 중의 적어도 하나에는 그 일측면 또는 양측면에 접착 강화 처리가 제공되는 것인, 다층 구성.
- 제1항에 있어서, 제1 전기 전도성 층과 제2 전기 전도성 층 중의 적어도 하나에는 금속 노듈, 니켈, 크롬, 크롬산염, 아연, 실란 결합제 또는 이들의 조합물에 의한 처리를 포함하는 접착 강화 처리가 제공되는 것인, 다층 구성.
- 제1항에 있어서, 제1 열경화성 중합체 층과 제2 열경화성 중합체 층 중의 적어도 하나는, 에폭시, 멜라민, 불포화 폴리에스테르, 우레탄, 알키드, 비스 말레이미드 트리아진, 폴리이미드, 에스테르, 알릴화 폴리페닐렌 에테르 또는 이들의 조합물을 포함하는 것인, 다층 구성.
- 제1항에 있어서, 내열막 층은 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리비닐 카르바졸, 황화폴리페닐렌, 방향족 폴리아미드, 폴리이미드, 폴리아미드-폴리이미드, 폴리에테르-니트릴, 폴리에테르-에테르-케톤, 또는 이들의 조합물을 포함하는 것인, 다층 구성.
- 제1항에 있어서, 전기 저항 물질층은 약 30 중량%에 이르는 인(phosphorus)을 포함하는 것인, 다층 구성.
- 제1항에 있어서, 전기 저항 물질층의 약 10 원자층의 적어도 상부는 유황이 없는 것인, 다층 구성.
- 제1항에 있어서, 상기 전기 저항 물질층과 제2 전기 전도성 층 사이에 접착된 장벽층을 더 포함하고, 상기 장벽층은 두께가 약 0.1 ㎛ 미만이며, 상기 전기 저항 물질층과는 조성이 상이하며, 알칼리성 암모니아 구리 부식액(etchant)에 의한 공격으로부터 상기 전기 저항 물질층을 보호할 수 있는 것인, 다층 구성.
- 제1 전기 전도성 층, 제1 열경화성 중합체 층, 내열막 층, 제2 열경화성 중합체 층, 및 제2 전기 전도성 층 위에 전기 도금된 니켈-인 전기 저항 물질층을 포함하는 순차적으로 부착된 층들을 포함한 커패시터.
- 제14항에 있어서, 추가의 니켈-인 전기 저항 물질층이 상기 제1 열경화성 중합체 층과 상기 제1 전기 전도성 층 사이에 부착되게끔, 상기 제1 전기 전도성 층 위에 전기 도금된 상기 추가의 니켈-인 전기 저항 물질층을 더 포함하는 커패시터.
- 청구항 제14항의 커패시터를 포함하는 인쇄 회로 기판.
- 청구항 제16항의 인쇄 회로 기판을 포함하는 전자 소자.
- 청구항 제14항의 커패시터를 포함하는 전자 소자.
- 제1 열경화성 중합체 층을 제1 전기 전도성 층의 표면에 부착하는 단계와; 니켈-인 전기 저항 물질층을 제2 전기 전도성 층의 표면상에 전기 도금하는 단계와; 제2 열경화성 중합체 층을 전기 저항 물질층의 표면에 부착하는 단계와; 제1 및 제2 열경화성 중합체 층을 내열막 층의 양 표면에 부착하는 단계를 포함하는 다층 구성 형성 방법.
- 제19항에 있어서, 상기 제1 및 제2 열경화성 중합체 층을 내열막 층의 양 표면에 부착하는 단계는 라미네이션에 의해 행하여지는 것인, 다층 구성 형성 방법.
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