KR101045538B1 - 박막저항층 형성방법, 저항층이 형성된 도전성 기재 및 저항층이 형성된 회로기판재료 - Google Patents

박막저항층 형성방법, 저항층이 형성된 도전성 기재 및 저항층이 형성된 회로기판재료 Download PDF

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Abstract

본 발명은 조면화된 도전성 기재의 표면에 균일한 두께분포로 저항층을 형성할 수 있는 도금욕, 저항이 안정된 박막저항층을 갖는 저항층이 형성된 도전성 기재 및 그것을 이용한 저항회로기판재료를 제공하는 것을 목적으로 한다. 본 발명은 도전성 기재의 표면에 박막저항층을 형성하는 도금욕으로서, 상기 도금욕은 니켈이온 및 술팜산 또는 그 염을 필수성분으로 하고, 인산, 아인산, 또는 차아인산, 및 이들 염류 중 적어도 1종을 함유하는 것을 특징으로 하는 박막저항층 형성용 도금욕, 그 도금욕으로 형성한 박막저항층을 갖는 저항층이 형성된 도전성 기재 및 그것을 이용한 저항회로기판재료이다.

Description

박막저항층 형성방법, 저항층이 형성된 도전성 기재 및 저항층이 형성된 회로기판재료{METHOD OF FORMING THIN FILM RESISTIVE LAYER, CONDUCTIVE SUBSTRATE WITH RESISTIVE LAYER AND MATERIAL FOR CIRCUIT BOARD WITH RESISTIVE LAYER}
본 발명은 프린트 저항회로판의 제조에 유용한 저항층이 형성된 회로기판재료에 관한 것으로, 특히, 그 저항층이 형성된 회로기판재료를 구성하는 도전성 기재에 저항층을 도금에 의해 형성하는 도금욕, 그 도금방법에 관한 것이다.
저항체를 내장하는 프린트 회로기판재료(이하 저항회로기판재료라고 함)는 일반적으로 절연기판과, 그 기판상에 접합된 저항층 및 그 저항층에 접합된 구리박 등의 고도전성 기재로 이루어지는 저항층이 형성된 도전성 기재와의 적층체의 형태로 제공된다.
저항회로기판재료를 사용한 프린트 저항회로의 제조는 목적으로 하는 회로의 패턴에 따라, 절연기판상의 모든 저항층 및 도전성 기재가 제거되는 절연영역, 고도전성 기재가 제거되는 저항영역, 및 모두 남겨지는 도체영역으로 구분되며, 감법(subtractive process)(마스크에칭법)에 의해 형성된다.
종래, 저항층을 형성하는 재료로서는 카본계의 저항재료가 일반적이지만, 그외에 금속박막을 이용한 것으로서, 인을 함유하는 전기Ni도금(일본 특허공개 소48-73762호 공보, 일본 특허공표 소63-500133호 공보), Sn을 함유하는 전기Ni도금(일본 특허공개 소54-72468호 공보) 등이 제안되어 있다. 그러나, 이러한 종류의 금속박막 저항층에서는 막두께를 얇게 함으로써 시트저항이 높은 막을 얻는 것은 가능하지만, 일반적으로 막두께를 얇게 하면 금속막의 균일성이 상실되고, 일정한 시트저항이 얻어지지 못하므로, 그 얇기에는 한계가 있었다.
즉, 저항층이 형성된 도전성 기재의 제조에 있어서, 도전성 기재상에 박막저항층을 전해도금으로 형성하지만, 저항층이 형성된 도전성 기재의 절연기판과의 밀착강도를 향상시키기 위해 도전성 기재 표면을 조면화(粗面化)한 후에 저항층으로 되는 Ni-P 등을 도금해서 밀착강도를 향상시키고 있다. 그러나, 이러한 방법에서는 도전성 기재의 표면의 요철, 특히 거친 입자에 의한 미세한 요철상에 저항층이 형성되므로, 도금직후에 있어서도 도금두께의 분포가 나쁘고 시트저항의 안정성이 떨어졌다.
또한, 저항회로기판재료로서의 사용시에 도전성 기재의 층을 에칭제거하기 위해, 일부 저항층이 용해되는 것이 불가피하며, Ni-P도금 저항층에 두께분포가 있으면 도전성 기재의 층을 완전히 제거하기 위해서는, 저항층도 일부 결락되는 결점이 있어, 저항소자를 안정되게 남겨서 프린트 저항회로판을 제조하는 것은 매우 곤란했다.
또, 다층으로 적층한 프린트 저항회로판을 제조할 때, 프린트 저항회로판을 가열프레스하지만, 이 때에 저항층만의 부분(도전성 기재가 에칭제거된 부분)에서 갈라짐이 발생하여, 저항의 증대나 회로오픈으로 되는 결점이 있었다.
상기 Ni-P합금 도금에 의한 저항층의 형성에 있어서는 니켈이온과 아인산 이온 및 인산이온을 필수로 하고, 상기 저항층형성을 위한 도금욕은 황산이온과 염소이온을 더 함유하는 욕이다. 이들 욕에 의해 도전성 기재에 도금된 저항층이 형성된 도전성 기재는 도금시에 색얼룩이 발생하고, 극소적으로도 도금층이 불균일하며, 또한 대량생산시에서의 폭넓은 재료(예를 들면 300㎜보다 큼)에 있어서는, 폭방향으로 도금두께나 P의 함유량에 편차가 발생하기 쉽고, 저항회로로서 저항값의 편차가 커지는 결점이 있었다.
또, Ni-Sn합금에 의한 저항층의 경우에서는, 절연영역형성에서의 저항층에칭(Ni-Sn용해)에 있어서, 절연기판에 주석의 산화물 또는 수산화물이 잔존하여, 절연불량을 발생시키는 문제가 있었다.
또, 증착법에 의한 Ni-Cr이나 Ni-Cr-Al-Si 등이 동일 목적으로 개발되고 있지만, 비용, 생산성의 문제 외에, 절연재료와의 밀착강도가 낮다라는 문제가 지적되고 있다.
본 발명은 상기한 종래의 과제를 감안하여, 조면화된 도전성 기재의 거친 표면에도 균일한 두께분포로 저항층을 형성할 수 있는 도금욕, 저항이 안정된 박막저항층을 갖는 저항층이 형성된 도전성 기재 및 그것을 이용한 저항회로기판재료를 제공하는 것을 목적으로 한다.
본 발명의 박막저항층 형성용 도금욕은 도전성 기재의 표면에 박막저항층을 형성하는 도금욕으로서, 상기 도금욕은 니켈이온과 술팜산 또는 술팜산니켈을 필수성분으로 하고, 인산, 아인산, 또는 차아인산, 및 이들 염류 중 적어도 1종을 함유하는 것을 특징으로 한다.
상기 본 발명의 박막저항층 형성용 도금욕은 바람직하게는, 황산, 염산, 또는 이들 염류 중 적어도 1종을 더 함유한다.
상기 본 발명의 박막저항층 형성용 도금욕은 바람직하게는 pH를 6이하로 한다.
또, 본 발명의 박막저항층의 형성방법은 상기 본 발명의 박막저항층 형성용 도금욕에 있어서, 욕온도를 30∼80℃의 범위로 하여 박막저항층의 형성을 행하는 것을 특징으로 한다.
상기 본 발명의 박막저항층의 형성방법은 상기 본 발명의 박막저항층 형성용 도금욕에 있어서, 전류밀도를 1∼30A/d㎡의 범위로 하여 박막저항층의 형성을 행하는 것을 특징으로 한다.
상기 본 발명의 박막저항층의 형성방법은 상기 본 발명의 박막저항층 형성용 도금욕에 있어서, 애노드로서 불용성 애노드를 사용하여 박막저항층의 형성을 행하는 것을 특징으로 한다.
또, 본 발명의 저항층이 형성된 도전성 기재는 상기 본 발명의 박막저항층 형성용 도금욕에서, 상기 본 발명의 박막저항층의 형성방법에 의해, 도전성 기재에 P를 2∼30wt% 함유하는 Ni합금층으로 이루어지는 박막저항층이 도전성 기재 표면에 형성되어 있는 것을 특징으로 한다.
상기 본 발명의 저항층이 형성된 도전성 기재는 바람직하게는 상기 저항층이 형성된 도전성 기재의 적어도 저항층이 형성된 면의 Rz가 3.5㎛이하이다.
또, 본 발명의 저항층이 형성된 회로기판재료는 절연기판의 적어도 한쪽면에, 상기 본 발명의 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 한다.
본 발명은 술팜산을 베이스로 하는 욕을 선정함으로써, Ni-P의 극소, 극대의 균일전착성이 얻어진다. 또, 열프레스 등에 의한 가공성도 종래의 도금욕에 비해 양호하게 되어 있다.
본 발명의 도전성 기재에 저항층을 도금하는 도금욕, 도금조건은 다음과 같다.
Ni농도 및 술팜산농도는 통상의 술팜산 도금욕으로서 이용되는 범위이면 좋고, 술팜산 Ni로서 300∼600g/L의 범위가 바람직하다.
상기 도금욕에 첨가하는 인산, 아인산, 차아인산은 그대로이어도 좋지만, 이들 대신에 Na염 등을 사용해도 좋다. 이 때의 P농도로서는 20∼150g/L의 범위가 바람직하다. 그러나, 설비의 미가동시 등 액온저하시에서의 결정화방지 등을 고려하면, 20∼100g/L의 범위가 바람직하다.
상기 도금욕은 Na 등과의 염을 이용함으로써, pH의 조정을 이룰 수 있다. 또, NaOH 등의 알칼리나 술팜산을 첨가해서 pH를 조정해도 좋다. pH는 높을수록 도금막의 균일성이 열화하기 때문에 6이하로 하는 것이 바람직하고, 또한 4이하에서 pH변동이 적어지기 때문에 바람직하다.
또, 도금욕으로서는, 붕산 등의 pH완충제를 함유시킴으로써 pH안정성이 증대되어 보다 피막조성, 전류효율의 안정화가 꾀해진다.
또, 도금욕에 황산이나 염산 또는 이들 염류를 첨가함으로써, 도금막의 평활성과 가공성을 향상시킬 수 있으며, 그 농도로서는 0.1∼30g/L이 적합하다. 이것을 초과하면, 경도나 내부응력이 상승하기 때문에 바람직하지 못하다.
욕온도는 30∼80℃가 양호한 전류효율, P의 함유량의 안정성을 나타내므로 바람직하다. 단, 70℃를 초과하면, 술팜산의 가수분해가 서서히 진행되므로 욕수명의 점에서 70℃이하가 보다 바람직하다. 또, 전류효율은 저온일수록 저하되므로 45℃이상이 보다 바람직하다.
전류밀도는 1∼30A/d㎡이 양호하며, 이것을 초과하면 전류효율의 저하나 평활성의 열화가 발생되기 쉽다.
애노드로서는 Ni나 Ni-P합금 등의 용해성 애노드를 이용하는 것도 가능하다. 그러나, 용해성 애노드는 장시간의 도금시에 용해소모되어 캐소드(도전성 기재)와의 거리의 변화가 생겨 도금두께분포가 크게 열화되고, 또, 전류효율의 애노드와 캐소드의 차로부터 욕중의 Ni농도가 증가하므로 액배출의 필요성이 발생하여 비용이 높아지는 등의 이유에 의해, 불용해성 애노드의 사용이 바람직하다. 또, 불용해성 애노드를 사용하면, 도금욕중의 Ni가 감소하므로, Ni를 보급할 필요가 있으며, 이것의 보급에는 탄산Ni 등의 Ni염을 첨가하는 것이 바람직하다.
또, 불용해성 애노드의 사용에서는 차아인산은 전해반응으로 아인산이나 인산으로 변화되므로, 석출막의 안정화에는 차아인산보다 아인산이나 인산을 이용하는 편이 바람직하다.
형성되는 저항층의 피막으로서는, P가 2∼30wt%일 때 고저항이 얻어지고, 또한 에칭성도 좋다. 특히, 8∼18wt%이면, 더욱 저항, 에칭성이 안정되고, 도전성 기재(예를 들면 구리박) 에칭후의 용해에 의한 저항편차도 적어서 바람직하다. 두께는 1nm∼1000nm의 범위가 좋고, P의 함유량과 층두께에 따라 원하는 저항값을 얻도록 조정할 수 있다.
또, Ni, P 이외의 합금성분으로서, Cu, Co 등의 다른 원소를 함유시켜도 좋다.
또, 저항층 형성후에, Zn, 크로메이트, 실란처리 등의 표면처리를 적절히 행해도 좋다.
또, 도금전의 도전성 기재의 표면조도가 지나치게 거칠면, 그 위에 형성되는 저항층의 표면조도도 거칠어져서 Ni-P층을 균일하게 형성하기 어렵고, 도금두께에 편차가 생기기 쉽게 된다. 또, 저항회로기판재료로서 사용했을 때, 상기 기판재료를 에칭한 후의 가열프레스가공시 등에 있어서, 요철로 인해 응력집중이 생기기 쉬워져서 갈라짐이 발생하기 쉬워지므로, 도금전의 도전성 기재의 표면조도는 Rz가 3.5㎛이하인 것이 바람직하고, 특히 가공성의 점에서 2.5㎛이하가 보다 바람직하다.
본 발명에 따른 저항회로기판재료의 제조방법의 일실시형태는 다음과 같다.
먼저, 고도전성 기재, 예를 들면 구리박의 한쪽면 전체를 마스킹용 접착시트 또는 잉크 등에 의해 피복한다. 계속해서, 다른 면에 저항층으로서 상기 Ni-P합금 도금층을 형성한다. 이 후, 마스킹용 접착시트 등을 박리하여, 저항층측에 절연기판을 열압착, 접착제 등으로 접합한다.
이 저항회로기판재료로부터의 프린트 저항회로판의 형성은 예를 들면 용해법에 의해, 절연영역(절연기판상의 모든 저항층 및 도전성 기재가 용해제거된다), 저항영역(고도전성 기재가 용해제거된다), 및 도체영역(모두 남겨진다)에 의해 형성된다. 회로형성후 필요에 따라 저항영역, 도체영역의 표면을 액상, 또는 필름상의 커버코트에 의해 보호층을 형성한다.
상기 가공에 있어서, 에칭액으로서는 공지의 것을 사용할 수 있다. 예를 들면, 구리박의 경우에서는 염화제2철, 염화제2구리, 과황산암모늄, 크롬산-황산 혼합액, 및 암모니아킬레이트계의 에칭액 등이 사용된다.
Ni-P저항층의 에칭액으로서는, 황산구리-황산액이나 황산제2철-황산액, 과황산암모늄-황산액 등 공지의 액이어도 좋다.
본 발명의 저항층이 형성된 도전성 기재를 구성하는 도전성 재료로서는 전해 또는 압연에 의한 구리박 또는 구리합금박, 알루미늄박, 알루미늄합금박, 철합금박 등의 고도전성을 갖는 박이 바람직하고, 에칭제거나 재활용성에서 구리박이 가장 바람직하다.
절연기판으로서는, 에폭시수지, 폴리에스테르, 폴리이미드, 폴리아미드이미드 및 이들과 유리크로스 복합재나, 페놀수지-종이 및 에폭시수지-종이 등의 적층 판 등 어느것을 이용해도 좋다. 또한 히트싱크로서 알루미늄이나 철판을 접합한(저항층을 형성하는 면과는 반대면에 접합된다) 상기 각종 절연성의 적층판, 시트 또는 필름류가 이용된다.
또, 절연기판으로서, 에폭시수지, 폴리에스테르, 폴리우레탄, 폴리아미드이미드, 폴리이미드 및 고무 등의 수지나 고무류를 접착제층으로서 이용한 세라믹스판, 유리판 등의 무기질의 재료도 사용할 수 있다.
이상의 설명에서는 간략화를 위해, 절연기판의 한쪽면에 저항층 및 도전성 기재가 접합되어 있는 구조에 대해서 서술했지만, 본 발명에 따른 저항회로기판재료는 구조적 개량 및 변경이 가능하며, 예를 들면 절연기판의 양면에 저항층 및 도전성 기재가 각각 접합된 구조, 절연기판의 한쪽면에 저항층 및 도전성 기재가 접합되고, 다른면에 고도전층(에칭에 의해 도체 및/또는 전극을 형성하기 위해)을 접합한 구조의 것을 포함한다.
또, 저항층은 도전성 기재의 한쪽의 조면화처리한 면에 형성할 뿐만 아니라, 조면화처리하지 않은 면에 형성해도 좋고, 조면화처리하거나 또는 조면화처리하지 않은 양면에 형성해도 좋고, 사용목적에 맞는 구성으로 할 수 있다.
이상의 설명은 본 발명의 일반적인 설명을 할 목적으로 이루어진 것으로, 어떠한 한정적 의미를 갖는 것은 아니다. 본 발명의 범위는 클레임을 참조함으로써 가장 잘 판정된다.
본 발명은 저항회로기판재료 및 그 저항회로기판재료를 구성하는 절연기판에 부착되는 저항층이 형성된 도전성 기재, 그 저항층이 형성된 도전성 기재를 구성하 는 도전성 기재 표면에 저항층을 형성하는 도금욕에 관한 것이다. 일반적으로 프린트 배선기판은 절연기판, 전기저항층, 도전층의 3층을 구비하고 있지만, 3층이상의 것도 본 발명에 포함된다. 또, 이들을 다층으로 적층한 저항회로기판재료도 포함되는 것은 물론이다.
이하, 본 발명을 실시예에 의해 보다 구체적으로 설명한다.
(실시예)
하기의 도전성 기재에 1:1 염산(35%)수에 상온에서 3분간 침지한 전처리후, 저항층을 도금하고, 도금외관얼룩의 평가, 도금두께로서의 Ni전착량(mg/d㎡), P의 함유량(%), 및 회로형성후 1mm□에서의 저항을 측정했다. 결과를 표1에 나타낸다. 또 도금욕의 pH조정은 실시예에 있어서는 술팜산과 NaOH를 이용하고, 비교예에 있어서는 NaOH를 이용해서 조정했다.
(실시예1)
도전성 기재에 저항층으로서 두께 18㎛, 매트면의 Rz가 2.1㎛인 조면화처리된 전해구리박을 이용하여, 광택면을 전체면, 매트면을 10×10㎠ 남기고 마스킹했다. 대극(애노드)으로서는 1.5d㎡의 표면적을 갖는 백금도금 티타늄판을 이용하여, 하기 욕에서 매트면으로 도금했다.
술팜산Ni:350g/L
H3BO3:35g/L
H3PO4:50g/L
H3PO3:40g/L
욕온도:65℃
전류밀도:15A/d㎡
시간:30초
pH:1.0
(실시예2)
실시예1과 마찬가지로, 하기 욕에서 도금했다.
술팜산Ni:350g/L
NiCl2·6H2O:45g/L
H3PO4:50g/L
H3PO2:40g/L
욕온도:65℃
전류밀도:5A/d㎡
시간:30초
pH:1.3
(실시예3)
실시예1과 마찬가지로, 하기 욕에서 도금했다.
술팜산Ni:350g/L
H2SO4:5g/L
H3PO4:50g/L
H3PO3:40g/L
욕온도:65℃
전류밀도:15A/d㎡
시간:30초
pH:1.1
(실시예4)
실시예1과 마찬가지로, 하기 욕에서 도금했다.
술팜산Ni:450g/L
H3PO2:50g/L
온도:30℃
전류밀도:10A/d㎡
시간:12초
pH:4.0
(실시예5)
실시예1과 마찬가지로 하기 욕에서 도금했다.
술팜산Ni:350g/L
NaH2PO4:50g/L
H3PO3:120g/L
욕온도:60℃
전류밀도:1A/d㎡
시간:180초
pH:1.4
(비교예1)
실시예와 마찬가지로, 전해구리박 18㎛두께, 조면화처리된 매트면의 Rz가 2.1㎛인 것을 이용하여, 광택면을 전체면, 매트면을 10×10㎠ 남기고 마스킹했다. 대극(애노드)으로서는, 1.5d㎡의 표면적을 갖는 백금도금 티타늄판을 이용하여, 하기 욕에서 매트면에 도금했다.
NiSO4·6H2O:150g/L
NiCl2·6H2O:45g/L
NiCO3:15g/L
H3PO4:50g/L
H3PO3:40g/L
욕온도:75℃
전류밀도:5A/d㎡
시간:18초
pH:1.1
(비교예2)
비교예1과 마찬가지로, 하기 욕에서 도금했다.
NiCO3·2Ni(OH)2·4H2O:210g/L
H3PO2:100g/L
욕온도:30℃
전류밀도:5A/d㎡
시간:24초
pH:3.5
결과를 하기 표1에 나타낸다. 표1에서 평균두께는 평균의 Ni전착량(mg/d㎡)을 나타내고 있다.
도금두께에 대해서는 표면을 용해해서 Ni 및 P의 부착량을 산출하고, 이것을 근거로 형광X선에 의한 검량선을 작성해서 측정하고 있다. 따라서, 외관 표면적에 대한 값이다.
또, Ni는 89mg/d㎡이 대략 1㎛에 대응한다.
3σ는 각 조건하에서의 10장의 도금판에 대해서, N=2로 측정했을 때(계 N=20)의 평균값과의 편차를 나타낸다(3σ/평균값).
구리박의 에칭은 실시예, 비교예에서 제조한 저항회로기판재료의 도금처리 저항층면측에 에폭시수지함침 유리크로스를 겹쳐서, 적층용 프레스에 의해 가열가압해서 접합함으로써, 저항층이 형성된 프린트기판을 제조하고, 시프레이사 제품의 뉴트라에치V-1로 52℃에서 구리색이 보이지 않게 될 때까지 에칭(약 1∼2분)을 행하고, 또, 저항층의 에칭제거는 황산구리 250g/L, 황산 5mL/L로 90℃에서 행했다.
저항값의 단위는 Ω/□이다.
샘플
실시예1 실시예2 실시예3 실시예4 실시예5 비교예1 비교예2
외관얼룩
× ×
평균 P%
11.6 14.3 11.7 12.6 15.6 17.3 15.5
평균 두께
5.5 2.3 6.2 18.0 3.1 1.3 19.2
3σ P%
3.0 4.0 2.0 3.0 3.0 13.0 15.0
3σ 두께
3.0 4.0 3.0 1.5 2.0 11.0 7.0
평균 저항
50.0 75.0 53.0 27.0 80.0 100.0 25.0
3σ 저항
3.0 4.0 3.0 2.0 5.0 26.0 18.0
표1에서 알 수 있듯이, 외관얼룩은 실시예에 있어서는 균일했지만, 비교예1,2 모두, 도금액이 흐르는 방향을 따라 줄무늬상의 외관으로 되어 있고, 도금두께에 편차가 생겨, 저항값의 편차의 하나의 원인으로 되고 있다. 또, 도금두께가 두꺼운 비교예2에서는 X500현미경 관찰로 거북이 등모양의 갈라짐이 보였지만, 같은 레벨의 실시예4에서는 갈라짐 등이 없이 균일했다.
평균 P의 함유량 및 부착량에 대해서는 실시예, 비교예 모두 큰 차이는 없지만, 그 편차(3σ)는 실시예에서는 적고, 비교예의 1/4정도이며, 시트저항이 전체면에 걸쳐 일정함을 알 수 있다.
저항층의 두께의 편차(3σ)도 비교예에 비해 매우 작고, 이 점에서도 저항값이 전체면에 걸쳐 일정함을 알 수 있다.
따라서, 실시예1∼5는 저항값의 편차도 작고, 우수한 균일성을 나타내고 있다.
이상의 결과와 같이, 본 발명에서는 외관 및 도금두께, 조성의 편차를 저감할 수 있고, 저항값의 편차도 작은 것을 제조하여, 제공할 수 있다.

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  7. 니켈이온과 술팜산 또는 술팜산니켈을 필수성분으로 하고, 인산, 아인산, 또는 차아인산 및 이들 염류 중 1종이상을 함유하고, 상기 니켈의 농도는 70~140g/L인, 도전성 기재의 표면에 박막 저항층을 형성하는 도금욕, 그리고 애노드로서 불용해성 애노드를 사용하여, 박막저항층을 형성하는 것을 특징으로 하는 박막저항층 형성방법.
  8. 니켈이온과 술팜산 또는 술팜산니켈을 필수성분으로 하고, 인산, 아인산, 또는 차아인산 및 이들 염류 중 1종이상을 함유하고, 상기 니켈의 농도는 70~140g/L인, 도전성 기재의 표면에 박막 저항층을 형성하는 도금욕, 그리고 애노드로서 불용해성 애노드를 사용하고, 욕온도를 30∼80℃의 범위로 하여 박막저항층의 형성을 행하는 박막저항층의 형성방법에 의해, 도전성 기재에 P를 2∼30wt% 함유하는 Ni합금층으로 이루어지는 박막저항층이 도전성 기재 표면에 형성되어 있는 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  9. 니켈이온과 술팜산 또는 술팜산니켈을 필수성분으로 하고, 인산, 아인산, 또는 차아인산 및 이들 염류 중 1종이상을 함유하고, 상기 니켈의 농도는 70~140g/L인, 도전성 기재의 표면에 박막 저항층을 형성하는 도금욕, 그리고 애노드로서 불용해성 애노드를 사용하고, 전류밀도를 1∼30A/d㎡의 범위로 하여 박막저항층의 형성을 행하는 박막저항층의 형성방법에 의해, 도전성 기재에 P를 2∼30wt% 함유하는 Ni합금층으로 이루어지는 박막저항층이 도전성 기재 표면에 형성되어 있는 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  10. 니켈이온과 술팜산 또는 술팜산니켈을 필수성분으로 하고, 인산, 아인산, 또는 차아인산 및 이들 염류 중 1종이상을 함유하고, 상기 니켈의 농도는 70~140g/L인, 황산, 염산, 또는 이들 염류 중 1종 이상을 더 함유하는, 도전성 기재의 표면에 박막 저항층을 형성하는 도금욕, 그리고 애노드로서 불용해성 애노드를 사용하여 박막저항층을 형성하는 박막저항층의 형성방법에 의해, 도전성 기재에 P를 2∼30wt% 함유하는 Ni합금층으로 이루어지는 박막저항층이 도전성 기재의 표면에 형성되어 있는 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  11. 제8항에 있어서, 적어도 저항층이 형성된 면의 Rz가 3.5㎛이하인 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  12. 제9항에 있어서, 적어도 저항층이 형성된 면의 Rz가 3.5㎛이하인 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  13. 제10항에 있어서, 적어도 저항층이 형성된 면의 Rz가 3.5㎛이하인 것을 특징으로 하는 저항층이 형성된 도전성 기재.
  14. 절연기판의 적어도 한쪽면에, 제8항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
  15. 절연기판의 적어도 한쪽면에, 제9항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
  16. 절연기판의 적어도 한쪽면에, 제10항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
  17. 절연기판의 적어도 한쪽면에, 제11항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
  18. 절연기판의 적어도 한쪽면에, 제12항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
  19. 절연기판의 적어도 한쪽면에, 제13항에 기재된 저항층이 형성된 도전성 기재가 그 기재의 저항층을 내측으로 해서 접합되어 있는 것을 특징으로 하는 저항층이 형성된 회로기판재료.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005149A (ja) * 2004-06-17 2006-01-05 Furukawa Circuit Foil Kk 抵抗層付き導電性基材及び抵抗層付き回路基板材料
JP2006152378A (ja) * 2004-11-30 2006-06-15 Fujitsu Ltd NiP非磁性めっき膜の製造方法およびこれを用いた磁気ヘッドの製造方法
US7192654B2 (en) * 2005-02-22 2007-03-20 Oak-Mitsui Inc. Multilayered construction for resistor and capacitor formation
US7596842B2 (en) * 2005-02-22 2009-10-06 Oak-Mitsui Inc. Method of making multilayered construction for use in resistors and capacitors
US20070170068A1 (en) 2006-01-24 2007-07-26 Usc, Llc Electrocomposite coatings for hard chrome replacement
US8202627B2 (en) 2006-01-24 2012-06-19 Usc, Llc Electrocomposite coatings for hard chrome replacement
US7897265B2 (en) * 2006-01-26 2011-03-01 Hamilton Sundstrand Corporation Low cost, environmentally favorable, chromium plate replacement coating for improved wear performance
JP5052806B2 (ja) * 2006-03-29 2012-10-17 古河電気工業株式会社 薄膜抵抗層付き導電性基材、薄膜抵抗層付き導電性基材の製造方法及び薄膜抵抗層付き回路基板
JP4725494B2 (ja) 2006-04-27 2011-07-13 株式会社デンソー ガスセンサ
JP5448616B2 (ja) * 2009-07-14 2014-03-19 古河電気工業株式会社 抵抗層付銅箔、該銅箔の製造方法および積層基板
CN102612270A (zh) * 2012-03-23 2012-07-25 深圳崇达多层线路板有限公司 一种平面电阻蚀刻方法
KR102160286B1 (ko) * 2013-11-04 2020-09-28 동우 화인켐 주식회사 액정표시장치용 어레이 기판의 제조방법
CN114521042A (zh) * 2020-11-19 2022-05-20 广州方邦电子股份有限公司 一种复合金属箔及线路板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050049221A1 (en) * 1996-06-12 2005-03-03 Yoshihisa Umeda Food or beverage containing fucoidan and method for production thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691007A (en) * 1969-08-14 1972-09-12 Mica Corp The Printed circuit board fabrication by electroplating a surface through a porous membrane
US3743583A (en) * 1971-01-15 1973-07-03 Mica Corp Printed circuit board fabrication
US3808576A (en) * 1971-01-15 1974-04-30 Mica Corp Circuit board with resistance layer
FR2166347A1 (en) 1972-01-04 1973-08-17 Mica Corp Printed circuit laminate - with resistive under-cladding
BE794695A (fr) * 1972-01-29 1973-05-16 W Kampschulte & Cie K G Dr Bain galvanique de nickel pour la separation de revetements de nickel satines mats
US3857683A (en) * 1973-07-27 1974-12-31 Mica Corp Printed circuit board material incorporating binary alloys
US3878006A (en) * 1973-10-26 1975-04-15 Mica Corp Selective etchant for nickel/phosphorus alloy
JPS5472468A (en) 1977-11-21 1979-06-09 Nitto Electric Ind Co Printing circuit substrate with resistance
SU699037A1 (ru) 1978-06-02 1979-11-25 Предприятие П/Я В-8657 Электролит дл осаждени покрытий сплавом никель-фосфор
JPS5950190A (ja) * 1982-09-17 1984-03-23 Seiko Epson Corp 電界ニツケルリン合金メツキ浴
US4888574A (en) * 1985-05-29 1989-12-19 501 Ohmega Electronics, Inc. Circuit board material and method of making
US4808967A (en) * 1985-05-29 1989-02-28 Ohmega Electronics Circuit board material
JPH0639155B2 (ja) * 1986-02-21 1994-05-25 名幸電子工業株式会社 銅張積層板の製造方法
US4892776A (en) * 1987-09-02 1990-01-09 Ohmega Electronics, Inc. Circuit board material and electroplating bath for the production thereof
WO1994027302A1 (fr) * 1993-05-14 1994-11-24 Kiyokawa Mekki Kougyo Co., Ltd Resistance a film metallique ayant une fonction de fusion et procede de fabrication
EP0710177B1 (en) * 1993-07-21 2003-05-02 Ohmega Electronics, Inc. Circuit board material with barrier layer
US5779873A (en) * 1995-12-29 1998-07-14 Lucent Technologies Inc. Electroplating of nickel on nickel ferrite devices
JP3223829B2 (ja) 1997-01-29 2001-10-29 新光電気工業株式会社 電気ニッケルめっき浴又は電気ニッケル合金めっき浴及びそれを用いためっき方法
US6143160A (en) * 1998-09-18 2000-11-07 Pavco, Inc. Method for improving the macro throwing power for chloride zinc electroplating baths
LU90532B1 (en) * 2000-02-24 2001-08-27 Circuit Foil Luxembourg Trading Sarl Comosite copper foil and manufacturing method thereof
JP2003046250A (ja) 2001-02-28 2003-02-14 Furukawa Electric Co Ltd:The ビア付きビルドアップ用多層基板及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050049221A1 (en) * 1996-06-12 2005-03-03 Yoshihisa Umeda Food or beverage containing fucoidan and method for production thereof

Also Published As

Publication number Publication date
KR20040047660A (ko) 2004-06-05
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