KR20070111950A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20070111950A
KR20070111950A KR1020060118666A KR20060118666A KR20070111950A KR 20070111950 A KR20070111950 A KR 20070111950A KR 1020060118666 A KR1020060118666 A KR 1020060118666A KR 20060118666 A KR20060118666 A KR 20060118666A KR 20070111950 A KR20070111950 A KR 20070111950A
Authority
KR
South Korea
Prior art keywords
semiconductor device
groove
semiconductor
manufacturing
channel stopper
Prior art date
Application number
KR1020060118666A
Other languages
English (en)
Other versions
KR100962832B1 (ko
Inventor
가즈히꼬 이또오
교오스께 엔도오
히데유끼 쯔까모또
Original Assignee
신덴겐코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신덴겐코교 가부시키가이샤 filed Critical 신덴겐코교 가부시키가이샤
Publication of KR20070111950A publication Critical patent/KR20070111950A/ko
Application granted granted Critical
Publication of KR100962832B1 publication Critical patent/KR100962832B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Dicing (AREA)
  • Semiconductor Lasers (AREA)
  • Formation Of Insulating Films (AREA)
  • Thyristors (AREA)

Abstract

홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법을 제공하는 것이다.
제1 주요면측으로부터 pn 접합을 넘는 깊이의 홈(18)을 형성하는 홈 형성 공정과, 적어도 홈(18)의 바닥면에 n형의 불순물(20)을 공급하는 불순물 공급 공정과, 홈(18)의 바닥면에 레이저광을 조사함으로써 n형의 불순물(20)을 제1 반도체층(10)의 내부에 확산시켜 채널 스토퍼(22)를 형성하는 채널 스토퍼 형성 공정과, 홈(18)의 내부에 패시베이션층(28)을 형성하는 패시베이션층 형성 공정을 이 순서로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
반도체 장치, 채널 스토퍼, 패시베이션층, n형의 불순물, pn 접합

Description

반도체 장치의 제조 방법 {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도1은 제1 실시 형태에 관한 반도체 장치(100)를 설명하기 위해 도시하는 도면.
도2는 제1 실시 형태에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면.
도3은 제1 실시 형태에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면.
도4는 제1 실시 형태에 있어서의 반도체 베이스 분단 공정을 설명하기 위해 도시하는 도면.
도5는 제3 실시 형태에 있어서의 반도체 베이스 분단 공정을 설명하기 위해 도시하는 도면.
도6은 특허 문헌 1에 기재된 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면.
도7은 특허 문헌 2에 기재된 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 반도체층
12 : 제2 반도체층
14 : 제3 반도체층
16 : 산화막
18 : 홈
20 : n형의 불순물
22 : 채널 스토퍼
24 : 비정질 영역
26 : 단결정 영역
28 : 패시베이션층
30, 32 : 전극
34 : 소자 형성 영역
100 : 반도체 장치(칩화된 후)
100a , 104 : 반도체 장치(칩화되기 전)
801 : n형 반도체층(콜렉터 영역)
801a : n+형 반도체층
801b : n-형 반도체층
802 : p형 에피택셜층(베이스 영역)
803 : 에미터 영역
805 : 절연막
805a : 패시베이션막
806 : 채널 스토퍼
807 : 콜렉터 전극
808 : 베이스 전극
809 : 에미터 전극
810 : pn 접합
811 : 홈
812 : 공핍층
813 : 산화막
813a : 개구부
911 : n형 반도체층
912, 925 : n+형 확산층
913 : p+형 확산층
914, 915 : 전극
916 : 홈
917 : 패시베이션막
918 : 채널 스토퍼
926, 928 : 산화막
DL : 다이싱 라인
[문헌 1] 일본 특허 공개 평9-8274호 공보
[문헌 2] 일본 특허 공개 소63-313859호 공보
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
메사형의 반도체 장치는 고내압의 반도체 장치로서 알려져 있고, 반도체 웨이퍼를 홈의 부분에서 분단하여 제조한다. 이와 같은 메사형의 반도체 장치의 제조 방법으로서, 홈의 바닥면에 채널 스토퍼를 설치하는 공정을 포함하는 반도체 장치의 제조 방법이 알려져 있다(예를 들어, 특허 문헌 1 및 2 참조). 이와 같은 반도체 장치의 제조 방법에 따르면, 메사형의 반도체 장치를 또한 고내압화하는 것이 가능해진다.
도6은 특허 문헌 1에 기재된 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도6의 (a) 내지 도6의 (e)는 각 공정을 도시하는 도면이다.
특허 문헌 1에 기재된 반도체 장치의 제조 방법은, 도6에 도시한 바와 같이 n형 반도체층(801)을 준비하는 n형 반도체층 준비 공정[도6의 (a) 참조]과, n형 반도체층(801)의 제1 주요면에 있어서의 소자 형성 영역(도시하지 않음)의 주위에 n+형 채널 스토퍼(806)를 형성하는 채널 스토퍼 형성 공정[도6의 (b) 참조]과, n형의 반도체층(801)의 제1 주요면측에 p형 에피택셜층(802)을 형성하는 p형 에피택셜층 형성 공정[도6의 (c) 참조]과, 제1 주요면측으로부터 p형 에피택셜(802)층을 에칭하여 채널 스토퍼(806)에 도달하는 홈(811)을 형성하는 홈 형성 공정[도6의 (d) 참조]과, 홈(811)의 내부에 패시베이션막(805a)을 형성하는 패시베이션막 형성 공정(도시하지 않음)과, 홈(811)의 부분에서 반도체 장치를 분단하여 칩화하는 분단 공정[도6의 (e) 참조]을 이 순서로 포함한다.
도7은, 특허 문헌 2에 기재된 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도7의 (a) 내지 도7의 (f)는 각 공정을 도시하는 도면이다.
특허 문헌 2에 기재된 반도체 장치의 제조 방법은, 도7에 도시한 바와 같이 n형 반도체층(911)을 준비하는 n형 반도체층 준비 공정(도시하지 않음)과, n형 반도체층(911)의 제1 주요면에 있어서의 소자 형성 영역(도시하지 않음)의 주위에 n+형 확산층(925)을 형성하는 동시에 n형 반도체층(911)의 제2 주요면측에 n+형 확산층(912)을 형성하는 n+형 확산층 형성 공정[도7의 (a) 참조]과, n형 반도체층(911)의 제1 주요면측에 p+형 확산층(913)을 형성하는 p+형 확산층 형성 공정[도7의 (b) 참조]과, 제1 주요면측으로부터 p+형 확산층(913) 및 n형 반도체층(911)을 에칭하여 홈(916)을 형성하는 동시에 채널 스토퍼(918)를 형성하는 홈ㆍ채널 스토퍼 형성 공정[도7의 (c) 참조]과, 홈(916)의 내부에 패시베이션막(917)을 형성하는 패시베이 션막 형성 공정[도7의 (d) 참조]과, p+형 확산층(913)의 표면 및 n+형 확산층(912)의 표면에 각각 전극(915) 및 전극(914)을 형성하는 전극 형성 공정[도7의 (e) 참조]과, 홈(916)의 부분에서 반도체 장치를 분단하여 칩화하는 분단 공정[도7의 (f) 참조]을 이 순서로 포함한다.
이들, 특허 문헌 1에 기재된 반도체 장치의 제조 방법 또는 특허 문헌 2에 기재된 반도체 장치의 제조 방법에 따르면, 메사형의 반도체 장치에 있어서의 홈의 바닥면에 채널 스토퍼를 설치하는 것이 가능해지므로, pn 접합의 공핍층이 고전압으로 확장된 경우라도 상기 공핍층은 채널 스토퍼로 종단하여 칩 분단면에 노출되는 일이 없어진다. 그 결과, 메사형의 반도체 장치를 또한 고내압화하는 것이 가능해진다. 또한, 상기 공핍층이 칩 분단면에 노출되지 않도록 하기 위해 홈을 깊게 형성할 필요가 없어지고, 이지러짐이나 균열의 발생을 억제하는 것이 가능해지고, 반도체 장치를 고신뢰성화하는 것이 가능해진다.
[특허 문헌 1] 일본 특허 공개 평9-8274호 공보(도2)
[특허 문헌 2] 일본 특허 공개 소63-313859호 공보(도5)
그러나, 특허 문헌 1에 기재된 반도체 장치의 제조 방법 또는 특허 문헌 2에 기재된 반도체 장치의 제조 방법에 있어서는, 채널 스토퍼를 형성하기 위한 마스크 형성 공정이 별도 필요하게 되므로 공정이 번잡해진다는 문제가 있다.
또한, 특허 문헌 1에 기재된 반도체 장치의 제조 방법 또는 특허 문헌 2에 기재된 반도체 장치의 제조 방법에 있어서는, 홈을 형성할 때에 홈의 바닥면에 채널 스토퍼를 적절하게 노출시키기 위한 정밀한 에칭 기술이 필요하다는 문제도 있다.
그래서, 본 발명은 이러한 문제를 해결하기 위한 것으로서, 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
(1) 본 발명의 반도체 장치의 제조 방법은 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 제1 주요면측에 배치되어 상기 제1 도전형과는 반대의 도전형의 제2 도전형의 제2 반도체층을 구비하고, 상기 제1 반도체층과 상기 제2 반도체층의 접합부에서 pn 접합이 형성된 반도체 베이스를 준비하는 반도체 베이스 준비 공정과, 상기 반도체 베이스에 있어서의 상기 제1 주요면측으로부터 상기 pn 접합을 넘는 깊이의 홈을 형성하는 홈 형성 공정과, 적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 공급하는 불순물 공급 공정과, 상기 홈의 바닥면에 레이저광을 조사함으로써 상기 제1 도전형의 불순물을 상기 제1 반도체층의 내부에 확산시켜 채널 스토퍼를 형성하는 채널 스토퍼 형성 공정과, 상기 홈의 내부에 패시베이션층을 형성하는 패시베이션층 형성 공정을 포함하는 것을 특징으로 한다.
이로 인해, 본 발명의 반도체 장치의 제조 방법에 따르면, 홈의 바닥면에 채 널 스토퍼를 형성하는 것으로 하고 있으므로, 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 것이 가능해진다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 미리 제1 도전형의 불순물을 공급해 둔 상태의 홈의 바닥면에 레이저광을 조사함으로써 제1 도전형의 불순물을 제1 반도체층의 내부에 확산시켜 채널 스토퍼를 형성하는 것으로 하고 있으므로 레이저광을 주사함으로써 채널 스토퍼를 형성하는 것이 가능해지고, 채널 스토퍼를 형성하기 위한 마스크 형성 공정이 불필요해진다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 홈을 형성한 후에 채널 스토퍼를 형성하는 것으로 하고 있으므로, 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않게 된다.
그 결과, 본 발명의 반도체 장치의 제조 방법은 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법이 된다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 레이저로서는 가시광 레이저(예를 들어, 그린 레이저)나 근적외광 레이저(예를 들어, Nd-YAG 레이저)를 이용하는 것이 가능하지만, 가시광 레이저를 이용하는 것이 특히 바람직하다.
가시광 레이저는 Si, SiC 등으로 이루어지는 반도체 베이스에 대한 광투과율이 낮고 광흡수율이 높으므로, 상기한 바와 같은 방법으로 함으로써, 제1 반도체층을 가열할 때의 제어가 용이해지고, 제1 반도체층 그 자체를 증발시키는 일이 없 고, 제1 도전형의 불순물을 제1 반도체층의 내부에 확산시켜 채널 스토퍼를 형성할 수 있다.
조사하는 레이저광의 파워, 빔 직경, 조리개 각, 조사 방법(펄스 또는 연속) 등의 레이저 조사 조건은 제1 반도체층 그 자체를 증발시키는 일이 없고, 제1 도전형의 불순물을 제1 반도체층의 내부에 확산시켜 채널 스토퍼를 형성하는 것이 가능해지도록 적절하게 설정한다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 채널 스토퍼 형성 공정과 패시베이션층 형성 공정 사이에 잔존하는 제1 도전형의 불순물을 제거하는 에칭 공정을 더 포함하는 것이 바람직하다.
이와 같은 방법으로 함으로써, 홈의 내면을 청정화하는 것이 가능해지고, 메사형의 반도체 장치를 또한 고내압화하는 동시에 높은 신뢰성의 것으로 하는 것이 가능해진다.
에칭액으로서는 불산, 질산 및 물의 혼합액(예를 들어, HF : HNO3 : H2O = 3 : 2 : 60)을 바람직하게 이용할 수 있다.
홈의 바닥면에 공급하는 제1 도전형의 불순물의 양은 홈의 바닥면에 형성하는 채널 스토퍼에 있어서의 불순물 농도가 가장 적절한 농도(예를 들어, 1 × 1019 ㎝-3)가 되도록 조정한다.
채널 스토퍼에 있어서의 제1 도전형의 불순물의 불순물 농도나 확산 프로파일 등은, pn 접합의 공핍층이 고전압으로 확장된 경우라도 상기 공핍층이 채널 스 토퍼로 종단하여 칩 분단면에 노출되는 일이 없도록 조정한다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 반도체 베이스로서 제1 반도체층의 제2 주요면측에, 제1 반도체층보다도 고농도의 제1 도전형 불순물을 함유하는 제3 반도체층을 더 구비하는 반도체 베이스를 이용할 수도 있다.
본 발명의 반도체 장치의 제조 방법을 적용 가능한 반도체 장치로서는, 다이오드(예를 들어, pn 다이오드, pin 다이오드, 쇼트키 다이오드 등), 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOSFET, IGBT 등), 사이리스터, 트라이액, 그 밖의 전력용 반도체 장치를 예시할 수 있다.
또한, 본 명세서에 있어서, 제1 주요면은 홈을 형성하는 측의 면을 말한다. 또한, 제2 주요면은 제1 주요면과는 반대측의 면을 말한다.
(2) 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 불순물 공급 공정은 적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 포함하는 액체를 도포하는 공정인 것이 바람직하다.
이와 같은 방법으로 함으로써, 홈의 바닥면에 적절한 양의 제1 도전형의 불순물을 공급하는 것이 가능해진다.
제1 도전형의 불순물을 포함하는 액체로서는, 예를 들어 인 화합물(예를 들어, 피롤린산)을 유기 용매(예를 들어, 에탄올)에 용해시킨 액체 등을 바람직하게 이용할 수 있다. 도포의 방법으로서는 디핑법, 스피너법, 스프레이법 등의 공지의 방법을 이용할 수 있다.
(3) 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 불순물 공급 공정 은 적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 포함하는 가스를 공급하는 공정이라도 좋다.
이와 같은 방법으로 함으로써도, 홈의 바닥면에 제1 도전형의 불순물을 공급 하는 것이 가능해진다.
제1 도전형의 불순물을 포함하는 가스로서는, 예를 들어 포스핀과 불활성 가스의 혼합 가스 등을 바람직하게 이용할 수 있다. 공급의 방법으로서는, 반도체 웨이퍼를 상기 가스의 분위기에 노출시키는 방법 등을 이용할 수 있다.
(4) 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 채널 스토퍼 형성 공정에 있어서는, 상기 채널 스토퍼로서 상기 홈을 따라 연장되는 2개의 채널 스토퍼를 형성하는 것이 바람직하다.
그런데, 일반적으로 경도가 다른 매질이 접합된 부분을 다이싱에 의해 분단하면 칩의 이지러짐이나 균열이 쉽게 발생되는 것이 알려져 있다. 따라서, 채널 스토퍼와 제1 반도체층이 접합된 부분을 다이싱에 의해 분단하면, 채널 스토퍼의 경도와 제1 반도체층의 경도가 다르기 때문에 칩의 이지러짐이나 균열이 쉽게 발생되는 것이 예상된다.
이에 대해, 상기와 같은 방법으로 함으로써, 후의 반도체 베이스 분단 공정에서 2개의 채널 스토퍼 사이를 분단하는 것으로 하면, 채널 스토퍼와 제1 반도체층이 접합된 부분을 분단하는 일이 없어지기 때문에 칩의 이지러짐이나 균열의 발생을 억제하는 것이 가능해지고, 고신뢰성의 반도체 장치를 제조하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 30 ㎛ 이상 격리하여 2개의 채널 스토퍼를 형성하는 것이 바람직하다.
이와 같은 방법으로 함으로써, 후의 반도체 베이스 분단 공정에서 2개의 채널 스토퍼 사이를 용이하게 분단할 수 있다.
(5) 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 패시베이션층 형성 공정의 후에, 상기 홈을 따라 연장되는 2개의 채널 스토퍼 사이에서 상기 반도체 베이스를 분단하는 반도체 베이스 분단 공정을 더 포함하는 것이 바람직하다.
이와 같은 방법으로 함으로써, 고내압 및 고신뢰성의 메사형의 반도체 장치를 제조하는 것이 가능해진다.
(6) 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 채널 스토퍼 형성 공정에 있어서는, 상기 채널 스토퍼로서 상기 반도체 장치에 있어서의 소자 형성 영역과 다이싱 라인 사이에서 상기 소자 형성 영역을 둘러싸는 채널 스토퍼를 형성하는 것도 바람직하다.
이와 같은 방법으로 함으로써도, 채널 스토퍼와 제1 반도체층이 접합된 부분을 분단하는 일이 없어지기 때문에 칩의 이지러짐이나 균열의 발생을 억제하는 것이 가능해지고, 고신뢰성의 반도체 장치를 제조하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 채널 스토퍼를 다이싱 라인으로부터 15 ㎛ 이상 격리하여 배치하는 것이 바람직하다.
이와 같은 방법으로 함으로써, 칩 단부면에 채널 스토퍼가 노출된다는 사태의 발생을 방지하는 것이 가능해진다.
이하, 본 발명의 반도체 장치의 제조 방법에 대해, 도면에 도시하는 실시 형태를 기초로 하여 설명한다.
[제1 실시 형태]
도1은 제1 실시 형태에 관한 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(100)를 설명하기 위해 도시하는 도면이다. 도1의 (a)는 반도체 장치(100)의 단면도이고, 도1의 (b)는 도1의 (a)의 부호 A로 나타내는 부분의 확대도이며, 도1의 (c)는 도1의 (b)의 부호 B로 나타내는 부분의 확대도이다. 도2 및 도3은 제1 실시 형태에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도2의 (a) 내지 도2의 (c) 및 도3의 (a) 내지 도3의 (c)는 각 공정에 있어서의 반도체 장치(100a)가 단면도이다. 도4는 제1 실시 형태에 있어서의 반도체 베이스 분단 공정을 설명하기 위해 도시하는 도면이다. 도4의 (a)는 분단하기 전의 반도체 장치(100a)의 평면도이며, 도4의 (b)는 분단하기 전의 반도체 장치(100a)의 단면도이며, 도4의 (c)는 분단한 후의 반도체 장치(100)의 단면도이다.
제1 실시 형태에 관한 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(100)는, 도1에 도시한 바와 같이 홈(18)의 바닥면에 채널 스토퍼(22)가 설치된 반도체 장치이다.
반도체 장치(100)는 n-형(제1 도전형)의 제1 반도체층(10)과, 제1 반도체층(10)의 제1 주요면측에 배치되는 p+형(제2 도전형)의 제2 반도체층(12)과, 제1 반도체층(10)의 제2 주요면측에 배치되는 n+형(제1 도전형)의 제3 반도체층(14)을 구 비하고, 제1 반도체층(10)과 제2 반도체층(12)의 접합부로부터 pn 접합이 형성된 반도체 베이스를 출발 재료로서 제조한다[도2의 (a) 참조].
반도체 장치(100)는 pn 접합을 넘는 깊이의 홈(18)을 갖는다. 그리고, 홈(18)의 바닥면에는 홈(18)을 따라 연장되는 2개의 채널 스토퍼(22, 22)가 형성되어 있다[도1 및 도4의 (a) 참조].
홈(18)의 폭은, 예를 들어 300 ㎛이며, 채널 스토퍼(22)의 폭은, 예를 들어 60 ㎛이며, 2개의 채널 스토퍼(22)의 간격(d)[도1의 (b) 참조]은, 예를 들어 60 ㎛이다.
채널 스토퍼(22)는, 미리 n형의 불순물(20)을 공급해 둔 상태의 홈(18)의 바닥면에 레이저광을 조사함으로써 상기 n형의 불순물(20)을 제1 반도체층(10)의 내부에 확산시켜 형성한다[n형의 불순물에 대해서는 도2의 (c) 참조].
채널 스토퍼(22)는, 도1의 (c)에 도시한 바와 같이 고농도의 n형의 불순물을 함유하는 단결정 영역(26)과, 고농도의 n형의 불순물을 함유하는 비정질 영역(24)으로 되어 있다.
홈(18)의 내부에는, 도1의 (a) 및 도1의 (b)에 도시한 바와 같이 패시베이션층(28)이 형성되어 있다.
또한, 도1에 있어서, 부호 30은 제2 반도체층의 표면에 형성된 전극을 나타내고, 부호 32는 제3 반도체층의 표면에 형성된 전극을 나타낸다.
제1 실시 형태에 관한 반도체 장치의 제조 방법은, 도2 및 도3에 도시한 바와 같이 이하의 공정을 이 순서로 포함한다. 이하, 각 공정을 차례로 설명한다.
(1) 반도체 베이스 준비 공정
반도체 베이스 준비 공정은, n-형의 제1 반도체층(10)과, 제1 반도체층(10)의 제1 주요면측에 배치되는 p+형의 제2 반도체층(12)과, 제1 반도체층(10)의 제2 주요면측에 배치되는 n+형의 제3 반도체층(14)을 구비하고, 제1 반도체층(10)과 제2 반도체층(12)의 접합부로부터 pn 접합이 형성된 반도체 베이스를 준비하는 공정이다[도2의 (a) 참조]. 제1 반도체층(10)의 불순물 농도는, 예를 들어 2 × 1014㎝-3이며, 제2 반도체층(12)의 불순물 농도는, 예를 들어 2 × 1019㎝-3이며, 제3 반도체층(14)의 불순물 농도는, 예를 들어 2 × 1019 ㎝-3이다. 또한, 제1 반도체층(10)의 두께는, 예를 들어 150 ㎛이며, 제2 반도체층(12)의 두께는 60 ㎛이며, 제3 반도체층(14)의 두께는 40 ㎛이다.
(2) 홈 형성 공정
홈 형성 공정은 반도체 베이스에 있어서의 제1 주요면측으로부터 pn 접합을 넘는 깊이의 홈(18)을 형성하는 공정이다[도2의 (b) 참조]. 홈(18)의 폭은, 예를 들어 300 ㎛이며, 홈(18)의 깊이는, 예를 들어 90 ㎛이다. 홈 형성은, 예를 들어 에칭에 의해 행한다. 에칭액으로서는 불산, 질산 및 초산의 혼합액(예를 들어, HF : HNO3 : CH3COOH = 1 : 4 : 1)을 이용한다.
(3) 불순물 공급 공정
불순물 공급 공정은 적어도 홈(18)의 바닥면에 n형의 불순물(20)을 포함하는 액체를 도포하는 공정이다[도2의 (c) 참조].
n형의 불순물(20)을 포함하는 액체로서는, 예를 들어 인 화합물(예를 들어, 피롤린산)을 유기 용매(예를 들어, 에탄올)에 용해시킨 액체 등을 바람직하게 이용할 수 있다. 도포의 방법으로서는, 디핑법, 스피너법, 스프레이법 등의 공지의 방법을 이용할 수 있다.
홈(18)의 바닥면에 공급하는 n형의 불순물(20)의 양은, 홈(18)의 바닥면에 형성하는 채널 스토퍼(22)에 있어서의 불순물 농도가 가장 적절한 농도(예를 들어, 1 × 1019㎝-3)가 되도록 조정한다.
(4) 채널 스토퍼 형성 공정
채널 스토퍼 형성 공정은 홈(18)의 바닥면에 레이저광을 조사함으로써 n형의 불순물(20)을 제1 반도체층(10)의 내부에 확산시켜 채널 스토퍼(22)를 형성하는 공정이다[도3의 (a) 참조].
레이저광으로서는 가시광 레이저(예를 들어, 파장 532 ㎚의 그린 레이저)를 이용한다. 예를 들어, 30 ㎑로 펄스 발진시키고, 300 ㎜/초의 속도로, 홈(18)을 따라 x 방향 및 y 방향을 따라 주사한다.
이 공정에 있어서는, 채널 스토퍼(22)로서 홈(18)을 따라 연장되는 2개의 채널 스토퍼(22, 22)를 형성한다[도4의 (a) 참조]. 2개의 채널 스토퍼(22)는 서로 60 ㎛만큼 격리하여 형성되어 있다.
(5) 에칭 공정
에칭 공정은 잔존하는 n형의 불순물(20)을 제거하는 공정이다[도3의 (b) 참조].
에칭액으로서는 불산, 질산 및 물의 혼합액(예를 들어, HF : HNO3 : H2O = 3 : 2 : 60)을 이용한다.
(6) 패시베이션층 형성 공정
패시베이션층 형성 공정은 홈(18)의 내부에 패시베이션층(28)을 형성하는 공정이다[도3의 (c) 참조]. 이 공정은 스크린 인쇄법을 이용하여 유리 재료를 인쇄하고, 소성함으로써 행한다.
(7) 전극 형성 공정
전극 형성 공정은 제2 반도체층(12)의 제1 주요면측 및 제3 반도체층(14)의 제2 주요면측에 각각 전극(30) 및 전극(32)을 형성하는 공정이다(도시하지 않음). 또한, 도3의 (c)에 도시된 산화막(16)은 전극 형성 공정 전에 에칭에 의해 제거해 둔다.
(8) 반도체 베이스 분단 공정
반도체 베이스 분단 공정은 다이싱 소를 이용하여, 도4의 (a)에 도시한 다이싱 라인(DL)에 따라 다이싱함으로써 행한다. 다이싱은 2개의 채널 스토퍼(22, 22) 사이에서 행한다.
상기와 같은 공정을 포함하는, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 따르면, 홈(18)의 바닥면에 채널 스토퍼(22)를 형성하는 것으로 하고 있으므 로 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치(100)를 제조하는 것이 가능해진다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 따르면, 미리 n형의 불순물(20)을 공급해 둔 상태의 홈(18)의 바닥면에 레이저광을 조사함으로써 n형의 불순물(20)을 제1 반도체층(10)의 내부에 확산시켜 채널 스토퍼(22)를 형성하는 것으로 하고 있으므로 레이저광을 주사함으로써 채널 스토퍼(22)를 형성하는 것이 가능해지고, 채널 스토퍼를 형성하기 위한 마스크 형성 공정이 불필요해진다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 따르면, 홈(18)을 형성한 후에 채널 스토퍼(22)를 형성하는 것으로 하고 있으므로 홈(18)을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않게 된다.
그 결과, 제1 실시 형태에 관한 반도체 장치의 제조 방법은 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법이 된다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 레이저광으로서는 가시광 레이저를 이용하고 있기 때문에 제1 반도체층(10)을 가열할 때의 제어가 용이해지고, 제1 반도체층(10) 그 자체를 증발시키는 일 없이, n형의 불순물(20)을 제1 반도체층(10)의 내부에 확산시켜 채널 스토퍼(22)를 형성할 수 있다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 채널 스 토퍼 형성 공정과 패시베이션층 형성 공정 사이에, 잔존하는 n형의 불순물(20)을 제거하는 에칭 공정을 더 포함하는 것으로 하고 있으므로 홈(18)의 내면을 정정화하는 것이 가능해지고, 메사형의 반도체 장치를 또한 고내압화하는 동시에 고신뢰성화하는 것이 가능해진다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 불순물 공급 공정은 적어도 홈(18)의 바닥면에 n형의 불순물(20)을 포함하는 액체를 도포하는 공정이기 때문에 홈(18)의 바닥면에 적절한 양의 n형의 불순물(20)을 공급하는 것이 가능해진다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 채널 스토퍼 형성 공정에 있어서는 채널 스토퍼로서, 홈(18)을 따라 연장되는 2개의 채널 스토퍼(22, 22)를 형성하는 것으로 하고 있으므로 후의 반도체 베이스 분단 공정에서 2개의 채널 스토퍼(22, 22) 사이를 분단하는 것으로 하면, 채널 스토퍼(22)와 제1 반도체층(10)이 접합된 부분을 분단하는 일이 없어지기 때문에 칩의 이지러짐이나 균열의 발생을 더 억제하는 것이 가능해지고, 고신뢰성의 반도체 장치를 제조하는 것이 가능해진다.
또한, 제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 60 ㎛만큼 격리하여 2개의 채널 스토퍼(22, 22)를 형성하는 것으로 하고 있으므로 후의 반도체 베이스 분단 공정에서 2개의 채널 스토퍼(22, 22)의 사이를 용이하게 분단할 수 있다.
제1 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 패시베이션층 형성 공정의 후에 홈(18)을 따라 연장되는 2개의 채널 스토퍼(22, 22) 사이에서 반도체 베이스를 분단하는 반도체 베이스 분단 공정을 더 포함하기 때문에 고내압, 고신뢰성의 메사형의 반도체 장치를 제조하는 것이 가능해진다.
[제2 실시 형태]
제2 실시 형태에 관한 반도체 장치의 제조 방법은, 기본적으로는 제1 실시 형태에 관한 반도체 장치의 제조 방법과 같은 공정을 포함하지만, 불순물 공급 공정이 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와는 다르다. 즉, 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 불순물 공급 공정은 적어도 홈의 바닥면에 n형의 불순물을 포함하는 가스를 공급하는 공정이다.
이와 같이, 제2 실시 형태에 관한 반도체 장치의 제조 방법은 불순물 공급 공정이 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와는 다르지만, 이와 같은 방법으로 함으로써도 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 홈의 바닥면에 n형의 불순물을 공급하는 것이 가능해진다. 이로 인해, 제2 실시 형태에 관한 반도체 장치의 제조 방법도, 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법이 된다.
또한, 제2 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, n형의 불순물을 포함하는 가스로서는, 예를 들어 포스핀과 불활성 가스의 혼합 가스 등을 바람직하게 이용할 수 있다. 공급의 방법으로서는, 반도체 웨이퍼를 상기 가스의 분위기에 노출되는 방법 등을 이용할 수 있다.
또한, 제2 실시 형태에 관한 반도체 장치의 제조 방법은, 이외의 점에서는 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지의 공정을 갖기 때문에 제1 실시 형태에 관한 반도체 장치의 제조 방법이 갖는 효과 중 해당하는 효과를 갖는다.
[제3 실시 형태]
도5는 제3 실시 형태에 있어서의 반도체 베이스 분단 공정을 설명하기 위해 도시하는 도면이다. 도5에 있어서는, 도4의 (a)의 경우와 마찬가지로, 분단하기 전의 반도체 장치(104a)의 평면도를 도시하고 있다.
제3 실시 형태에 관한 반도체 장치의 제조 방법은, 기본적으로는 제1 실시 형태에 관한 반도체 장치의 제조 방법과 같은 공정을 포함하지만, 채널 스토퍼의 평면 형상이 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와는 다르다. 즉, 제3 실시 형태에 관한 반도체 장치의 제조 방법에 있어서는, 도5에 도시한 바와 같이 채널 스톱퍼(22)는 소자 형성 영역(34)과 다이싱 라인(DL) 사이에, 소자 형성 영역(34)을 둘러싸도록 형성되어 있다.
이와 같이, 제3 실시 형태에 관한 반도체 장치의 제조 방법은, 채널 스토퍼의 평면 형상이 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와는 다르지만, 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 홈(18)의 바닥면에 레이저광을 조사함으로써 n형의 불순물(20)을 제1 반도체층(10)의 내 부에 확산시켜 채널 스토퍼(22)를 형성하는 것으로 하고 있으므로 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법이 된다.
또한, 제3 실시 형태에 관한 반도체 장치의 제조 방법은, 이 이외의 점에서는 제1 실시 형태에 관한 반도체 장치의 제조 방법의 경우와 마찬가지의 공정을 갖기 때문에 제1 실시 형태에 관한 반도체 장치의 제조 방법이 갖는 효과 중 해당하는 효과를 갖는다.
이상, 본 발명의 반도체 장치의 제조 방법을 상기의 각 실시 형태를 기초로 하여 설명하였지만, 본 발명은 상기의 각 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지의 형태에 있어서 실시하는 것이 가능하고, 예를 들어 다음과 같은 변형도 가능하다.
(1) 상기 각 실시 형태에 있어서는, 제1 도전형을 n형으로 하고 제2 도전형을 p형으로서 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 제1 도전형을 p형으로서 제2 도전형을 n형으로 해도 좋다.
(2) 상기 각 실시 형태에 있어서는, 레이저로서 그레인 레이저를 이용하고 있지만, 본 발명은 이에 한정되는 것은 아니다. 레이저로서는 그린 레이저 이외의 가시광 레이저나 근적외광 레이저(예를 들어, Nd - YAG 레이저)도 바람직하게 이용할 수 있다.
(3) 상기 제1 실시 형태에 있어서는, n형의 불순물을 함유하는 액체로서 피롤린산을 유기 용매에 용해시킨 액체를 이용하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 피롤린산 이외의 화합물이나 비소 화합물을 각종의 유기 용매에 용해시킨 액체를 이용할 수도 있다.
(4) 상기 각 실시 형태에 있어서는, 메사형의 반도체 장치로서 pn 다이오드를, 예로 들어 본 발명을 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, pn 다이오드 이외의 다이오드(예를 들어, pin 다이오드, 쇼트키 다이오드 등), 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOSFET, IGBT 등), 사이리스터, 트라이액 그 밖의 전력용 반도체 장치에 본 발명을 적용할 수 있다.
본 발명에 따르면, 홈의 바닥면에 채널 스토퍼를 설치한 메사형의 반도체 장치를 제조하는 반도체 장치의 제조 방법이며, 채널 스토퍼를 형성하기 위한 마스크 형성 공정을 필요로 하지 않고, 또한 홈을 형성할 때에 정밀한 에칭 기술을 필요로 하지 않는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (6)

  1. 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 제1 주요면측에 배치되어 상기 제1 도전형과는 반대의 도전형의 제2 도전형의 제2 반도체층을 구비하고, 상기 제1 반도체층과 상기 제2 반도체층의 접합부에서 pn 접합이 형성된 반도체 베이스를 준비하는 반도체 베이스 준비 공정과,
    상기 반도체 베이스에 있어서의 상기 제1 주요면측으로부터 상기 pn 접합을 넘는 깊이의 홈을 형성하는 홈 형성 공정과,
    적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 공급하는 불순물 공급 공정과,
    상기 홈의 바닥면에 레이저광을 조사함으로써 상기 제1 도전형의 불순물을 상기 제1 반도체층의 내부에 확산시켜 채널 스토퍼를 형성하는 채널 스토퍼 형성 공정과,
    상기 홈의 내부에 패시베이션층을 형성하는 패시베이션층 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 불순물 공급 공정은 적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 포함하는 액체를 도포하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 불순물 공급 공정은 적어도 상기 홈의 바닥면에 제1 도전형의 불순물을 포함하는 가스를 공급하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 채널 스토퍼 형성 공정에 있어서는, 상기 채널 스토퍼로서 상기 홈을 따라 연장되는 2개의 채널 스토퍼를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 패시베이션층 형성 공정 후에,
    상기 홈을 따라 연장되는 2개의 채널 스토퍼 사이에서 상기 반도체 베이스를 분단하는 반도체 베이스 분단 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 채널 스토퍼 형성 공정에 있어서는, 상기 채널 스토퍼로서 상기 반도체 장치에 있어서의 소자 형성 영역과 다이싱 라인 사이에서 상기 소자 형성 영역을 둘러싸는 채널 스토퍼를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060118666A 2006-05-19 2006-11-29 반도체 장치의 제조 방법 KR100962832B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00140626 2006-05-19
JP2006140626A JP4901300B2 (ja) 2006-05-19 2006-05-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20070111950A true KR20070111950A (ko) 2007-11-22
KR100962832B1 KR100962832B1 (ko) 2010-06-09

Family

ID=38844219

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060118666A KR100962832B1 (ko) 2006-05-19 2006-11-29 반도체 장치의 제조 방법

Country Status (4)

Country Link
JP (1) JP4901300B2 (ko)
KR (1) KR100962832B1 (ko)
CN (1) CN101075560B (ko)
TW (1) TWI331367B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227901B2 (en) 2008-06-12 2012-07-24 Sanyo Semiconductor Co., Ltd. Mesa type semiconductor device and manufacturing method thereof
US8319317B2 (en) 2008-06-12 2012-11-27 Sanyo Semiconductor Co., Ltd. Mesa type semiconductor device and manufacturing method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5350757B2 (ja) * 2008-11-14 2013-11-27 新電元工業株式会社 メサ型ツェナーダイオード及びその製造方法
JP5818972B2 (ja) * 2012-03-30 2015-11-18 帝人株式会社 半導体積層体及びその製造方法、半導体デバイスの製造方法、半導体デバイス、ドーパント組成物、ドーパント注入層、並びにドープ層の形成方法
JP6215099B2 (ja) * 2014-03-19 2017-10-18 新電元工業株式会社 メサ型半導体装置の製造方法及びメサ型半導体装置
US10707302B2 (en) 2016-11-25 2020-07-07 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device manufacturing method and semiconductor device
JP6251846B1 (ja) * 2016-11-25 2017-12-20 新電元工業株式会社 半導体装置の製造方法
CN112133743A (zh) * 2020-11-25 2020-12-25 浙江里阳半导体有限公司 可控硅结构及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5119313B1 (ko) * 1970-04-27 1976-06-16
JPS57128944A (en) * 1981-02-03 1982-08-10 Nec Corp Maufacture of semiconductor device
JPS61224433A (ja) 1985-03-29 1986-10-06 Sony Corp 不純物領域の形成方法
JPS6243167A (ja) * 1985-08-21 1987-02-25 Toshiba Corp メサ型半導体装置
JPS62128180A (ja) * 1985-11-29 1987-06-10 Toshiba Corp メサ型半導体装置の製造方法
JPS63313859A (ja) * 1987-06-16 1988-12-21 Toshiba Corp メサ型半導体装置及びその製造方法
US4904609A (en) * 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
JPH0689936A (ja) * 1992-09-09 1994-03-29 Fuji Electric Co Ltd 半導体装置の製造方法
TW299897U (en) * 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP3917202B2 (ja) * 1995-06-26 2007-05-23 ローム株式会社 半導体装置の製法
JP2006306030A (ja) * 2005-03-28 2006-11-09 Sumitomo Chemical Co Ltd 成形体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227901B2 (en) 2008-06-12 2012-07-24 Sanyo Semiconductor Co., Ltd. Mesa type semiconductor device and manufacturing method thereof
US8319317B2 (en) 2008-06-12 2012-11-27 Sanyo Semiconductor Co., Ltd. Mesa type semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN101075560B (zh) 2011-05-11
JP2007311655A (ja) 2007-11-29
CN101075560A (zh) 2007-11-21
TW200744133A (en) 2007-12-01
KR100962832B1 (ko) 2010-06-09
JP4901300B2 (ja) 2012-03-21
TWI331367B (en) 2010-10-01

Similar Documents

Publication Publication Date Title
KR100962832B1 (ko) 반도체 장치의 제조 방법
US10475663B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9905684B2 (en) Semiconductor device having schottky junction between substrate and drain electrode
WO2009139417A1 (ja) 半導体装置およびその製造方法
US8420512B2 (en) Method for manufacturing semiconductor device
US10707302B2 (en) Semiconductor device manufacturing method and semiconductor device
CN102456729B (zh) 半导体器件及其制造方法
CN109390384B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US10103220B2 (en) Method of manufacturing semiconductor device
JP2010212316A (ja) メサ型半導体装置の製造方法及びメサ型半導体装置
US8853009B2 (en) Method for manufacturing reverse-blocking semiconductor element
JP2017055046A (ja) 半導体装置の製造方法
JP2005175174A (ja) 絶縁ゲート型バイポーラトランジスタの製造方法
JP5197098B2 (ja) Ｉｇｂｔの製造方法
JP5350757B2 (ja) メサ型ツェナーダイオード及びその製造方法
EP3142143A1 (en) Method for manufacturing a power semiconductor device
TWI650818B (zh) 半導體裝置的製造方法及半導體裝置
DE102006046788B4 (de) Verfahren zur Herstellung einer Halbleiterschaltungsanordnung
JP6215099B2 (ja) メサ型半導体装置の製造方法及びメサ型半導体装置
JP2014143435A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130514

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 10