KR20070096555A - 소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자형성 방법 - Google Patents

소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자형성 방법 Download PDF

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이주범
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Abstract

소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자 형성 방법에 있어서, 기판 상에 제1 패턴과, 상기 제1 패턴보다 두꺼운 제2 패턴이 적층된 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판을 식각함으로써, 상기 하드 마스크 패턴 사이에 제1 트렌치를 형성한다. 상기 제1 트렌치 내부를 메우도록 상기 하드 마스크 패턴 상에 희생막을 형성하고, 상기 희생막 상부 및 상기 제2 패턴을 제거하여 희생막 패턴을 형성한다. 상기 희생막 패턴을 완전하게 제거하여 상기 제1 트렌치보다 얕은 깊이를 갖는 제2 트렌치를 형성하고, 상기 제2 트렌치를 완전하게 매립하는 소자 분리막을 형성한다. 따라서, 하드 마스크 패턴 및 희생 패턴을 이용하여 트렌치의 종횡비를 감소시킴으로써 트렌치 내부를 메우는 소자 분리막 내의 보이드 및 심의 생성을 억제할 수 있다.

Description

소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자 형성 방법{Method of forming a device isolation area and method of forming an image device using the same}
도 1 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 소자 분릴 영역 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 8 내지 도 10은 도 1 내지 도 7에 설명된 소자 분리 영역 형성 방법을 이용하여 이미지 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막 패턴
104 : 제1 패턴 106 : 제2 패턴
108 : 하드마스크 패턴 110 : 제1 개구
112 : 제1 트렌치 114 : 희생막
116 : 희생막 패턴 118 : 제2 트렌치
120 : 소자 분리막 122 : 소자 분리막 패턴
본 발명은 소자 분리 영역 형성 방법 및 이를 이용한 이미지 소자 형성 방법에 관한 것이다. 보다 상세하게는, 트렌치 기술을 사용하는 소자 분리 영역 형성 방법 및 이를 이용하는 이미지 소자 형성 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체 모듈로서, 그 영상 신호를 저장 및 전송, 디스플레이 장치로 표시하기 위하여 사용한다. 이미지 센서는 실리콘 반도체를 기반으로 하는 고체 촬상 소자(Charge Coupled Device; CCD, 이하 'CCD'라 나타낸다)와 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS, 이하 'CMOS'라 나타낸다)로 크게 두 가지로 분류된다.
상기 CMOS 이미지 센서는 이미지를 촬상하는 액티브 픽셀 영역 및 상기 액티브 픽셀 영역의 출력 신호를 컨트롤하기 위한 CMOS 로직 영역을 포함한다. 상기 액티브 픽셀 영역은 포토 다이오드 및 MOS 트랜지스터로 구성되고, 상기 CMOS 로직 영역은 다수의 COMS 트랜지스터들로 구성될 수 있다.
CMOS 이미지 센서의 액티브 픽셀 영역을 보다 상세하게 설명하면, 액티브 픽셀 영역은 포토 다이오드 및 트랜지스터를 포함하는 단위 픽셀과, 상기 단위 픽셀과 인접한 단위 픽셀을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다.
이때, 상기 소자 분리 공정 기술로는 LOCOS(Local Oxidation of Silicon) 기술 또는 트렌치(Shallow Trench Isolation; STI) 기술 등이 있으며, 최근에는 좁은 면적을 차지하고, 깊이에 의해 절연 마진을 확보할 수 있는 트렌치 기술을 주로 사 용한다.
상기 트렌치 기술을 사용한 소자 분리 영역은, 반도체 기판에 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 반도체 기판을 플라즈마를 이용한 전면 이방성 식각 공정에 의해 트렌치를 형성하여, 상기 트렌치 내부에 소자 분리막을 매립함으로써 형성된다. 상기 트렌치는 상기 기판 하부로 형성된 깊은 제1 개구와 상기 하드 마스크 패턴 사이의 제2 개구를 포함한다.
이때, 상기 CMOS 이미지 소자의 디자인 룰이 감소함에 따라 상기 트렌치의 종횡비(aspect ratio)가 증가되고 있다. 따라서, 상기 트렌치의 종횡비가 증가함에 따라 상기 소자 분리막이 트렌치 내부를 메우는 동안 상기 소자 분리막 내에 보이드(void) 및 심(seam) 등이 생성되며, 이로 인하여 이후 형성되는 CMOS 이미지 소자의 불량이 초래되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 보이드 및 심의 생성이 억제된 소자 분리 영역 형성 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 소자 분리 영역 형성 방법을 이용하여 이미지 소자를 형성하는 방법을 제공하고 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소자 분리 영역 형성 방법에 있어서, 기판 상에 제1 패턴과, 상기 제1 패턴보다 두꺼운 제2 패턴이 적층된 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사 용하여 상기 노출된 기판을 식각함으로써, 상기 하드 마스크 패턴 사이에 제1 트렌치를 형성한다. 상기 제1 트렌치 내부를 메우도록 상기 하드 마스크 패턴 상에 희생막을 형성한다. 상기 희생막 상부 및 상기 제2 패턴을 제거하여 희생막 패턴을 형성한다. 상기 희생막 패턴을 완전하게 제거하여 상기 제1 트렌치보다 얕은 깊이를 갖는 제2 트렌치를 형성한다. 상기 제2 트렌치를 완전하게 매립하는 소자 분리막을 형성한다.
상기 제1 패턴은 질화물로 형성되며, 상기 제2 패턴은 산화물로 형성될 수 있다. 상기 희생막은 USG 또는 BPSG 일 수 있다. 상기 하드 마스크 패턴을 완전하게 제거하는 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 이미지 소자 형성 방법에 있어서, 기판 상에 제1 패턴과, 상기 제1 패턴보다 두꺼운 제2 패턴이 적층된 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판을 식각함으로써, 상기 하드 마스크 패턴 사이에 제1 트렌치를 형성한다. 상기 제1 트렌치 내부를 메우도록 상기 하드 마스크 패턴 상에 희생막을 형성한다. 상기 희생막 상부 및 상기 제2 패턴을 제거하여 희생막 패턴을 형성한다. 상기 희생막 패턴을 완전하게 제거하여 상기 제1 트렌치보다 얕은 깊이를 갖는 제2 트렌치를 형성한다. 상기 제2 트렌치를 완전하게 매립하는 소자 분리막을 형성한다. 상기 소자 분리막에 의해 한정되는 액티브 영역 상에 트랜지스터를 형성한다. 상기 소자 분리막과 접하도록 상기 액티브 영역 표면 아래에 포토 다이오드를 형성한다.
상기와 같은 본 발명에 따르면, 하드 마스크 패턴의 제2 패턴을 제거하여 트렌치의 종횡비를 감소시킴으로서 이후 소자 분리막을 형성하는데 있어서, 상기 소자 분리막 내의 보이드 및 심의 생성을 억제할 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 소자 분리 영역 형성 방법에 대해 상세하게 설명하면 다음과 같다.
소자 분리 영역 형성 방법
도 1 내지 도 7은 본 발명의 일 실시예에 따른 소자 분리 영역 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 필드 영역을 노출시키고, 액티브 영역을 마스킹하는 하드 마스크 패턴(108)을 형성한다. 이때, 상기 하드 마스크 패턴(108)은 제1 패턴(104) 및 상기 제1 패턴(104)보다 두꺼운 제2 패턴(106)이 적층된 구조를 갖는다.
보다 상세하게 설명하면, 상기 반도체 기판(100) 상에 질화막(도시되지 않음)을 형성하고, 상기 질화막 상에 상기 질화막 보다 높게 산화막(도시되지 않음)을 형성한다. 즉, 깊은 트렌치를 형성하기에 적합한 구조의 하드 마스크 패턴(108)을 형성하기 위해서, 질화막 및 산화막이 적층된 형상을 갖고, 질화막에 비해 더 두껍게 산화막을 형성하는 것이 바람직하다. 예를 들어 설명하면, 트렌치의 깊이가 2㎛으로 깊은 경우, 질화막 상에 형성되는 산화막의 높이는 약 1㎛이다. 이후 상기 산화막을 마스크로 반도체 기판(100)을 식각하는 동안 상기 산화막도 다소 제거되 어 공정을 진행한 이후의 산화막의 높이는 약 0.7 내지 0.8㎛가 된다.
상기 질화막은 실리콘 질화막으로써, 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정에 의해 형성될 수 있다. 상기 산화막은 실리콘 산화막으로써, 열 공정 CVD 공정 등에 의해 형성될 수 있다.
또한, 상기 질화막을 형성하기 이전에 상기 질화막이 반도체 기판(100)과 직접 접촉할 때 발생하는 스트레스를 감소시키기 위한 패드 산화막(도시되지 않음)을 더 형성할 수 있다. 상기 패드 산화막은 열 산화 공정에 형성될 수 있다.
여기서, 선택적으로 상기 산화막 상에 선택적으로 유기 반사 방지막(Anti-Reflection Layer : ARL, 도시되지 않음)을 더 형성할 수 있다. 상기 유지 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.
이어서, 상기 산화막 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 산화막 및 질화막을 순차적으로 식각하여 하드 마스크 패턴(108)을 형성한다. 즉, 상기 반도체 기판(100) 상에 질화물로 이루어진 제1 패턴(104) 및 산화물로 이루어지며 상기 제1 패턴(104)보다 두꺼운 제2 패턴(106)이 적층된 하드 마스크 패턴(108)이 형성된다.
계속해서, 상기 제1 패턴(104) 하부에 형성된 패드 산화막을 식각하여 패드 산화막 패턴(102)을 형성한다.
결과적으로, 상기 하드 마스크 패턴(108) 및 패드 산화막 패턴(102)은 상기 반도체 기판(100)의 필드 영역에 해당하는 부위를 선택적으로 노출시킨다. 또한, 상기 하드 마스크 패턴(108) 및 패드 산화막 패턴(102)이 적층된 구조물 사이에는 제1 개구(110)가 생성된다.
상기 하드 마스크 패턴(108)이 형성된 후, 상기 포토레지스트 패턴은 에싱 공정(ashing process) 및 스트립 공정(strip process)에 의해 제거된다.
도 2를 참조하면, 상기 하드 마스크 패턴(108)을 식각 마스크로 사용하여 상기 노출된 반도체 기판(100)을 식각하여 상기 하드 마스크 패턴(108) 사이에 제1 트렌치(112)를 형성한다. 보다 상세하게, 상기 제1 트렌치(112)는 플라즈마를 이용한 이방성 식각 공정을 통해 형성된다.
이때, 상기 제1 트렌치(112)는 상기 하드 마스크 패턴(108) 및 패드 산화막 패턴(102)이 적층된 구조물 사이에 생성된 제1 개구(110)와, 상기 반도체 기판(100)이 식각되어 상기 제1 개구(110)보다 깊게 생성되는 제2 개구(도시되지 않음)를 포함한다.
또한, 상기 제1 트렌치(112)는 전술한 바와 같이 수㎛로 깊게 형성되기 때문에 상기 트렌치를 형성하는 동안, 산화물로 이루어진 제2 패턴(106)의 상부 일부가 제거될 수 있다.
상기 제1 트렌치(112)를 형성한 후, 선택적으로 열 산화막(도시되지 않음) 및 절연막 라이너(도시되지 않음)를 형성할 수 있다. 보다 상세하게, 이전의 이방성 식각 공정 시에 발생한 표면 데미지(damage)를 큐어링(curing)하기 위해 상기 제1 트렌치(112) 표면을 열 산화시켜 매우 얇은 두께의 열 산화막이 형성된다.
이어서, 상기 열 산화막이 형성되어 있는 상기 제1 트렌치(112)의 내측면과 저면, 상기 패드 산화막 패턴(102) 및 하드 마스크 패턴(108)의 표면에 수백Å의 얇을 두께로 절연막 라이너를 형성할 수 있다. 상기 절연막 라이너는 이후 공정에 의해 상기 제1 트렌치(112) 내에 매립되는 소자 분리용 실리콘 산화막 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너는 특정한 식각 조건 하에서 후에 설명될 실리콘 산화막과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물로 형성될 수 있다.
도 3을 참조하면, 상기 제1 트렌치(112) 내부를 메우도록 상기 하드 마스크 패턴(108) 상에 희생막(114)을 형성한다. 상기 희생막(114)의 예로서는, USG(Undoped Silicate Glass), ALD(atomic layer deposition)산화막 및 BPSG(Boron Phosphorus Silicate Glass) 등이 있다.
이때, 상기 희생막(114)은 산화막으로써, 증착 속도(deposition rate)가 빠르고 용이하게 제거되는 산화물이면 족하다. 상기와 같은 산화막은 깊은 제1 트렌치(112) 내부를 빠르게 매립시키고 용이하게 제거됨으로써 공정 시간을 감소시킬 수 있다.
이와 같이 빠르게 증착된 희생막(114) 내부에는 보이드 및 심 등이 형성될 수 있다.
도 4를 참조하면, 상기 희생막(114) 상부 및 하드 마스크 패턴(108)의 제2 패턴(106)을 식각하여 희생막 패턴(116)을 형성한다.
보다 상세하게 설명하면, 우선 희생막(114)을 화학 기계적 연마 공정에 의해 연마한다. 상기 화학 기계적 연마 공정을 수행하는 동안 상기 희생막 상부가 연마되고, 이어서 절연막 라이너가 노출되고, 상기 화학 기계적 연마 공정에 의해 지속적으로 연마된다. 계속해서, 상기 절연막 라이너 하부의 제2 패턴(106)의 표면이 노출되며, 제2 패턴(106) 및 희생막(114)에 대하여 연마 공정을 상기 제1 패턴(104)의 표면이 노출될 때까지 수행함으로써 희생막 패턴(116)을 형성한다. 결과적으로 상기 반도체 기판(100) 상에는 제1 패턴(104)과 희생막 패턴(116)이 교차되어 형성된다.
여기서, 상기 제1 패턴(104)의 높이가 낮을수록 이후 생성되는 제2 트렌치의 종횡비가 감소될 수 있다. 따라서, 상기 제1 패턴(104)을 완전하게 제거할 수 있다.
그러나, 이후 상기 희생막 패턴(116)을 제거하는 동안 상기 반도체 기판(100) 표면 및 패드 산화막이 손상되지 않도록 상기 하드 마스크 패턴(108)의 제1 패턴(104)을 제거하지 않는 것이 바람직하다.
도 5를 참조하면, 상기 희생막 패턴(116)을 완전하게 제거하여 제2 트렌치(118)를 형성한다. 보다 상세하게 설명하면, 상기 희생막 패턴(116)을 식각 용액을 이용하여 습식 식각으로 제거할 수 있다. 이때, 상기 식각 용액의 예로써는 불소 수용액 등을 들 수 있다.
상기 형성된 제2 트렌치(118)는 제1 패턴(104)들 사이에 위치하고, 상기 반도체 기판(100) 하부에 깊게 생성된 제2 개구와, 상기 제1 개구(110)보다 낮게 생성된 제3 개구(도시되지 않음)를 포함한다.
이처럼 상기 제2 트렌치(118)가 종래의 트렌치보다 낮은 높이를 가짐으로써, 종횡비가 감소하게 된다. 이로써, 이후 상기 제2 트렌치(118)에 소자 분리막을 메우는 동안 상기 소자 분리막 내의 보이드 및 심의 생성을 억제할 수 있다.
도 6을 참조하면, 상기 제2 트렌치(118)를 완전하게 매립하도록 상기 제1 패턴(104) 상에 소자 분리막(120)을 형성한다.
보다 상세하게 설명하면, 우선, 상기 제2 트렌치(118)를 완전하게 메우도록 상기 하드 마스크의 제1 패턴(104) 상에 소자 분리막(120)을 형성한다. 상기 제2 트렌치(118)를 채우는 소자 분리막(120)은 산화막으로써 상기 희생막과는 다르게 갭 매립 특성이 우수한 실리콘 산화막을 사용한다. 상기 갭 매립 특성이 우수한 실리콘 산화막은 USG(Undoped Silicate Glass), O3-TEOS USG(O3-TetraEthylOthoSilicate USG) 또는 고 밀도 플라즈마(High Density Plasma : HDP) 산화막 등이 있으며, 화학 기상 증착 공정을 사용하여 상기 제2 트렌치(118) 내에 소자 분리막(120)을 형성한다.
바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다.
이때, 상기 제2 트렌치(118)가 종래의 트렌치보다 종횡비가 감소되어 상기 제2 트렌치(118) 내부를 메우는 소자 분리막(120) 내에 보이드 및 심 등의 생성을 억제할 수 있다. 따라서, 상기 보이드 및 심으로 인한 반도체 소자의 불량을 미연에 방지할 수 있다.
도7을 참조하면, 상기 제1 패턴(104) 표면이 노출되도록 상기 소자 분리막(120)의 상부 일부를 제거하여 소자 분리막 패턴(122)을 형성한다. 이어서, 상기 제1 패턴(104)을 제거한다. 이때, 상기 제1 패턴(104)을 제거하는 동안 상기 소자 분리막 패턴(122)의 상부 일부가 식각될 수 있어, 도 7에 도시된 바와 같이 상기 소자 분리막 패턴(122)의 높이가 다소 낮아질 수 있다.
이하, 상기 소자 분리 영역 형성 방법을 사용하여 이미지 소자를 제조하는 방법에 대하여 설명하고자 한다.
이미지 소자의 형성 방법
도 8 내지 도 10은 도 1 내지 도 7에 설명된 소자 분리 영역 형성 방법을 이용하여 이미지 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 8을 참조하면, 반도체 기판(200)을 마련하다. 반도체 기판(200)은 P형 도펀트(dopant)가 도핑된 고농도 P형층(P++)과, P형에피층(P-Epi)이 적층된 구조를 갖는다.
이어서, 상기 반도체 기판(200) 상에 도 1 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행함으로써, 액티브 영역 및 필드 영역을 정의하기 위한 소자 분리 패턴(202)을 형성한다.
계속해서, 상기 소자 분리 패턴(202)이 형성된 반도체 기판(200) 상에 게이트 산화막(204) 및 게이트용 도전막(204)을 순차적으로 형성한다.
보다 상세하게 설명하면, 상기 반도체 기판(200) 상에 게이트 산화막(204)을 열 산화 공정에 의해 형성하여, 이어서, 상기 게이트 산화막(204) 상에 게이트 전극으로 사용될 도전막(204)을 형성한다.
상기 도전막(204)은 폴리실리콘을 포함하는 제1층 및 금속을 포함하는 제2층의 적층 구조로 이루어질 수 있다. 보다 구체적으로, 우선, 확산 공정, 이온 주입 또는 인-시튜 도핑(in-situ doping) 공정과 같은 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층(poly silicon)을 형성한다. 이어서, 상기 폴리실리콘층 상에 텅스텐(W), 티타늄(Ti), 텅스텐 실리콘(WSi) 또는 티타늄 질화물(TiN)과 같은 제2층을 형성함으로써, 상기 도전막(204)을 제1층 및 제2층의 적층 구조로 형성할 수 있다.
한편, 단위 픽셀에는 보통 4개 게이트 전극들을 포함하며, 상기 게이트 전극들은 트랜스퍼 게이트(transfer gate), 리셋 게이트(reset gate), 선택 게이트(selection gate) 및 액세스 게이트(excess gate)이다.
특히, 상기 트랜스퍼 게이트의 일 측에는 저전압 포토 다이오드가 매립되어 형성된다. 이때, 상기 포토 다이오드의 도핑 프로파일이 전하 운송 효율을 결정하기 되므로 상기 트랜스퍼 게이트 전극의 두께를 충분히 두껍게 하여 저전압 포토 다이오드를 형성하기 위한 고 에너지 N형 도펀트 이온 주입과 P형 도펀트 이온 주입을 트랜스퍼 게이트 전극의 일 측에서 자기 정렬할 수 있도록 한다.
여기서, 상기 트랜스퍼 게이트 전극의 두께를 충분히 두껍게 하지 않으면, 고 에너지 N형 도펀트 이온 주입 시, 상기 N형 도펀트가 상기 트랜스퍼 게이트 전극을 뚫고 들어가 고 에너지 P형 도펀트 이온 주입과 저 에너지 P형 이온 주입을 트랜스퍼 전극의 일 측에서 자기 정렬할 수 없게 되어 전하 운송 효율이 저하된다.
도 9를 참조하면, 상기 도전막(204) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 상기 도전막(204) 및 게이트 산화막(204)을 식각하여 게이트 전극(208, 210)을 형성한다.
이어서, 도시되어 있지는 않지만 선택적으로 상기 게이트 전극(208, 210) 측벽에 스페이서를 형성할 수 있다.
도 10을 참조하면, 상기 게이트 전극(208, 210)을 이온 주입 마스크 사용하여 N형 및 P형 도펀트를 순차적으로 주입함으로써, 게이트 전극(208, 210) 일 측과 일 소자 분리 영역 사이 노출된 반도체 기판(200) 표면 하부에 포토 다이오드(212)를 형성한다.
또한, 상기 게이트 전극(208, 210)의 타 측과 다른 소자 분리 영역 사이 노출된 반도체 기판(200) 표면 하부에 N형 도펀트가 주입된 플로팅 확산 영역(214)을 형성한다.
이로써, 이미지 소자의 단위 픽셀을 구성하는 포토 다이오드(212) 및 트랜지스터를 형성할 수 있다.
상기 이미지 소자를 제조하는데 있어서, 소자 분리 영역에서 제1 트렌치보다 종횡비가 낮은 제2 트렌치를 형성함으로써 상기 제2 트렌치 내부에 소자 분리막을 형성하는데 있어서, 상기 소자 분리막 내의 보이드 및 심의 생성을 미연에 억제할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 종래보다 종횡비가 감소된 트렌치를 형성하여 상기 트렌치 내부를 메우는 소자 분리막 내의 보이드 및 심의 생성을 억제할 수 있다. 따라서, 상기 보이드 및 심에 의해 발생되는 이미지 소자의 불량을 미연에 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판 상에 제1 패턴과, 상기 제1 패턴보다 두꺼운 제2 패턴이 적층된 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판을 식각함으로써, 상기 하드 마스크 패턴 사이에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내부를 메우도록 상기 하드 마스크 패턴 상에 희생막을 형성하는 단계;
    상기 희생막 상부 및 상기 제2 패턴을 제거하여 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴을 완전하게 제거하여 상기 제1 트렌치보다 얕은 깊이를 갖는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치를 완전하게 매립하는 소자 분리막을 형성하는 단계를 포함하는 소자 분리 영역 형성 방법.
  2. 제1항에 있어서, 상기 제1 패턴은 질화물 형성되고, 상기 제2 패턴은 산화물로 형성되는 것을 특징으로 하는 소자 분리 영역 형성 방법.
  3. 제1항에 있어서, 상기 희생막은 USG(Undoped Silicate Glass), ALD 산화막 (Atomic layer deposition SiO2) 또는 BPSG(Boron Phosphorus Silicate Glass) 인 것을 특징으로 하는 소자 분리 영역 형성 방법.
  4. 제1항에 있어서, 상기 희생막 패턴은 상기 희생막에 대하여 화학 기계적 연마 공정을 수행함으로써 형성되는 것을 특징으로 하는 소자 분리 영역 형성 방법.
  5. 제1항에 있어서, 상기 희생막 패턴은 습식 식각에 의해 제거되는 것을 특징으로 하는 소자 분리 영역 형성 방법.
  6. 제1항에 있어서, 상기 하드 마스크 패턴의 제1 패턴을 완전하게 제거하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 영역 형성 방법.
  7. 기판 상에 제1 패턴과, 상기 제1 패턴보다 두꺼운 제2 패턴이 적층된 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판을 식각함으로써, 상기 하드 마스크 패턴 사이에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내부를 메우도록 상기 하드 마스크 패턴 상에 희생막을 형성하는 단계;
    상기 희생막 상부 및 상기 제2 패턴을 제거하여 희생막 패턴을 형성하는 단 계;
    상기 희생막 패턴을 완전하게 제거하여 상기 제1 트렌치보다 얕은 깊이를 갖는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 완전하게 매립하는 소자 분리막을 형성하는 단계;
    상기 소자 분리막에 의해 한정되는 액티브 영역 상에 트랜지스터를 형성하는 단계; 및
    상기 소자 분리막과 접하도록 상기 액티브 영역 표면 아래에 포토 다이오드를 형성하는 단계를 포함하는 이미지 소자의 제조 방법.
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