JP2003318379A - 光電変換装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フォトダイオード間を分離する素子分離構造
の形成がフォトダイオードの感度の低下につながらず、
大信号時にも飽和を起こしにくい構造をもつ光電変換装
置及びその製造方法を提供すること。 【解決手段】 フォトダイオード間を素子分離する素子
分離構造、例えばＳＴＩ構造７ｂを基板の熱酸化によら
ない方法で形成し、素子分離構造７ｂに接してこれを取
り囲む第１導電型の半導体基板１中に第２導電型のチャ
ネルストッパ層６を形成する。さらに、フォトダイオー
ドの信号電荷蓄積領域として第１導電型の半導体層１８
を形成し、この周囲を第２導電型のウェル８、１０、１
１で取り囲み、基板１の他の領域から分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォトダイオード
が各受光領域にそれぞれ形成されている光電変換装置及
びその製造方法に関するものである。

【０００２】

【従来の技術】近年、デジタルカメラやインターネット
の急速な普及により、光学的な画像情報を電気信号に変
換し、デジタルデータとして取り込み、加工し、利用す
る機会が増えている。このため、固体撮像装置等の光電
変換装置に対しても小型化、低コスト化、高精細度・高
感度・広ダイナミックレンジ等の高性能化の要求が高ま
り、今後ますますフォトダイオード等の固体撮像素子の
微細化、高集積度化が進むと予想される。

【０００３】図８（ａ）及び（ｂ）は、それぞれ、従来
のイメージセンサ等のフォトダイオード（ＰＤ；Photo
Diode）を中心とした主要部の概略断面図及び概略平面
図の一例である。基板表面には、フォトダイオード間を
素子分離するために、各フォトダイオードの受光領域１
１４を電気的に絶縁するＬＯＣＯＳ（Local Oxidation
of Silicon）構造の素子分離構造１０７が形成されてい
る。

【０００４】図８の例では、基板にＮ型シリコン基板１
０１が用いられ、基板表面に形成されたＮ型シリコン層
１１８と、その下部のＰ型化した層１１２との界面でＰ
Ｎ接合によるフォトダイオードを形成している。以下、
素子分離構造１０７で囲まれた部分を受光領域１１４と
呼び、そのうちＰＮ接合が形成されている部分をセンサ
開口部１１５と呼んで、両者を区別することにする。セ
ンサ開口部１１５に入射した光は、ＰＮ接合部に達する
とそこで正孔と電子に変換され、入射光の光量に応じた
信号電荷（電子）がＮ型シリコン層１１８、更にはＮ型
層がＰ型化した層１１２に蓄積される。なお、最表面の
Ｐ⁺型シリコン層１１９は表面からの電荷のリークを防
止するものである。

【０００５】Ｎ型シリコン層１１８からなる信号電荷蓄
積領域は、素子分離構造１０７の下部とその周囲に形成
されたＰ型表面側ウェル１１１、基板の深い位置に形成
されたＰ型ディープウェル１０８、Ｐ型表面側ウェル１
１１とＰ型ディープウェル１０８とを電気的に接続する
ように素子分離構造１０７の下方に上下方向に長く形成
されたＰ型プラグ（Plug）ウェル１１０とによって側面
と底面とから取り囲まれている。これによって、Ｎ型信
号電荷蓄積領域は、基板内においても周辺素子から電気
的に分離され、信号電荷が漏洩する事が無い。

【０００６】次に、図８のフォトダイオードの製造方法
について説明する。

【０００７】まず、Ｎ型シリコン基板１０１の受光領域
１１４に酸化防止用のマスクである酸化シリコン膜及び
窒化シリコン膜を積層して形成した後、選択的な熱酸化
によって受光領域１１４の周囲にＬＯＣＯＳ構造の素子
分離構造１０７を形成する。

【０００８】次に、受光領域１１４を含む画素全体に、
加速電圧２ＭｅＶ、注入量（面密度）５×１０¹¹／ｃｍ
²でＢ⁺イオンをイオン注入し、続いて加熱による熱拡散
とアニール処理を行い、基板の深い位置にＰ型ディープ
ウェル１０８を形成する。

【０００９】次に、受光領域１１４と素子分離構造１０
７の一部をマスクしながら、素子分離構造１０７の下方
に、加速電圧１．５ＭｅＶ、注入量（面密度）８×１０
¹¹／ｃｍ²、及び加速電圧１．０ＭｅＶ、面密度３×１
０¹²／ｃｍ²でＢ⁺イオンをイオン注入し、続いて加熱に
よる熱拡散とアニール処理を行い、Ｐ型プラグウェル１
１０を形成する。

【００１０】ここでは、素子分離構造１０７の一部を覆
うマスクを用いて、Ｐ型プラグウェル１１０と半導体層
１１２との境界を、素子分離構造１０７の末端直下より
も、受光領域１１４からみていくらか後退した位置に形
成する。これは、信号電荷の蓄積容量を増加させるため
である。

【００１１】次に、センサ開口部１１５をマスクしなが
ら素子分離構造１０７の下部とその周囲に、加速電圧６
００ｋｅＶ、注入量（面密度）３×１０¹²／ｃｍ²；加
速電圧３８０ｋｅＶ、面密度３×１０¹²／ｃｍ²；及び
加速電圧１９０ｋｅＶ、注入量（面密度）６×１０¹²／
ｃｍ²でＢ⁺イオンをイオン注入し、続いて加熱による熱
拡散とアニール処理を行い、Ｐ型表面側ウェル１１１を
形成する。

【００１２】通常、Ｐ型表面側ウェル１１１は、フォト
ダイオード周辺に形成される制御回路（Logic回路）領
域につくられるＰウェルと同時に形成される。また、後
述する理由で、ＬＯＣＯＳ構造の素子分離構造１０７の
端部を０．１μｍほどの幅をもって被覆する（受光領域
１１４側にはみ出す）ように形成される。

【００１３】続いて、センサ開口部１１５以外の部分を
マスクしながら、センサ開口部１１５に加速電圧３００
ｋｅＶ、注入量（面密度）２×１０¹²／ｃｍ²でＡｓ⁺イ
オンをイオン注入し、続いて加熱アニール処理を行い、
Ｎ型シリコン層１１８を形成する。

【００１４】最後に、同じマスクを用いて、加速電圧５
０ｋｅＶ、面密度１×１０¹³／ｃｍ ²でＢＦ₂ ⁺イオンを
イオン注入し、続いて加熱アニール処理を行い、Ｐ⁺型
シリコン層１１９を形成する。これで、加熱処理の過程
での不純物拡散によりＰ型化したシリコン層１１２とＮ
型シリコン層１１８の界面にＰＮ接合（フォトダイオー
ド）が形成される。従って、上から見てＰ型表面側ウェ
ル１１１で囲まれた領域が、センサ開口部１１５とな
る。

【００１５】

【発明が解決しようとする課題】微細化、高集積度化と
いう立場からみた図８のフォトダイオードの問題点は、
ＬＯＣＯＳ構造の素子分離構造１０７の末端から受光領
域１１４側に０．１μｍほどの幅で作られたＰ型表面側
ウェル１１１のはみ出し部分１１６の存在にある（図８
（ｂ））。このようなはみ出し部分１１６があると、そ
の分だけセンサ開口部１１５は受光領域１１４より小さ
くなるから、単位画素中に占めるセンサ開口部１１５の
面積割合であるセンサ開口率が小さくなり、フォトダイ
オードの感度が低下する原因になる。

【００１６】このようなセンサ開口率の低下は、高精細
度化によって単位画素の面積が小さくなるほど相対的に
大きくなり、フォトダイオードを微細化する上での大き
な障害になる。

【００１７】そもそもＰ型表面側ウェル１１１のはみ出
し部分１１６は、素子分離構造１０７の形成方法として
基板を選択的に熱酸化するという方法を用いたため、漏
洩電流を抑制するために必然的に設けざるを得なくなっ
た部分である。

【００１８】例えば、上述したＬＯＣＯＳ構造の素子分
離構造１０７の形成工程では、受光領域１１４を窒化シ
リコン膜でマスクして周囲の基板を選択的に熱酸化する
ことにより、酸化シリコンからなる絶縁材を形成する。
このとき、熱酸化によって形成された酸化シリコンがす
そ野をひくように窒化シリコン膜の下に侵入し、受光領
域１１４側に「bird's beak(鳥のくちばし)」と呼ばれ
る基板の歪みの大きい境界領域を形成する。このような
境界領域では、構造的なストレスが集中しているため、
結晶の格子欠陥や界面準位に起因する電荷の漏洩が起こ
りやすい。

【００１９】Ｐ型表面側ウェル１１１の受光領域１１４
側へのはみ出し部分１１６は、この境界領域を包み込
み、Ｎ型シリコン層１１６と絶縁するためのものであ
る。これによって、漏洩電流は抑制されるが、前述した
通り、センサ開口率の減少・フォトダイオードの感度低
下の原因となり、フォトダイオードを微細化する上での
大きな障害になる。

【００２０】本発明は、上記のような事情に鑑みてなさ
れたものであって、その目的は、フォトダイオード間を
素子分離する素子分離構造の形成が、フォトダイオード
の感度の低下につながりにくい構造をもつ光電変換装置
及びその製造方法を提供することである。

【００２１】

【課題を解決するための手段】即ち、本発明は、フォト
ダイオードが各受光領域にそれぞれ形成されている光電
変換装置であって、第１導電型の半導体基体と、前記半
導体基体上に形成され、前記フォトダイオード間を素子
分離するために形成された凹部内に絶縁膜が埋め込まれ
てなる素子分離構造と、前記素子分離構造に接してこれ
を取り囲むように前記半導体基体中に形成された第２導
電型のチャネルストッパ層と、前記受光領域の表面に形
成された、前記フォトダイオードを構成する第１導電型
の半導体層と、前記第１導電型の半導体層に接してその
下部に形成された第２導電型の半導体層と、前記受光領
域側の前記素子分離構造の端部に対し、前記受光領域の
外方位置にて前記受光領域を取り囲むように形成された
第２導電型の第１のウェルと、前記受光領域の底部に形
成された第２導電型の第２のウェルとを有する光電変換
装置に係わり、前記素子分離構造が、特にＳＴＩ（Shal
low Trench Isolation）構造である光電変換装置に係わ
る。

【００２２】また、本発明は、フォトダイオードが各受
光領域にそれぞれ形成されている光電変換装置の製造方
法であって、第１導電型の半導体基体上に、前記フォト
ダイオード間を素子分離するために形成された凹部内に
絶縁膜が埋め込まれてなる素子分離構造を形成する工程
と、前記素子分離構造に接してこれを取り囲むように、
前記半導体基体中に第２導電型のチャネルストッパ層を
形成する工程と、前記受光領域の表面に、前記フォトダ
イオードを構成する第１導電型の半導体層を形成する工
程と、前記第１導電型の半導体層に接してその下部に第
２導電型の半導体層を形成する工程と、前記受光領域側
の前記素子分離構造の端部に対し、前記受光領域の外方
位置にて前記受光領域を取り囲むように、第２導電型の
第１のウェルを形成する工程と、前記受光領域の底部に
第２導電型の第２のウェルを形成する工程とを有する光
電変換装置の製造方法に係わり、前記素子分離構造が、
特にＳＴＩ構造である光電変換装置の製造方法に係わ
る。

【００２３】本発明によれば、前記素子分離構造におい
ても、歪みの大きい境界領域が周囲に形成されるが、前
記凹部の形成後に前記凹部からの不純物ドーピングによ
り前記境界領域に前記第２導電型のチャネルストッパ層
を形成できるため、ＬＯＣＯＳ構造と比較して、チャネ
ルストッパ層を薄くすることができる。このため、前記
素子分離構造によって囲まれる前記受光領域のほぼ全域
をセンサ開口部として用いることができる。

【００２４】また、前記ＳＴＩ構造は、素子分離のため
の絶縁材料の幅をＬＯＣＯＳ構造等と比べてかなり狭め
ることができるので、前記素子分離構造自体の面積も縮
小できる。

【００２５】以上から、単位画素中に占めるセンサ開口
部の面積割合であるセンサ開口率を増加させ、フォトダ
イオードの感度を向上させることができる。

【００２６】また、本発明によれば、前記素子分離構造
の末端直下に対し、前記受光領域の外方位置にまで広が
った前記第２導電型の半導体層が、信号電荷蓄積領域と
して用いられる。このため、大光量時に多量の信号電荷
が発生しても飽和することなく信号電荷を蓄積できるの
で、大きなダイナミックレンジを実現することができ
る。

【００２７】

【発明の実施の形態】本発明においては、第２導電型の
第１のウェルを、前記第２導電型の第２のウェル（ディ
ープウェル）上のプラグウェルと、このプラグウェルと
同一パターンの表面側ウェルとで構成し、この表面側ウ
ェルと前記第１導電型の半導体層下の半導体層との界面
を前記素子分離構造の下に形成するのがよい。

【００２８】前記第２導電型のチャネルストッパ層を形
成するに際しては、前記凹部に酸化物の埋め込みを行う
前に、前記凹部の壁面からのイオン注入によって形成す
るのがよい。あるいは、前記凹部に埋め込んだ絶縁物材
料からのイオンの熱拡散によって形成するのもよい。

【００２９】また、前記素子分離構造を形成するに際し
ては、前記凹部に気相成長法によって素子分離用の絶縁
材料を埋め込むのがよい。

【００３０】また、前記第２導電型のウェルを形成する
に際しては、大きな加速電圧によるイオン注入とそれに
続く加熱による熱拡散とアニール処理によって第２のウ
ェルを形成し、同一マスクを用いた異なる加速電圧によ
る複数回のイオン注入とそれに続く加熱による熱拡散と
アニール処理によって第１のウェルを形成するのがよ
い。

【００３１】イオン注入法によれば、所定の位置に所望
の濃度のドーパントを精度良くドーピングすることがで
きる。このため、例えば熱拡散法では不可能な、前記半
導体基体の深部にウェルを形成することができる。

【００３２】本発明に基づいて、固体撮像装置を製造す
るのがよい。

【００３３】以下、本発明に基づく実施の形態を図面参
照下に具体的に説明する。

【００３４】実施の形態１ 図１（ａ）及び（ｂ）は、それぞれ、本発明の実施の形
態の一例であるイメージセンサのフォトダイオードを中
心とした主要部の概略断面図（ａ）と概略平面図（ｂ）
である。この例では、基板にＮ型シリコン基板１が用い
られ、フォトダイオード間を素子分離するために、各フ
ォトダイオードの受光領域１４を電気的に絶縁するＳＴ
Ｉ構造が素子分離構造７ｂとして形成されている。

【００３５】受光領域１４の基板深くに形成されたＰ型
シリコン層８（実際には、その上のＰ型化した層１２）
とその上部のＮ型シリコン層１８とがその界面でＰＮ接
合によるフォトダイオード（ＰＤ；Photo Diode）を形
成している。以下、素子分離構造７ｂで囲まれた部分を
受光領域１４と呼び、そのうちＰＮ接合が形成されてい
る部分をセンサ開口部１５と呼んで、両者を区別するこ
とにする。センサ開口部１５に入射した光は、ＰＮ接合
部に達するとそこで正孔と電子に変換され、入射光の光
量に応じた信号電荷（電子）がＮ型領域１８付近に蓄積
される。

【００３６】Ｎ型シリコン層１８からなる信号電荷蓄積
領域は、素子分離構造７ｂの下部とその周囲に形成され
たＰ型表面側ウェル１１、基板の深い位置に形成された
Ｐ型ディープウェル８、Ｐ型表面側ウェル１１とＰ型デ
ィープウェル８とを電気的に接続するように素子分離構
造７ｂの下方に上下方向に長く形成されたＰ型プラグ
（Plug）ウェル１０とによって側面と底面とから取り囲
まれている。これによって、Ｎ型信号電荷蓄積領域は、
基板内においても周辺素子から電気的に分離され、信号
電荷が漏洩する事が無い。

【００３７】Ｐ型表面側ウェル１１及びＰ型プラグウェ
ル１０とＰ型領域１２との境界は、ＳＴＩ素子分離構造
７ｂの末端直下よりも、受光領域１４からみて０．２μ
ｍ後退した位置に形成される。これは、信号電荷の蓄積
容量を増加させるためである。

【００３８】図１（ｂ）と図８（ｂ）を見比べてみる
と、本実施の形態によるイメージセンサと従来例のイメ
ージセンサの違いが最もよく理解できる。図１（ｂ）に
は、図８（ｂ）にみられた受光領域１１４に入り込んだ
Ｐ型表面側ウェルのはみ出し部１１６がなく、代わり
に、後述の凹部（トレンチ溝）からの不純物拡散による
薄いＰ⁺型チャネルストッパ層６があるのみである。Ｐ⁺
型チャネルストッパ層６の厚さは０．１μｍ以下、例え
ば３０ｎｍほどであるので、ＳＴＩ素子分離構造７ｂで
囲まれた受光領域１４とセンサ開口部１５とがほとんど
同じになり、Ｐ型表面側ウェルによるサイズシュリンク
がない分、従来よりもセンサ開口部１５の面積が大きく
なり、フォトダイオードの感度が向上する。

【００３９】実施の形態２ 図２〜４は、本発明の実施の形態の１例である光電変換
装置の製造方法によって、実施の形態１で示したイメー
ジセンサを作製する工程を工程順に示す主要部概略断面
図である。ここでは、Ｐ⁺型チャネルストッパ層６を、
イオン注入法によって形成する。

【００４０】まず、受光領域１４の周囲に素子分離構造
としてＳＴＩ構造７ｂを形成するために、ＣＶＤ（Chem
ical Vapor Deposition）法等によりＮ型半導体基板１
の表面上に酸化シリコン膜２及び窒化シリコン膜３を積
層して形成した後、ＳＴＩ構造７ｂのトレンチ溝４のパ
ターンに対応した形状にこれらの膜２及び３をパターニ
ングする（図２（ａ））。

【００４１】次に、図２（ｂ）のように、酸化シリコン
膜２及び窒化シリコン膜３をマスクとして、ドライエッ
チング（反応性イオンエッチング）等によりシリコンを
エッチング除去して、トレンチ溝４を形成する。

【００４２】次に、図２（ｃ）のように、トレンチ溝４
の内壁を熱酸化して、トレンチ溝４内壁に薄い酸化シリ
コン膜５を形成する。

【００４３】次に、トレンチ溝４を酸化シリコンで埋め
る前に、図２（ｄ）のように、基板垂直方向から３０度
傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面
密度）２×１０¹³／ｃｍ²でＢＦ₂ ⁺イオンをトレンチ溝
４の内壁からイオン注入して、Ｐ⁺型チャネルストッパ
層６を形成する。

【００４４】次に、図３（ｅ）のように、ＣＶＤ（Chem
ical Vapor Deposition）法等により酸化シリコン７ａ
を堆積させ、トレンチ溝４に酸化シリコン７ａを埋め込
む。

【００４５】次に、図３（ｆ）のように、ＣＭＰ（Chem
ical Mechanical Polishing）法等により表面を研磨し
て、余分な酸化シリコン、窒化シリコン膜３、酸化シリ
コン膜２を順次除去して、ＳＴＩ素子分離構造７ｂを完
成する。

【００４６】次に、図３（ｇ）のように、受光領域１４
を含む画素全体に、加速電圧２ＭｅＶ、注入量（面密
度）５×１０¹¹／ｃｍ²でＢ⁺イオンをイオン注入し、続
いて加熱による熱拡散とアニール処理を行い、基板の深
い位置にＰ型ディープウェル８を形成する。

【００４７】次に、図３（ｈ）のように、受光領域１４
とＳＴＩ素子分離構造７ｂの一部をマスク９で覆いなが
ら、ＳＴＩ構造７ｂの下方に、加速電圧１．５ＭｅＶ、
注入量（面密度）８×１０¹¹／ｃｍ²、及び加速電圧
１．０ＭｅＶ、面密度３×１０^{1 2}／ｃｍ²でＢ⁺イオンを
イオン注入し、続いて加熱による熱拡散とアニール処理
を行い、Ｐ型プラグウェル１０を形成する。

【００４８】次に、図４（ｉ）のように、同一マスク９
を用いてＳＴＩ構造７ｂの下に、加速電圧６００ｋｅ
Ｖ、注入量（面密度）３×１０¹²／ｃｍ²；加速電圧３
８０ｋｅＶ、面密度３×１０¹²／ｃｍ²；及び加速電圧
１９０ｋｅＶ、注入量（面密度）６×１０¹²／ｃｍ²で
Ｂ⁺イオンをイオン注入し、続いて加熱による熱拡散と
アニール処理を行い、Ｐ型表面側ウェル１１を形成す
る。このように同一マスクを用いてウェル１０と１１を
形成するので、マスク形成工程が１回で済み、工程数の
削減効果がある。

【００４９】通常、Ｐ型表面側ウェル１１は、フォトダ
イオード周辺に形成される制御回路（Logic回路）領域
につくられるＰ型ウェルと同時に形成される。また、Ｐ
型表面側ウェル１１の形成によって受光領域１４の下方
のＮ型シリコン領域が他のＮ型シリコン領域から分断さ
れたことになる。また、ウェル形成時の熱拡散により、
Ｎ型基板がＰ型化し、Ｐ型ウェルに囲まれたＰ型層１２
が形成される。

【００５０】最後に、フォトダイオードを形成する。図
４（ｊ）のように、センサ開口部１５以外の部分をマス
クしながら、センサ開口部１５に加速電圧３００ｋｅ
Ｖ、注入量（面密度）２×１０¹²／ｃｍ²でＡｓ⁺イオン
をイオン注入し、続いて加熱アニール処理を行い、Ｎ型
シリコン層１８を形成する。これで、Ｐ型シリコン層１
２とＮ型シリコン層１８との界面にＰＮ接合（フォトダ
イオード）が形成される。従って、図１（ｂ）に示すよ
うに、平面図上でＰ⁺型チャネルストッパ層６で囲まれ
た領域が、センサ開口部１５となる。

【００５１】次に、図４（ｋ）のように、受光部１４以
外の部分をマスクしながら、加速電圧５０ｋｅＶ、面密
度１×１０¹³／ｃｍ²でＢＦ₂ ⁺イオンをイオン注入し、
続いて加熱アニール処理を行い、Ｐ⁺型シリコン層１９
を形成する。

【００５２】次に、マスクを除去して、イメージセンサ
が完成する（図４（ｌ））。

【００５３】実施の形態３ 図５〜７は、本発明の実施の形態の他の例である光電変
換装置の製造方法によって、実施の形態１で示したイメ
ージセンサを作製する工程を工程順に示す主要部概略断
面図である。

【００５４】ここでは、Ｐ⁺型チャネルストッパ層６
を、イオン注入法ではなく、ＳＴＩ素子分離構造３７ｂ
となるポリシリコン３７ａに含まれるＢ⁺イオンの拡散
によって形成する。他の工程は実施の形態２と同様であ
るので、するその部分の説明は、実施の形態２に示した
説明を参照するものとする。

【００５５】まず、受光領域１４の周囲に素子分離構造
としてＳＴＩ構造３７ｂを形成するために、図５（ａ）
〜（ｃ）の工程により、トレンチ溝４を形成し、内壁を
熱酸化して、酸化シリコン層５を形成する。

【００５６】次に、図５（ｄ）のように、ＣＶＤ（Chem
ical Vapor Deposition）法等によりＢ⁺イオンを高濃度
に含有したポリシリコン３７ａを堆積させ、トレンチ溝
４にＢ⁺含有ポリシリコン３７ａを埋め込む。

【００５７】次に、図６（ｅ）のように、酸化性雰囲気
中での加熱によりポリシリコンを酸化しながら、Ｂ⁺イ
オンをトレンチ溝４の周囲のＮ型シリコン基板１中に拡
散させ、Ｐ⁺型チャネルストッパ層６を形成する。これ
は、熱処理のみでオートドーピングにより実現できるの
で、実施の形態２のようなイオン注入よりも作業が容易
となる。

【００５８】次に、図６（ｆ）のように、ＣＭＰ（Chem
ical Mechanical Polishing）法等により表面を研磨し
て、余分なＢ⁺含有酸化シリコン（ポリシリコンの酸化
物）３７ｂ、窒化シリコン膜３、酸化シリコン膜２を順
次除去して、Ｂ⁺含有酸化シリコンが埋め込まれたＳＴ
Ｉ素子分離構造３７ｂを完成する。

【００５９】これより、図６（ｇ）〜図７（ｌ）で、Ｐ
型ウェルとＮ型ウェル、及びフォトダイオードを順次形
成して、イメージセンサを完成するのは、実施の形態２
と同様であり、作製された構造も実施の形態１と同様で
あるから、上述したと同様の効果が得られる。

【００６０】以上、本発明を実施の形態に基づいて説明
したが、本発明はこれらの例に何ら限定されるものでは
なく、発明の主旨を逸脱しない範囲で適宜変更可能であ
ることは言うまでもない。

【００６１】例えば、上述のウェル形成のイオン注入
は、ＳＴＩによる素子分離構造の形成以前に行ってもよ
い。また、上述の各半導体領域の導電型を逆にしてもよ
い。

【００６２】

【発明の作用効果】本発明によれば、前記素子分離構造
においても、歪みの大きい境界領域が周囲に形成される
が、前記凹部の形成後に前記凹部からの不純物ドーピン
グにより前記境界領域に前記第２導電型のチャネルスト
ッパ層を形成できるため、ＬＯＣＯＳ構造と比較して、
チャネルストッパ層を薄くすることができる。このた
め、素子分離構造によって囲まれる前記受光領域のほぼ
全域をセンサ開口部として用いることができる。

【００６３】また、特にＳＴＩ構造は、素子分離のため
の絶縁材の幅をＬＯＣＯＳ構造等と比べてかなり狭める
ことができるので、素子分離構造自体の面積も縮小でき
る。

【００６４】以上から、単位画素中に占めるセンサ開口
部の面積割合であるセンサ開口率を増加させ、フォトダ
イオードの感度を向上させることができる。

【００６５】また、本発明によれば、素子分離構造の末
端直下に対し、受光領域の外方位置にまで広がった第１
導電型の半導体層が、信号電荷蓄積領域として用いられ
る。このため、大光量時に多量の信号電荷が発生しても
飽和することなく信号電荷を蓄積できるので、大きなダ
イナミックレンジを実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の一例による光電変換装置
の主要部の概略断面図（ａ）と概略平面図（ｂ）であ
る。

【図２】本発明の実施の形態の一例による光電変換装置
の作製工程を示す主要部概略断面図である。

【図３】同、光電変換装置の作製工程を示す主要部概略
断面図である。

【図４】同、光電変換装置の作製工程を示す主要部概略
断面図である。

【図５】本発明の実施の形態の他の例による光電変換装
置の作製工程を示す主要部概略断面図である。

【図６】同、光電変換装置の作製工程を示す主要部概略
断面図である。

【図７】同、光電変換装置の作製工程を示す主要部概略
断面図である。

【図８】従来の光電変換装置の一例の主要部概略断面図
（ａ）と主要部概略平面図（ｂ）である。

【符号の説明】

１…Ｎ型半導体基板、２…酸化シリコン膜、３…窒化シ
リコン膜、４…トレンチ溝、５…酸化シリコン膜、６…
Ｐ⁺型チャネルストッパ層、７ａ…酸化シリコン、７ｂ
…素子分離構造（ＳＴＩ構造）、８…Ｐ型ディープウェ
ル、９…マスク、１０…Ｐ型プラグウェル、１１…Ｐ型
表面側ウェル、１２…Ｐ型シリコン層、１３…マスク、
１４…受光領域、１５…センサ開口部、１８…Ｎ型シリ
コン層、１９…Ｐ⁺型シリコン層、２０…マスク、３７
ａ…Ｂ⁺含有ポリシリコン、３７ｂ…素子分離構造（Ｓ
ＴＩ構造）、１０１…Ｎ型半導体基板、１０２…酸化シ
リコン膜、１０７…素子分離構造（ＬＯＣＯＳ構造）、
１０８…Ｐ型ディープウェル、１１０…Ｐ型プラグウェ
ル、１１１…Ｐ型表面側ウェル、１１２…Ｐ型シリコン
層、１１４…受光領域、１１５…センサ開口部、１１６
…Ｐ型表面側ウェルのはみ出し部分、１１８…Ｎ型シリ
コン層、１１９…Ｐ⁺型シリコン層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AB01 BA06 CA03 CA32 FA26 FA27 FB22 5F032 AA34 AA44 AA45 AA77 AB03 AC01 BB01 CA03 CA21 CA23 DA02 DA23 DA33 DA43 DA53 DA74 5F049 MA02 MB03 NA01 NB05 PA10 PA14 QA03 QA14 QA15 RA03 RA04 SS03

Claims (13)

【特許請求の範囲】
1. 【請求項１】 フォトダイオードが各受光領域にそれぞ
   れ形成されている光電変換装置であって、 第１導電型の半導体基体と、 前記半導体基体上に形成され、前記フォトダイオード間
   を素子分離するために形成された凹部内に絶縁膜が埋め
   込まれてなる素子分離構造と、 前記素子分離構造に接してこれを取り囲むように前記半
   導体基体中に形成された第２導電型のチャネルストッパ
   層と、 前記受光領域の表面側に形成された、前記フォトダイオ
   ードを構成する第１導電型の半導体層と、 前記受光領域側の前記素子分離構造の端部に対し、前記
   受光領域の外方位置にて前記受光領域を取り囲むように
   形成された第２導電型の第１のウェルと、 前記受光領域の底部に形成された第２導電型の第２のウ
   ェルとを有する光電変換装置。
2. 【請求項２】 前記素子分離構造がＳＴＩ（Shallow Tr
   ench Isolation）構造である、請求項１に記載した光電
   変換装置。
3. 【請求項３】 前記第２導電型の第１のウェルが、前記
   第２導電型の第２のウェル（ディープウェル）上のプラ
   グウェルとこのプラグウェルと同一パターンの表面側ウ
   ェルとからなり、この表面側ウェルと前記第１導電型の
   半導体層下の半導体層との界面が、前記素子分離構造の
   下に位置している、請求項１に記載した光電変換装置。
4. 【請求項４】 前記光電変換装置が固体撮像装置であ
   る、請求項１に記載した光電変換装置。
5. 【請求項５】 フォトダイオードが各受光領域にそれぞ
   れ形成されている光電変換装置の製造方法であって、 第１導電型の半導体基体上に、前記フォトダイオード間
   を素子分離するために形成された凹部内に絶縁膜が埋め
   込まれてなる素子分離構造を形成する工程と、 前記素子分離構造に接してこれを取り囲むように、前記
   半導体基体中に第２導電型のチャネルストッパ層を形成
   する工程と、 前記受光領域の表面側に、前記フォトダイオードを構成
   する第１導電型の半導体層を形成する工程と、 前記受光領域側の前記素子分離構造の端部に対し、前記
   受光領域の外方位置にて前記受光領域を取り囲むよう
   に、第２導電型の第１のウェルを形成する工程と、 前記受光領域の底部に第２導電型の第２のウェルを形成
   する工程とを有する光電変換装置の製造方法。
6. 【請求項６】 前記素子分離構造がＳＴＩ（Shallow Tr
   ench Isolation）構造である、請求項５に記載した光電
   変換装置の製造方法。
7. 【請求項７】 前記第２導電型の第１のウェルが、前記
   第２導電型の第２のウェル（ディープウェル）上のプラ
   グウェルとこのプラグウェルと同一パターンの表面側ウ
   ェルとからなり、この表面側ウェルと前記第１導電型の
   半導体層下の半導体層との界面を、前記素子分離構造の
   下に形成する、請求項５に記載した光電変換装置の製造
   方法。
8. 【請求項８】 前記凹部を形成後、前記凹部に酸化物の
   埋め込みを行う前に、前記凹部トレンチ壁面からイオン
   注入することによって前記第２導電型のチャネルストッ
   パ層を形成する、請求項５に記載した光電変換装置の製
   造方法。
9. 【請求項９】 前記凹部を形成後、前記凹部に埋め込ん
   だ絶縁物材料からのイオンの拡散によって前記第２導電
   型のチャネルストッパ層を形成する、請求項５に記載し
   た光電変換装置の製造方法。
10. 【請求項１０】 前記凹部を形成した後、前記凹部に気
    相成長法によって素子分離用の絶縁材料を埋め込む、請
    求項５に記載した光電変換装置の製造方法。
11. 【請求項１１】 前記第２導電型の第１のウェルをイオ
    ン注入によって形成する、請求項５に記載した光電変換
    装置の製造方法。
12. 【請求項１２】 前記第１導電型の半導体層下の半導体
    層を側面から取り囲む前記第２導電型の第１のウェル
    を、同一マスクを用いた異なるイオン加速電圧による複
    数回のイオン注入によって形成する、請求項７に記載し
    た光電変換装置の製造方法。
13. 【請求項１３】 固体撮像装置を製造する、請求項５に
    記載した光電変換装置の製造方法。