KR20070094453A - 피에조 저항 소자 및 그 제조 방법 - Google Patents

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KR20070094453A
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groove
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piezoresistive element
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나오카츠 이케가미
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 외부 전계의 영향 (표면 전계 효과) 에 의한 저항치 변동이 적은 피에조 저항 소자 및 그 제조 방법을 제공하는 것을 제 1 과제로 한다. 또한, 브레이크다운 내압이 높고, 리크 전류가 작은 피에조 저항 소자 및 그 제조 방법을 제공하는 것을 제 2 과제로 한다.
(해결수단) 피에조 저항 소자를 제조하는 방법에 있어서, 반도체 기판에 홈을 형성하는 공정; 홈의 내부에 반도체 기판과 상이한 도전형의 저항층을 형성하는 공정; 및 저항층의 상부에 반도체 기판과 동일한 도전형의 실리콘층을 형성하는 공정을 포함하는 것을 특징으로 한다. 또한, 본 발명의 제 2 양태에 관련된 피에조 저항 소자는, 반도체 기판 내에 형성된 한 쌍의 컨택트 영역; 반도체 기판과 상이한 도전형이고, 반도체 기판의 한 쌍의 컨택트 영역 사이에 형성된 홈의 내부에 형성된 저항층; 및 반도체 기판과 동일한 도전형이고, 저항층 위에 형성된 실리콘층을 구비한 것을 특징으로 한다.
가속도 센서, 피에조 저항 소자

Description

피에조 저항 소자 및 그 제조 방법{PIEZORESISTANCE DEVICE AND METHOD FOR MANUFACTURING THEREOF}
도 1 은 본 발명의 실시예에 관련된 가속도 센서 (반도체 장치) 의 개략 구조를 나타내는 평면도.
도 2 는 실시예에 관련된 가속도 센서 (반도체 장치) 의 개략 구조를 나타내는 저면도 (이면도).
도 3 은 실시예에 관련된 가속도 센서 (반도체 장치) 에 사용되는 마스크 패턴을 나타내는 평면도.
도 4 는 실시예에 관련된 가속도 센서 (반도체 장치) 에 사용되는 피에조 저항 소자의 배치를 나타내는 평면도.
도 5 는 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
도 6 은 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
도 7 은 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
도 8 은 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
도 9 는 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
도 10 은 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자의 제조 공정을 나타내는 단면도.
(부호의 설명)
10: 가속도 센서 12: 빔
14: 추 18: 피에조 저항 소자
106: SOI 층 110: 컨택트 영역
114: 홈 120: 저항층
124a: 다결정막 130: 알루미늄 배선
(특허 문헌 1) 일본 공개특허공보 평7-225240호
(특허 문헌 2) 일본 공개특허공보 평7-131035호
본 발명은, 피에조 저항 소자의 구조 및 그 제조 방법 그리고, 당해 피에조 저항 소자를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 미세 가공 기술을 응용한 마이크로 머신 기술을 사용하여 수백 마이크론 정도의 매우 미소한 구조체를 제조하는 방법이 주목받고 있다. 이러한 미소 구조체는, 각종 센서나 광통신 분야에서의 광 스위치, 고주파 부품 등으로의 응용이 검토되고 있다. 일반적으로, 이러한 마이크로 머신 응용 부품은 반도체 프로세스를 사용하여 제조되기 때문에, 신호 처리계 LSI 와 칩 상에서 집적화하는 것이 가능하다. 그 결과, 어느 하나의 기능을 가진 시스템을 칩 상에 구축하는 것이 가능해진다. 미국에서는 이러한 기능을 가진 소자는 MEMS (Micro Electrical Mechanical System), 유럽에서는 MIST (Micro System Technology) 라고 불리고 있다.
MEMS (MIST) 의 응용 부품으로서 널리 사용되고 있는 것의 하나로 가속도 센서가 있다. 가속도 센서는, 자동차의 에어 백이나 지진 활동 등의 지하 환경 정보 계측 시스템, IT 부품의 내진 시스템 등에 폭넓게 이용되고 있다. 특허문헌 1 에는, MEMS 구조를 채용한 피에조형 가속도 센서가 개시되어 있다.
종래, 피에조 저항 소자를 반도체 기판 내에 제작하는 방법으로는 이하와 같은 방법이 알려져 있다.
(1) 확산법 또는 이온 주입법에 의해서 반도체 기판에 불순물을 첨가함으로써, 기판의 표면에 저항층을 형성한다.
(2) 반도체 기판 표면에 불순물 확산층을 형성한 후, 그 위에 도전형이 반대인 불순물 확산층을 추가로 형성함으로써, 반도체 기판 내부에 매립 저항층을 형성한다.
(3) 특허문헌 2 에 개시된 바와 같이, 반도체 기판 (예를 들어, n 형) 에 그 기판 표면층의 도전형을 잔류시킨 상태로, 당해 반도체 기판과는 상이한 도전형 (예를 들어, p 형) 의 도펀트를 고에너지 (예를 들어, 1MeV) 로 이온 주입함으로써, 기판 내부에 매립 저항층을 형성한다.
그러나, 상기 서술한 (1) 의 방법에서는, 저항층이 기판 표면에 위치하기 때문에, 외부 전계의 영향 (표면 전계 효과) 을 받아 저항치가 변동한다는 문제가 있다. 한편, (2) 의 방법에 의하면, 저항층이 기판 내부에 매립되기 때문에, 외부 전계의 영향은 적지만, 불순물의 2 중 확산에 의해 고농도의 확산층끼리의 결합이 형성되어, 결합의 브레이크다운 전압이 낮고, 리크 전류에 의한 노이즈가 크다는 등의 문제가 있다. 또한, (3) 의 방법에 의하면, 저항층이 기판 내부에 매립되기 때문에, 불순물의 2 중 확산에 의한 문제는 없어지지만, 매립 확산층 형성을 위해 MeV 레벨의 고에너지 이온을 주입하기 때문에, 실리콘 표면층에는 결정 결함이 발생한다. 이 결정 결함은, 그 후의 열처리에 의해 어느 정도는 회복되지만 완전히 소멸되지는 않고 잔존할 가능성이 있다. 이러한 프로세스에 기인하는 결함은, 피에조 저항 소자를 형성하는 빔 부분의 충격 내성을 열화시키거나, 진동 수명을 열화시키는 등, 신뢰성 열화의 원인이 됨이 알려져 있다. 이 점에 관해서는, 예를 들어, Microelectronics Reliability 1 (2001) 1657-1662 또는, Sensors and Actuators A110 (2004) 150-156 에 설명되어 있다.
본 발명은, 상기한 바와 같은 상황을 감안하여 이루어진 것으로, 외부 전계의 영향 (표면 전계 효과) 에 의한 저항치 변동이 적은 피에조 저항 소자 및 그 제 조 방법을 제공하는 것을 제 1 목적으로 한다.
본 발명의 제 2 목적은, 브레이크다운 내압이 높고, 리크 전류가 작은 피에조 저항 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 3 목적은, 충격 내성이 우수하고, 진동 수명이 길다는 등, 신뢰성 높은 피에조 저항 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 4 목적은, 외부 전계의 영향 (표면 전계 효과) 에 의한 저항치 변동이 적은 피에조 저항 소자를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 5 목적은, 브레이크다운 내압이 높고, 리크 전류가 작은 피에조 저항 소자를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 제 6 목적은, 충격 내성이 우수하고, 진동 수명이 길다는 등, 신뢰성 높은 피에조 저항 소자를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 양태는, 피에조 저항 소자를 제조하는 방법에 있어서, 반도체 기판에 홈을 형성하는 공정; 상기 홈의 내부에 상기 반도체 기판과 상이한 도전형의 저항층을 형성하는 공정; 및 상기 저항층의 상부에 상기 반도체 기판과 동일한 도전형의 실리콘층을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제 2 양태는, 피에조 저항 소자를 갖는 반도체 장치의 제조 방법 에 있어서, 상기 피에조 저항 소자를 형성함에 있어서, 반도체 기판 상의 컨택트홀 형성 영역에 대응하는 위치에 이온 주입을 실시하여 한 쌍의 컨택트 영역을 형성하고; 상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 홈을 형성하고; 상기 홈의 내부에 상기 반도체 기판과 상이한 도전형의 저항층을 형성하고; 상기 저항층의 상부에 상기 반도체 기판과 동일한 도전형의 실리콘층을 형성하며; 상기 한 쌍의 컨택트 영역에 배선을 실시하는 것을 특징으로 한다.
본 발명의 제 3 양태는, 반도체 기판 내에 형성되는 피에조 저항 소자에 있어서, 상기 반도체 기판 내에 형성된 한 쌍의 컨택트 영역; 상기 반도체 기판과 상이한 도전형이고, 상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 형성된 홈의 내부에 형성된 저항층; 및 상기 반도체 기판과 동일한 도전형이고, 상기 저항층 위에 형성된 실리콘층을 구비한 것을 특징으로 한다.
본 발명의 제 4 양태는, 피에조 저항 소자를 갖는 반도체 장치에 있어서, 상기 피에조 저항 소자는, 반도체 기판 내에 형성된 한 쌍의 컨택트 영역; 상기 반도체 기판과 상이한 도전형이고, 상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 형성된 홈의 내부에 형성된 저항층; 및 상기 반도체 기판과 동일한 도전형이고, 상기 저항층 위에 형성된 실리콘층을 구비하고 있는 것을 특징으로 한다.
바람직하게는, 저항층 위에 형성되는 실리콘층은 다결정 실리콘층으로 한다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태에 관해서, 실시예를 사용하여 상세히 설명한다. 도 1 은 본 발명의 실시예에 관련된 가속도 센서 (반도체 장치) 의 개략 구조를 나타내는 평면도이고, 도 2 는 저면도 (이면도) 이다. 도 3 은 실시예에 관련된 가속도 센서 (반도체 장치) 에 사용되는 피에조 저항 소자용의 마스크 패턴을 나타내는 평면도이다. 도 4 는 실시예에 관련된 가속도 센서 (반도체 장치) 에 사용되는 피에조 저항 소자의 배치를 나타내는 평면도이다. 본 발명에 관련된 반도체 장치는, 예를 들어 3 축 가속도 센서에 적용할 수 있다. 가속도 센서 (10) 는, 도 2 에 나타낸 바와 같이, 정사각형의 프레임 내부에 십자방향으로 연장되는 빔 (12) 에 의해서 추 (매스: 14) 가 지지되어 있다. 도 2 에 있어서, 부호 16 은 갭을 나타낸다. 또, 가속도 센서의 상세한 구조에 관해서는 설명을 생략한다.
도 3 및 도 4 에 나타내는 바와 같이, 빔 (12) 에는 복수의 피에조 저항 소자 (18) 가 형성되어 있다. 각 피에조 저항 소자 (18) 는, 컨택트홀 (20) 을 통하여 배선에 접속되어 있다. 가속도가 인가되는 등, 어떠한 요인에 의해 추 (14) 가 움직임으로써 빔 (12) 에 형성된 피에조 저항 소자 (18) 가 변형되면, 변형량에 따른 저항치의 변화가 배선을 통하여 검출된다.
도 5∼도 10 은, 도 4 의 A-A 방향의 단면에 대응하여, 실시예에 관련된 피에조 저항 소자 (120) 의 제조 공정을 나타내는 단면도이다. 우선, 도 5(1) 에 나타내는 바와 같이, 실리콘 기판층 (102), BOX 층 (104), n 형 실리콘의 SOI 층 (106) 으로 이루어지는 SOI 웨이퍼를 준비한다. SOI 층 (106) 은, n 형 (100), 2-3Ωㆍcm 의 실리콘 단결정 기판으로 할 수 있다. 다음으로, 동 도 (2) 에 나타내는 바와 같이, SOI 층 (106) 의 표면에 레지스트 (108) 를 형성한다. 그 후, 동 도 (3) 에 나타내는 바와 같이, 컨택트홀 접속 영역 (PAD 영역) 에 대응하는 위치에 레지스트 개구부 (108a) 를 형성한다.
다음으로, 도 6(4) 에 나타내는 바와 같이, 레지스트 개구부 (108a) 로부터 BF2 + 이온을 예를 들어, 주입 에너지 60KeV, 도즈량 5×1015/cm2 의 조건으로 이온 주입한 후, 900℃ 에서 20 분간 열처리를 실시함으로써, 피에조 저항 소자의 컨택트 영역 (110: P+) 을 형성한다. 열처리 후, 동 도 (5) 에 나타내는 바와 같이 레지스트 (108) 를 제거하고, (6) 에 나타내는 바와 같이, SOI 층 (106) 상에 제 1 산화 실리콘막 (112) 을 형성한다.
계속해서, 도 7(7) 에 나타내는 바와 같이, 제 1 산화 실리콘막 (112) 의 피에조 저항층을 형성하는 영역에 대응하는 부분에 개구부 (112a) 를 형성한다. 다음으로, 동 도 (8) 에 나타내는 바와 같이, KOH 용액을 사용한 습식 에칭 (이방성 에칭) 에 의해, 개구부 (112a) 표면의 실리콘층 (106: SOI 층) 에 예를 들어, 3000Å 깊이의 홈 (114) 을 형성한다. 또, 여기서 말하는 「홈」은, 「패임부」,「오목부」등으로 표현할 수도 있다. 그 후, (9) 에 나타내는 바와 같이, 제 1 산화 실리콘막 (112) 을 제거한다.
홈 (114) 의 평면적인 위치에 대해서는, 피에조 저항 소자를 형성하는 2 개의 컨택트홀 접속 영역 (PAD 영역) 의 사이로서, 적어도 그 2 개의 PAD 영역의 측면이 노출되도록 형성된다. 컨택트홀 접속 영역 (PAD 영역) 을 형성하기 위한, BF2 +, 60keV, 3×1015/cm2 의 이온 주입 조건에서는, 주입 깊이가 약 3000-5000Å 정도가 된다. 피에조 저항 소자는 가능한 한 최표면 가까이에 형성할수록 센서 감도가 높아지기 때문에, 홈 (114) 의 단면적인 위치 (깊이) 에 대해서는, 상기 PAD 영역과 전기적인 접촉을 취할 수 있고, 또한 최표면에 가능한 한 가까운 깊이로서 3000Å 로 하는 것이 바람직하다.
다음으로, 도 8(10) 에 나타내는 바와 같이, 전면에 이온 주입을 위한 마스크 산화 실리콘막 100Å 을 형성한 후 (도시 생략), SOI 층 (106), 컨택트 영역 (110), 홈 (114) 의 표면에 레지스트 (118) 를 형성한다. 그 후, 동 도 (11) 에 나타내는 바와 같이, 컨택트홀 형성 영역과 피에조 저항층을 형성하는 영역을 합한 영역에 레지스트 개구부 (118a) 를 형성한다. 다음으로, (12) 에 나타내는 바와 같이, 레지스트 개구부 (118a) 에 B+ 이온을 예를 들어, 주입 에너지 30KeV, 도즈량 5.0×1014/cm2 의 조건에서 상기 산화 실리콘막을 통하여 이온 주입한 후, 950℃ 에서 15 분간 열처리를 실시함으로써, 피에조 저항 소자 (120) 를 형성한다. 여기서, 홈 (114) 의 내부에 피에조 저항 소자 (120) 의 도전형은 SOI 층 (106) 과 상이한 p 형으로 한다. 또, SOI 층 (106) 과 피에조 저항 소자 (120) 의 도전형에 관해서는 반대 조합으로 할 수도 있다.
계속해서, 상기 마스크 산화막을 제거한 후, 도 9(13) 에 나타내는 바와 같이, 제 2 산화 실리콘막 (122) 을 1000Å 성장시켜, 피에조 저항 소자 형성 영역을 개구한 후, 동 도 (14) 에 나타내는 바와 같이, SOI 층 (106) 과 대략 동일한 저항치 (2-3Ωㆍm) 를 갖는 다결정 실리콘막 (124) 을 퇴적시킨다. 그 후, (15) 에 나타내는 바와 같이, 다결정 실리콘막 (124) 을 전면 에치백하여 매립층 (124a) 을 형성한다. 또, 피에조 저항 소자 (120) 위에 형성되는 실리콘막은, 다결정 실리콘을 대신하여 단결정 실리콘을 사용하고, 예를 들어, 에피택셜법에 의해 형성할 수 있다.
여기서, 매립층 (124a) (실리콘막 (124)) 의 도전형은 SOI 층 (106) 과 동일한 n 형으로 한다. 또, SOI 층 (106) 의 도전형이 p 형인 경우에는, 매립층 (124a) 에 관해서도 p 형으로 한다.
다음으로, 도 10(16) 에 나타내는 바와 같이, SOI 층 (106) 상의 제 2 산화 실리콘막 (122) 을 제거하여, 층간 절연막 (126) 을 형성한다. 다음으로, 동 도 (17) 에 나타내는 바와 같이, 층간 절연막 (126) 의 컨택트홀 접속 영역 (110: PAD 영역) 의 상부에 컨택트홀 (126a) 을 형성한다. 다음으로, (18) 에 나타내는 바와 같이, 알루미늄을 증착함과 함께 패터닝을 실시하여 컨택트홀 (126a) 내부에 알루미늄 전극 (130) 을 형성한다. 그 후, Al-Si 의 오믹성 향상을 위해 신터링 (열처리) 을 실시한다. 이상과 같은 공정을 거쳐 피에조 저항 소자가 제조된다.
이상, 본 발명에 관해서 실시예를 사용하여 설명하였는데, 본 발명은 실시예의 범위에 한정되지 않으며, 각 청구항에 기재된 기술적 사상의 범위 내에서 적절히 설계 변경이 가능함은 물론이다.
본 발명에서는, 반도체 기판에 형성된 홈의 내부에 반도체 기판과 상이한 도전형의 저항층을 형성함과 함께, 저항층의 상부에 반도체 기판과 동일한 도전형의 실리콘층을 형성하고 있다. 즉, 저항층이 기판 표면에 매립된 형태가 되기 때문에, 외부 전계의 영향 (표면 전계 효과) 을 받기 어렵고, 저항치의 변동이 적다는 효과가 있다. 또한, 매립 저항층의 상층의 농도를 낮게 억제할 수 있기 때문에, 불순물의 2 중 확산을 실시하는 경우와 비교하여 브레이크다운 내압이 높고, 리크 전류가 작다는 우수한 특성을 얻을 수 있다. 그리고, 반도체 기판의 노출된 표면에 저항층을 형성하기 때문에, 저항층의 결정성 향상을 기대할 수 있다.
저항층 위에 형성되는 실리콘층을 다결정 실리콘층으로 한 경우, 당해 결정 실리콘층 중의 결정 결함은 매우 적고, 또한, 기계 강도도 단결정 실리콘에 가깝기 때문에, 종래 고에너지 이온 주입에 의해 매립 확산 저항을 형성한 경우에 관찰되었던 내충격성, 진동 수명의 열화를 억제하는 것이 가능해진다.
반도체 기판에 형성되는 저항 소자용 홈을 약액을 사용한 습식 에칭에 의해 형성한 경우, 반도체 기판에 대한 물리ㆍ화학적 데미지 (결정 결함이나 불순물의 주입 등) 가 발생하지 않고, 그 결과, 디바이스 수명의 관점에서 신뢰성 높은 구조를 얻을 수 있다.

Claims (17)

  1. 피에조 저항 소자를 제조하는 방법에 있어서,
    반도체 기판에 홈을 형성하는 공정;
    상기 홈의 내부에 상기 반도체 기판과 상이한 도전형의 저항층을 형성하는 공정; 및
    상기 저항층의 상부에 상기 반도체 기판과 동일한 도전형의 실리콘층을 형성하는 공정을 포함하는 것을 특징으로 하는, 피에조 저항 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘층은 다결정 실리콘층인 것을 특징으로 하는, 피에조 저항 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 저항층은 보론 이온 주입에 의한 매립 불순물 확산층인 것을 특징으로 하는, 피에조 저항 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 홈은 습식 에칭에 의해 형성되는 것을 특징으로 하는, 피에조 저항 소자의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 홈을 형성하기 전에, 컨택트홀 형성 영역에 대응하는 위치에 이온 주입을 실시하여 한 쌍의 컨택트 영역을 형성하고,
    상기 한 쌍의 컨택트 영역 사이에 상기 홈을 형성하는 것을 특징으로 하는, 피에조 저항 소자의 제조 방법.
  6. 피에조 저항 소자를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 피에조 저항 소자를 형성함에 있어서,
    반도체 기판 상의 컨택트홀 형성 영역에 대응하는 위치에 이온 주입을 실시하여 한 쌍의 컨택트 영역을 형성하고;
    상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 홈을 형성하고;
    상기 홈의 내부에 상기 반도체 기판과 상이한 도전형의 저항층을 형성하고;
    상기 저항층의 상부에 상기 반도체 기판과 동일한 도전형의 실리콘층을 형성하며;
    상기 한 쌍의 컨택트 영역에 배선을 실시하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 실리콘층은 다결정 실리콘층인 것을 특징으로 하는, 반도체 장치의 제 조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 저항층은 보론 이온 주입에 의한 매립 불순물 확산층인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 홈은 습식 에칭에 의해 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 반도체 기판 내에 형성되는 피에조 저항 소자에 있어서,
    상기 반도체 기판 내에 형성된 한 쌍의 컨택트 영역;
    상기 반도체 기판과 상이한 도전형이고, 상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 형성된 홈의 내부에 형성된 저항층; 및
    상기 반도체 기판과 동일한 도전형이고, 상기 저항층 위에 형성된 실리콘층을 구비한 것을 특징으로 하는, 피에조 저항 소자.
  11. 제 10 항에 있어서,
    상기 실리콘층은 다결정 실리콘층인 것을 특징으로 하는, 피에조 저항 소자.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 저항층은 보론 이온 주입에 의한 매립 불순물 확산층인 것을 특징으로 하는, 피에조 저항 소자.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 홈은, 결정 습식 에칭에 의해 형성되는 것을 특징으로 하는, 피에조 저항 소자.
  14. 피에조 저항 소자를 갖는 반도체 장치에 있어서,
    상기 피에조 저항 소자는,
    반도체 기판 내에 형성된 한 쌍의 컨택트 영역;
    상기 반도체 기판과 상이한 도전형이고, 상기 반도체 기판의 상기 한 쌍의 컨택트 영역 사이에 형성된 홈의 내부에 형성된 저항층; 및
    상기 반도체 기판과 동일한 도전형이고, 상기 저항층 위에 형성된 실리콘층을 구비하고 있는 것을 특징으로 하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 실리콘층은 다결정 실리콘층인 것을 특징으로 하는, 반도체 장치.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 저항층은 보론 이온 주입에 의한 매립 불순물 확산층인 것을 특징으로 하는, 반도체 장치.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 홈은 습식 에칭에 의해 형성되는 것을 특징으로 하는, 반도체 장치.
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