JP2006030158A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】小さなダイヤフラムサイズであっても高感度の半導体装置を提供する。
【解決手段】半導体圧力センサ１は、ダイヤフラム３が形成されたＳＯＩ基板２と、ＳＯＩ基板２上に設けられた４つのピエゾ抵抗素子Ｒ１〜Ｒ４とを有する。各ピエゾ抵抗素子Ｒ１〜Ｒ４のうち互いに対向する２つのピエゾ抵抗素子Ｒ１〜Ｒ４は、その全長をＬ、ダイヤフラム３の内側からエッジまで長さをＬeffとしたとき、０．５＜Ｌeff／Ｌ＜１なる関係を満たすように、ダイヤフラム３の内側と外側とに跨って配置されている。
【選択図】図１

Description

本発明は、半導体装置、特に、ダイヤフラム部を有する半導体基板上に歪み検出素子を設けた抵抗型の圧力センサや、加速度センサ、ジャイロセンサといった半導体装置およびその製造方法に関する。

従来、半導体圧力センサとしては、容量型やピエゾ抵抗型の圧力センサが知られている。その中でもシリコン基板上にピエゾ抵抗素子を形成したものは、周辺回路部等と１チップ化が可能でかつ製造も容易であるため、様々な用途に使用されており、測定圧力レンジも広範囲にわたっている。

この種の半導体圧力センサにおいては、半導体基板のエッチングによりダイヤフラムを形成し、そのダイヤフラムと所定の位置関係を持ってピエゾ抵抗素子を形成している。

例えば、特許文献１には、ダイヤフラムの端部からのピエゾ抵抗素子の位置を、ダイヤフラムの厚さに応じて設定した半導体圧力センサが開示されている。同文献には、例えば、単結晶シリコン（１１０）基板に、＜００１＞方向に平行な幅Ｈ１が５８０μｍ、それに直交する＜−１１０＞方向に平行な幅Ｈ２が６３０μｍのダイヤフラムを形成した場合において、ピエゾ抵抗素子を幅Ｈ２方向に沿って配置する場合、ダイヤフラムの厚さと、ダイヤフラムの中心からの、圧縮応力のピーク位置との関係が図２１のようになることが示されている。図２１からは、ダイヤフラムの厚さが６０μｍよりも薄い場合は圧縮応力のピーク位置はダイヤフラムの端部近傍であり、６０μｍよりも厚い場合は圧縮応力のピーク位置はダイヤフラムの外側に位置しており、しかもダイヤフラムの厚さが厚くなるほどその距離が大きくなっていることが分かる。

また、非特許文献１には、電流方向をダイヤフラムに垂直な方向と平行な方向を使用して出力をほぼ２倍にしたことが開示されている。Ｓｉ基板は（１００）ｎ型で＜１１０＞方向に４つの抵抗をｐ型の拡散層で形成、配置している。図２２に、非特許文献１に開示された半導体圧力センサにおける、ダイヤフラムの中心からの距離に対する応力分布のグラフを示す。このグラフによれば、ダイヤフラムに加わる圧力が低圧になると応力はダイヤフラムエッジに集中することが示される。
特開２０００−２１４０２２号公報 米田雅之、"ピエゾ抵抗圧力センサの最適設計"、［online］、２０００年８月１日、山武（株）、インターネット＜ＵＲＬ：http://jp.yamatake.com/corp/rp/tech/review/pdf/2000#8#01/2000#8#01.pdf＞

近年では、圧力センサのサイズをさらに小型化し、生体内での測定やマイクロマシン等へ応用することが提案されている。そのために、１チップ化が可能な半導体プロセスを用い、現状よりもダイヤフラムの面積が小さく、かつ高感度の圧力センサが求められている。一般に、シリコンの抵抗変化は、ピエゾ抵抗係数と応力との積に比例する値で決定されている。１辺の長さがｈ、厚さがａである正方形のダイヤフラムを考えたとき、ダイヤフラムの応力の最大値は（ｈ／ａ）²に比例し、圧力センサの感度はその応力の最大値に依存する。したがって、ダイヤフラムのサイズを小さくすると感度が大きく低下する。その一方で、応力の最大値を大きくするように厚さａを薄くすると、ダイヤフラムの機械的強度が低下する。したがって、より小型の圧力センサを実現するためには、ダイヤフラムの厚さを薄くせずに高感度を達成できる構造が求められている。

ところが、上述した各文献では、ダイヤフラムの小さな圧力センサとしての局所的な値には言及されていない。すなわち、ダイヤフラムの中心からエッジまでの距離でいえば、特許文献１では約３００μｍ（１辺の長さが約６００μｍ）、非特許文献１では約４４０μｍ（１辺の長さが約８８０μｍ）といった大きなダイヤフラムについての技術的見解が示されており、ダイヤフラムの中心からエッジまでの距離で２００μｍ（１辺の長さが４００μｍ）以下の小さなダイヤフラムを有する圧力センサの、エッジ近傍での応力や抵抗配置に関する知見は得られていない。

上述したような、ダイヤフラムの厚さを薄くせずに高感度を達成したいという要求は、圧力センサに限らず、ダイヤフラムを有する半導体装置に共通である。

そこで本発明は、ダイヤフラムのサイズが、中心からエッジまでの距離で２００μｍ以下と小さな構成でありながらも、ダイヤフラムの厚さを必要以上に薄くすることなく、高感度の半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため本発明の半導体装置は、ダイヤフラム部を有する半導体基板に１つ以上の歪み検出素子が設けられた半導体装置において、
前記歪み検出素子の少なくとも１つは、前記ダイヤフラム部に第１の端部を有し、前記歪み検出素子の全長をＬ、前記歪み検出素子の前記第１の端部からダイヤフラム部のエッジまでの長さをＬeffとしたとき、
０．５＜Ｌeff／Ｌ＜１
の関係を満たすように、前記ダイヤフラム部の内側と外側とに跨って配置されていることを特徴とする。

また、本発明の半導体装置の製造方法は、ダイヤフラム部を有する半導体基板に１つ以上の歪み検出素子が設けられた半導体装置の製造方法において、
前記半導体基板に前記歪み検出素子を形成する工程と、
前記半導体基板に前記ダイヤフラム部を形成する工程とを有し、
前記歪み検出素子の少なくとも１つを、前記ダイヤフラム部に第１の端部を有し、かつ前記歪み検出素子の全長をＬ、前記歪み検出素子の前記第１の端部からダイヤフラム部のエッジまでの長さをＬeffとしたとき、
０．５＜Ｌeff／Ｌ＜１
の関係を満たすように、前記ダイヤフラム部の内側と外側とに跨って配置することを特徴とする。

このように歪み検出素子を配置することで、歪み検出素子の応力がかかる実効的な領域が有効に利用される。

以上述べたように本発明によれば、ダイヤフラムサイズが小さく、しかも厚みが所望の強度を得るのに十分な厚さである構造においても、高感度の半導体装置を達成することができる。

次に、本発明の実施形態について図面を参照して説明する。

図１は、本発明の一実施形態による半導体圧力センサの概略図であり、（ａ）はその平面図、（ｂ）はその対向する２つのピエゾ抵抗素子の中心を通る断面図を示す。

本実施形態の半導体圧力センサ１は、ＳＯＩ（Silicon On Insulator）基板２に、ダイヤフラム３、歪み検出素子としての４つのピエゾ抵抗素子Ｒ１〜Ｒ４、およびこれらを電気的に接続する配線５等を、半導体プロセスを利用して形成したものである。

ＳＯＩ基板２は、シリコンからなる支持層２ａと表面層２ｃとの間に埋め込み酸化膜２ｂが介在した３層構造の基板である。このＳＯＩ基板２の一部の領域において、支持層２ａが除去されることで、残りの埋め込み酸化膜２ｂおよび表面層２ｃの部分でダイヤフラム３が構成される。

ピエゾ抵抗素子Ｒ１〜Ｒ４は、表面層２ｃの表面側に不純物イオンを注入することによって形成された拡散領域として形成されている。本実施形態では、ピエゾ抵抗素子Ｒ１〜Ｒ４の平面形状を長方形としている。各ピエゾ抵抗素子Ｒ１〜Ｒ４は、ダイヤフラム３のエッジ部に、その長手方向（素子内で電流が流れる方向）を基板面に平行でかつ同じ方向に向けて配置されている。各ピエゾ抵抗素子Ｒ１〜Ｒ４のうち２つのピエゾ抵抗素子Ｒ１，Ｒ３は、互いに対向し、かつダイヤフラム３の内側と外側とに跨って、ピエゾ抵抗素子Ｒ１，Ｒ３が配置された位置でダイヤフラム３のエッジから中心へ向かう方向に長手方向が向けられて配置されている。残りの２つのピエゾ抵抗素子Ｒ２，Ｒ４は、ダイヤフラム３の外側に、ピエゾ抵抗素子Ｒ１，Ｒ３の対向方向と直交する方向に対向して配置されている。

ＳＯＩ基板２の表面には層間絶縁膜６が形成されている。層間絶縁膜６には各ピエゾ抵抗素子Ｒ１〜Ｒ４の位置に対応してコンタクトホール６ａが形成され、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、コンタクトホール６ａを介して、層間絶縁膜６上に形成された配線５によって、ホイートストンブリッジ回路を構成するように電気的に接続されている。配線５および層間絶縁膜６は、保護膜７によって覆われている。

以上のように構成された半導体圧力センサ１において、ピエゾ抵抗素子Ｒ１〜Ｒ４のうち、対向する２つのピエゾ抵抗素子Ｒ１，Ｒ３について、全長をＬ、ダイヤフラム３内の実効長さをＬeffとする。ここで、全長Ｌは、ピエゾ抵抗素子Ｒ１，Ｒ３が抵抗として機能する部分の長さ、すなわち電流が流れる経路の全長を示す。実効長さＬeffは、その全長Ｌのうちの、ダイヤフラム３内でのダイヤフラム３のエッジから中心へ向かう方向と平行な部分の長さを示す。言い換えると、ピエゾ抵抗素子Ｒ１，Ｒ３は、ダイヤフラム部（薄膜領域）に存在する第１の端部と、ダイヤフラム部の外側の領域（厚膜領域）に存在し第１の端部と対向する第２の端部を有しており、ダイヤフラムのエッジから第１の端部を結ぶ長さがＬeffである。ここで、第１の端部は、配線５と電気的コンタクトを取る領域と略一致する。のこのとき、ピエゾ抵抗素子Ｒ１〜Ｒ４の長さＸ分の抵抗値をＲ（Ｘ）と表記すると、全抵抗値Ｒ（Ｌ）は、実効長さＬeff分の抵抗値と残りの長さＬ−Ｌeff分の抵抗値との和であるから、
Ｒ（Ｌ）＝Ｒ（Ｌeff）＋Ｒ（Ｌ−Ｌeff）・・・（１）
で表される。

ダイヤフラム３を、１辺の長さが４００μｍの正方形とし、厚さが３μｍとしたとき、ダイヤフラム３に２０ｋＰａの圧力がかかった場合の、ダイヤフラム３のエッジからの距離とダイヤフラム３に働く応力との関係のグラフを、図２に示す。図２より、ダイヤフラム３のエッジからの距離が２０μｍ以下の領域、特に１０μｍ以下の領域で応力が集中し、かつその値はダイヤフラム３のエッジに近付くほど大きくなっている。このように、ダイヤフラム３の寸法が小さく低圧領域となる場合は、非常に局所的に応力がかかることが分かった。ただし、Ｌeffを２μｍとしてダイヤフラム３の厚さよりも薄くすると、その部分での応力は小さくなり出力が低下する。したがって、Ｌeffをダイヤフラム３の厚さ以上とすることで、応力をより集中させることが可能となる。さらに詳細にデータを採ると、Ｌeffは正方形のダイヤフラム３の１辺の長さｈとも関係し、Ｌeffが√ｈ以下であるときに、非常に効果が高い、すなわち感度が向上することがわかった。円形のダイヤフラム３にまで対象を広げると、正方形の場合の１辺の長さｈは概ね直径に相当する。

ピエゾ抵抗にある一定の応力がかかった場合の抵抗変化率は、ピエゾ抵抗係数πを用いて、
ΔＲ／Ｒ＝Ａπρ・・・（２）
と表すことができる。ここで、ΔＲは抵抗変化分、Ｒは応力がかかる前の抵抗値、Ａは定
数、ρは圧力である。応力分布がダイヤフラム３内の実効長さＬeff部分のみにある場合は、全長Ｌの抵抗体の抵抗変化率は、
ΔＲ（Ｌeff）／Ｒ（Ｌeff）＝Ａ∫πρ（Ｘ，Ｙ，Ｚ）ｄｘｄｙｄｚ・・・（３）
となる。

したがって、応力がかかったときの抵抗変化率は、
ΔＲ／Ｒ＝Ｒ（Ｌeff）Ａ∫πρ（Ｘ，Ｙ，Ｚ）ｄｘｄｙｄｚ／Ｒ（Ｌ）・・・（４）
となる。式（４）から、Ｌeffが大きいほど抵抗変化が大きくなり、感度が高くなる。このことから、感度を高くするためには、この応力集中した位置にピエゾ抵抗素子Ｒ１，Ｒ３を配置することが重要である。

本発明者らが、半導体圧力センサ１の高感度化のためのピエゾ抵抗素子Ｒ１，Ｒ３の最適な配置について検討した結果、実効長さＬeffが全長Ｌの５０％以下であると半導体圧力センサ１の感度が急激に低下することが分かった。一方、理屈上は、ピエゾ抵抗素子Ｒ１，Ｒ３を、その端（上述の第２の端部）がダイヤフラム３のエッジと一致するようにダイヤフラム３上に配置するのが、感度の点からは最も好ましいが、本発明が対象とする、ダイヤフラム領域が極めて小さく圧力領域が小さい圧力センサにおいては、ピエゾ抵抗素子Ｒ１，Ｒ３がダイヤフラム３のエッジから僅かでも離れると、感度が極端に低下する。そのため、製造上のばらつき等を考慮すると、Ｌeff／Ｌ＜１、すなわちダイヤフラム３の外側にピエゾ抵抗素子Ｒ１，Ｒ３が延在すること、すなわちＬeff＜Ｌであることが必要である。

そこで本実施形態では、ピエゾ抵抗素子Ｒ１，Ｒ３を、
０．５＜Ｌeff／Ｌ＜１・・・（５）
なる関係を満たす位置に配置している。

以上説明したように、上記の式（５）を満たすようにピエゾ抵抗素子Ｒ１，Ｒ３を配置することで、ピエゾ抵抗素子Ｒ１，Ｒ３の応力がかかる実効的な領域の比率が高くなるので、ダイヤフラム３のサイズが、中心からエッジまでの距離で２００μｍ以下と小さく、かつ、ダイヤフラム３の厚さも十分に必要な強度を有する程度の厚さでありながらも、高感度の半導体圧力センサ１を達成することができる。

また、図２に示した結果も考慮すると、ダイヤフラム３に圧力がかかったとき、ダイヤフラム３にはそのエッジの近傍、具体的にはエッジからの距離が２０μｍ以下、特には１０μｍ以下の範囲内で応力が集中する。したがって、ピエゾ抵抗素子Ｒ１，Ｒ３の、ダイヤフラム３のエッジから中心へ向かう方向と平行な部分の、ダイヤフラム３の内側でのダイヤフラム３のエッジからの距離、言い換えればダイヤフラム３のエッジから、ダイヤフラム３の中心側の端までの距離ＬX（直線型のピエゾ抵抗素子においては、その実効長さＬeffと等しい長さ）がこの範囲内、すなわち、好ましくは２０μｍ以下、より好ましくは１０μｍ以下の範囲内であるようにピエゾ素子Ｒ１，Ｒ３を配置すれば、高感度化がより促進される。図１に示す構成では、歪み検出素子の少なくとも１つが、ダイヤフラム部に存在する第１の端部と、該ダイヤフラム部の外側に存在し第１の端部と対向する第２の端部とを有しており、ダイヤフラム部のエッジと第１の端部間の距離をＬXということもできる。

さらに、ダイヤフラム３の厚さをａとしたとき、Ｌeff≧ａであることが重要となる。Ｌeffがダイヤフラム３の厚さよりも薄いと、効果的に応力がかかりにくくなる。さらに、ダイヤフラム３の１辺の長さをｈとしたとき、√ｈ≧ｈであることが好ましい。

ここで、上述した実施形態では圧力センサを例にとって説明したが、本発明はこれに限定されるものではなく、応力集中により電気的特性が変化するデバイス、例えば加速度センサやジャイロセンサといった他の半導体装置にも応用できる。

次に、図１に示す半導体圧力センサ１の製造方法の一例について、図３および図４を参照して説明する。図３は、図１に示す半導体圧力センサの製造工程の一例を説明する平面図である。また、図４は、図１に示す半導体圧力センサの製造工程の一例を説明する断面図であり、図４（ａ）〜（ｃ）は、それぞれ図５（ａ）〜（ｃ）の各工程に対応している。

まず、図３および図４の（ａ）に示すように、半導体基板として、支持層２ａ、埋め込み絶縁膜２ｂおよび表面層２ｃの３層構造を有するＳＯＩ基板２を用い、その表面層２ｃの一部の領域に拡散層を形成することによってピエゾ抵抗素子Ｒ１〜Ｒ４を形成する。拡散層の形成はイオン注入法が一般的であるが、それに限らず、拡散法などを用いることもできる。

次いで、図３および図４の（ｂ）に示すように、ピエゾ抵抗素子Ｒ１〜Ｒ４を形成したＳＯＩ基板２の表面に層間絶縁膜６を形成する。層間絶縁膜６の各ピエゾ抵抗素子Ｒ１〜Ｒ４に対応した所定の位置にコンタクトホール６ａを形成する。さらに、層間絶縁膜６の上に、ピエゾ抵抗素子Ｒ１〜Ｒ４を電気的に接続するための配線５を所定のパターンで形成し、ホイートストンブリッジ回路を構成する。

次いで、図３および図４の（ｃ）に示すように、配線５および層間絶縁膜６を覆って保護膜７を形成するとともに、ＳＯＩ基板２の支持層２ａの一部の領域を除去することによって、ダイヤフラム３を形成する。ダイヤフラム３の形成は、ＳＯＩ基板２の裏面にレジストを塗布した後、レジストをパターニングしてダイヤフラム３の形状に合わせて所定の形状に支持層２ａを露出させ、ＳＯＩ基板２を裏面側からエッチングすることによって行うことができる。エッチング方法は特に限定されず、エッチング液による異方性エッチングや、ＲＩＥ（Reactive Ion Etching）などのドライエッチングなどを利用できる。中でも、ダイヤフラム３とピエゾ抵抗素子Ｒ１〜Ｒ４との位置制御性を考慮すると、ボッシュプロセスを用いたＲＩＥが最も好ましい。

ここでは、ピエゾ抵抗素子Ｒ１〜Ｒ４を形成した後にダイヤフラム３を形成したが、ダイヤフラム３を形成した後に、ピエゾ抵抗素子Ｒ１〜Ｒ４を形成することもできる。ダイヤフラム３の形成は、半導体圧力センサ１の製造のための一連の工程の中で最も大きな範囲および深さのエッチングが必要である。そのため、他の構造と比べて所望の形状に形成するのが難しい箇所の一つである。そこで、先にダイヤフラム３を形成しておき、その後、形成されたダイヤフラム３に合わせてピエゾ抵抗素子Ｒ１〜Ｒ４を形成することで、ダイヤフラム３に対するピエゾ抵抗素子Ｒ１〜Ｒ４の位置精度を向上させることができる。ピエゾ抵抗素子Ｒ１〜Ｒ４は、実質的に歪み検出素子として機能するのは電流が流れる領域である。したがって、ピエゾ抵抗素子Ｒ１〜Ｒ４に配線５が接続される前、あるいは配線５の接続位置が確定する前（具体的には、配線５との接続用のコンタクトホール６ａが形成される前）であれば、ピエゾ抵抗素子Ｒ１〜Ｒ４を形成した後にダイヤフラム３を形成しても上記の効果が得られる。すなわち、ダイヤフラム３を形成した後、その位置に基づいてピエゾ抵抗素子Ｒ１〜Ｒ４の位置を確定すればよい。

また、ピエゾ抵抗素子Ｒ１〜Ｒ４は、ＳＯＩ基板２の表面層２ｃ全域に対して拡散領域を形成し、ピエゾ抵抗素子Ｒ１〜Ｒ４となる領域を他の領域と電気的に分離することによって形成することもできる。ピエゾ抵抗素子Ｒ１〜Ｒ４となる領域の、他の領域との分離は、たとえば、ピエゾ抵抗素子Ｒ１〜Ｒ４となる領域の周囲に溝を形成することによって行うことができる。この場合は、ピエゾ抵抗素子Ｒ１〜Ｒ４の位置は、上記の溝を形成することによって確定される。

以上、本実施形態では半導体基板としてＳＯＩ基板２を用いた例を示したが、半導体基板はＳＯＩ基板２である必要はなく、通常のＳｉ基板等を用いてもよい。ＳＯＩ基板２を用いた場合は、ダイヤフラム３を形成するときに、埋め込み絶縁膜２ｂをエッチングストップ層として利用することができる。

また、本実施形態では歪み検出素子として直線型のピエゾ抵抗素子Ｒ１〜Ｒ４を示したが、その形状は直線型に限られない。その一例を、本発明の第２の実施形態として図５に示す。図５に示す半導体圧力センサ１１は、折り返し型のピエゾ抵抗素子Ｒ１１〜Ｒ１４を有している。この半導体圧力センサ１１においても、ＳＯＩ基板（半導体基板）１２の一部の領域を薄くすることによってダイヤフラム１３が形成されることや、このダイヤフラム１３に対する各ピエゾ抵抗素子Ｒ１１〜Ｒ１４の配置等は、図１に示した半導体圧力センサ１と同様である。また、この半導体圧力センサ１１の製造方法も、ピエゾ抵抗素子Ｒ１１〜Ｒ１４の形状と、それに伴う配線のパターンが異なるだけであるので、図１に示した半導体圧力センサ１と同様にして製造することができ、断面構造も図１に示した半導体圧力センサ１と同様である。

ただし、図５に示したピエゾ抵抗素子Ｒ１１〜Ｒ１４は、図１に示したものと形状が異なっているため、ピエゾ抵抗素子Ｒ１１〜Ｒ１４に関する各寸法Ｌ、Ｌeffは、以下のように考える。図６に、各ピエゾ抵抗素子Ｒ１１〜Ｒ１４のうちダイヤフラム１３のエッジを跨いで配置されているピエゾ抵抗素子Ｒ１１の拡大平面図を示す。図６に示すように、ピエゾ抵抗素子Ｒ１１は、その折り返された両端がダイヤフラム１３の外側に位置するように配置されている。ここで、ピエゾ抵抗素子Ｒ１１の、ダイヤフラム１３のエッジと平行な方向での、ピエゾ抵抗素子Ｒ１１の幅方向中心間の長さをＬ1、ダイヤフラム１３のエッジと直角な方向（ダイヤフラム１３のエッジから中心へ向かう方向）での、ピエゾ抵抗素子Ｒ１１の端からダイヤフラム１３のエッジと平行な部分の幅方向中心までの長さをＬ0とする。また、ダイヤフラム１３の領域内での、ダイヤフラム１３のエッジからダイヤフラム１３のエッジと平行な部分までの長さは、前述した距離ＬXに相当する。このような構成の場合には言い換えると、ピエゾ抵抗素子はダイヤフラム部の外側と内側に跨って配置された第１の領域と、ダイヤフラム部に第１の領域と接して形成される折り返し部とを含んでおり、第１の領域と折り返し部の接する領域からダイヤフラム部のエッジ間の距離をＬXということもできる。また、直線状の抵抗の場合はＬX＝Ｌeffとなり、１回の折り返しの場合はＬeffはＬXの２倍になる。抵抗が角度を持てばＬeff＞ＬXとなる。

このとき、全長Ｌは、抵抗として機能する長さ、すなわち電流の流れる経路の全長であるから、
Ｌ＝２Ｌ0＋Ｌ1…（６）
で表される。また、実効長さＬeffは、折り返し部が形成されているためダイヤフラム１３のエッジを跨ぐ方向成分を有する箇所は２箇所あり、その和として、
Ｌeff＝２ＬX…（７）
で表される。この場合においても、式（５）を満たすようにピエゾ抵抗素子Ｒ１１，Ｒ１３を配置することにより、ダイヤフラム１３のサイズが、中心からエッジまでの距離で２００μｍ以下と小さく、かつ、ダイヤフラム１３の厚さも十分に必要な強度を有する程度の厚さでありながらも、高感度の半導体圧力センサ１１を達成することができるという効果は、直線型のピエゾ抵抗素子と同様である。また、ＬXを２０μｍ以下、より好ましくは１０μｍ以下とすることにより、高感度化がより促進されることも、直線型のピエゾ抵抗素子と同様である。ここでは折り返し回数が１回であるピエゾ抵抗素子Ｒ１１〜Ｒ１４を示したが、折り返し回数は複数であってもよい。

以上、歪み検出素子の形状について述べたが、歪み検出素子の数についても、歪み検出素子はダイヤフラムのエッジを跨いで配置されたものが少なくとも一つあればよい。さらに、ダイヤフラムの形状についても、正方形に限らず、長方形、多角形、円形、楕円形など、種々の形状であっても本発明は適用できる。

次に、本発明のより具体的な実施例について以下に説明する。

（実施例１）
本実施例では、図１に示した直線型のピエゾ抵抗素子Ｒ１〜Ｒ４を有する半導体圧力センサ１を作製した。半導体基板はＳＯＩ基板２であり、ｎ型で１×１０¹⁶／ｃｍ³のリンが注入されている厚さが３μｍの表面層２ｃと、厚さが３００ｎｍの埋め込み絶縁膜２ｂとを有する。ピエゾ抵抗素子Ｒ１〜Ｒ４は、表面層２ｃの、ピエゾ抵抗素子Ｒ１〜Ｒ４とする領域にボロンをイオン注入して得られたｐ型の拡散領域によって形成されたもので、シート抵抗値として２．５ｋΩの値を示した。ピエゾ抵抗素子Ｒ１〜Ｒ４の形成は、ＳＯＩ基板２の表面に熱酸化膜を３０ｎｍの膜厚で形成し、その上にレジストを塗布してピエゾ抵抗素子Ｒ１〜Ｒ４を形成する領域をパターニングし、その後、加速電圧６０ｋＶ、ドーズ量５×１０¹³／ｃｍ²でＢＦ₂をイオン注入し、さらに、レジストを剥離し洗浄した後、窒素雰囲気中での、１０００℃、３０分の熱処理によりＳＯＩ基板２の表面層２ｃを活性化させて行った。ピエゾ抵抗素子Ｒ１〜Ｒ４の全長Ｌは２０μｍとした。

層間絶縁膜６は、熱酸化膜によって形成し、その厚さは２００ｎｍとした。配線５は、アルミニウム膜のスパッタにより所定のパターンとなるように形成し、ホイートストンブリッジ回路を構成した。保護膜７は、プラズマＣＶＤ法により形成したＳｉＮ膜であり、その厚さは３００ｎｍとした。さらに、外部との電気的接続用のパッドを形成するため、ＳｉＮ膜へのレジストの塗布、パターニングおよびドライエッチングを経て、配線５を部分的に露出した。

ダイヤフラム３は、ＳＯＩ基板２の支持層２ａ側から、ＩＣＰ−ＲＩＥ（Inductive Coupled Plasma - RIE）法を用いて、ボッシュプロセスを使用して基板面にほぼ垂直に支持層２ａをエッチングすることにより形成した。このとき、埋め込み酸化膜２ｂをエッチングストッパ層として利用した。ダイヤフラム３のサイズおよび形状は、１辺の長さが４００μｍの正方形とした。ダイヤフラム３の厚さは約３μｍである。

ここで、ピエゾ抵抗素子Ｒ１，Ｒ３の位置を変えて幾つかの半導体圧力センサ１を作製し、１００ｋＰａの圧力をかけたときの、Ｌeff／Ｌの値と出力電圧との関係を調べた。その結果を図７に示す。図７において、出力電圧はピーク値に対する相対値で表している。図７より、Ｌeff／Ｌが０．５より小さいと出力電圧が急激に低下することが分かる。実際はダイヤフラム３のサイズにもよるが、出力電圧が急激に低下する境界は概ねＬeff／Ｌ＝０．５である。ダイヤフラム３のサイズが小さくなり厚さが薄く低圧力領域に対応する半導体圧力センサ１ほど、またピエゾ抵抗素子Ｒ１，Ｒ２の全長Ｌが短いほど、この傾向、すなわちＬeff／Ｌ＝０．５以下で出力電圧が急激に低下する傾向は顕著になる。

ちなみに、Ｌeff＝Ｌ、言い換えればＬeff／Ｌ＝１であっても、図８に示すように、ピエゾ抵抗素子Ｒ１，Ｒ３を完全にダイヤフラム３の領域内に配置した場合は、出力電圧が急激に低下することも分かった。ピエゾ抵抗素子Ｒ１，Ｒ３の実効長さＬeffを、ダイヤフラム３のエッジから、ピエゾ抵抗素子Ｒ１，Ｒ３のダイヤフラム３の中心側の端までの距離と定義すると、図８に示した配置ではＬeff＞Ｌと表され、この場合は、図７に破線で示すように、ピエゾ抵抗素子Ｒ１，Ｒ３がダイヤフラム３のエッジから離れるほど出力電圧が低下する。

（実施例２）
本実施例では、図５に示した折り返し型のピエゾ抵抗素子Ｒ１１〜Ｒ１４を有する半導体圧力センサ１１を作製した。以下に、本実施例の半導体圧力センサ１１の製造工程について図５を参照して説明する。

ＳＯＩ基板１２は実施例１と同じものを用いた。まず、ＳＯＩ基板１２の表面に酸化膜（不図示）を３０ｎｍの膜厚で形成した。その上にレジストを塗布してピエゾ抵抗素子Ｒ１１〜Ｒ１４を形成する領域をパターニングした。その後、加速電圧６０ｋＶ、ドーズ量５×１０¹³／ｃｍ²でＢＦ₂をイオン注入し、さらに、レジストを剥離し洗浄した後、窒素雰囲気中での、１０００℃、３０分の熱処理によりＳＯＩ基板１２の表面層１２ｃを活性化させることでピエゾ抵抗素子Ｒ１１〜Ｒ１４を形成した。

次いで、ＳＯＩ基板１２の表面に、プラズマＣＶＤ法によって層間絶縁膜１６としてＳｉＯ膜を形成した。ＳｉＯ膜のピエゾ抵抗素子Ｒ１１〜Ｒ１４に対応する所定の位置に、レジストのパターニングおよびドライエッチング法によってコンタクトホールを形成し、さらにその上に、アルミニウムからなる配線１５をスパッタ法により形成し、ホイートストンブリッジ回路を構成した。さらにその表面に、プラズマＣＶＤ法により、保護膜１７としてＳｉＮ膜を形成した。その後、外部との電気的接続用のパッドを形成するため、ＳｉＮ膜へのレジストの塗布、パターニングおよびドライエッチングを経て、配線１５を部分的に露出した。

次いで、ＳＯＩ基板１２の裏面（支持層１２ａ側の面）に３μｍの膜厚でプラズマ酸化膜を堆積させた。その後、プラズマ酸化膜の表面へのレジスト塗布、およびレジストのパターニングを行って、プラズマ酸化膜をドライエッチングするとともに、ＩＣＰ−ＲＩＥによって支持層１２ａをエッチングし、ダイヤフラム１３を形成した。レジストのパターニングは、ピエゾ抵抗素子Ｒ１１〜Ｒ１４の配置に合わせて行った。支持層１２ａのエッチングは、エッチングガスとしてＳＦ₆とＣ₄Ｆ₈を用い、ボッシュプロセスにより基板面に対してほぼ９０度の角度で垂直に行った。またこの際、ＳＯＩ基板１２の埋め込み酸化膜１２ｂをエッチングストッパ層として利用した。ダイヤフラム１３は、１辺の長さが４００μｍの正方形とした。

以上の各工程を経て半導体圧力センサ１１を作製することにより、ピエゾ抵抗素子Ｒ１１〜Ｒ１４のＬeff、ＬXをダイヤフラム１３に対して正確に形成することが可能となり、高感度な半導体圧力センサ１１が得られた。

ここで、ピエゾ抵抗素子Ｒ１１，Ｒ１３を全長Ｌ＝９０μｍ、図６におけるＬ0＝１０μｍとし、Ｌeffの値を変えて、半導体圧力センサ１１に２０ｋＰａの圧力をかけたときの、Ｌeff／Ｌと出力電圧との関係を調べた。その結果を図９に示す。図９から明らかなように、Ｌeff／Ｌが０．５より小さくなると急激に出力電圧が低下した。また、本例では、ピエゾ抵抗素子Ｒ１１，Ｒ１３は折り返し型であるので、Ｌeff／Ｌがおよそ０．９を超えると出力電圧が低下した。

Ｌeff／Ｌの値を０．６に固定してＬeffの値を変えて作製した半導体圧力センサ１１のＬeffによる依存性を図１０に示す。半導体圧力センサ１１に加えた圧力が２０ｋＰａの場合と１００ｋＰａの場合の、２つの条件で実験した。図１０から、ＬXが２０μｍ以下になると出力電圧が大きくなることが分かる。特に、ＬXが１０μｍ以下になると、その傾向は顕著である。これは、応力がダイヤフラム１３のエッジ近傍に集中するためであり、このことから、ダイヤフラム１３のエッジから２０μｍ以下の領域、できれば１０μｍ以下の領域にピエゾ抵抗素子Ｒ１１，Ｒ１３を配置することが重要であることが分かる。

（実施例３）
図１１に、本発明の実施例３による半導体圧力センサ２１の概略平面図を示す。本実施例の半導体圧力センサ２１は、実施例１と同様に、直線型のピエゾ抵抗素子Ｒ２１〜Ｒ２４を有している。ただし、ダイヤフラム２３を跨いで配置されるピエゾ抵抗素子Ｒ２１，Ｒ２３の長さが実施例１と比較して長く、かつ、ピエゾ抵抗素子Ｒ２１，Ｒ２３への配線２５の接続位置（コンタクトホールの位置）が、実施例１と比較してピエゾ抵抗素子Ｒ２１，Ｒ２３の長手方向中央寄りである点が、実施例１と異なっている。

ピエゾ抵抗素子Ｒ２１〜Ｒ２４がピエゾ抵抗素子として機能するのは、実際の長さの部分ではなく、電圧が印加される領域の部分、言い換えれば配線２５と接続された位置の間の部分である。したがって、本実施例においては、ピエゾ抵抗素子Ｒ２１，Ｒ２３の全長Ｌは、配線２５が接続された位置間の距離で規定される。ピエゾ抵抗素子Ｒ２１，Ｒ２３を長めに形成しておくことにより、その後で形成する配線２５との接続位置を適宜調整することで、全長Ｌおよびその位置を、ピエゾ抵抗素子Ｒ２１，Ｒ２３が形成された範囲内で任意に設定することができる。この意味では、ピエゾ抵抗素子の実際の長さと全長Ｌとは区別される。本実施例では、ピエゾ抵抗素子Ｒ２１，Ｒ２３を、幅＝３μｍ、全長Ｌ＝１０μｍとし、Ｌeff／Ｌ＝０．９となるように、形成した。また、ダイヤフラム２３は、１辺の長さが１００μｍの正方形とした。

次に、本実施例の半導体圧力センサ２１の製造工程について、図１１のダイヤフラム２３を跨ぐピエゾ抵抗素子Ｒ２１，Ｒ２３に沿った断面図である図１２を参照して説明する。

まず、図１２（ａ）に示すように、ＳＯＩ基板２２の表面層２２ｃ上に熱酸化膜２８を３０ｎｍの膜厚で形成し、その上にレジスト（不図示）を塗布し、それをパターニングした後、表面層２２ｃにピエゾ抵抗素子Ｒ２１〜Ｒ２４を形成した。ＳＯＩ基板２２は、表面層２２ｃが１．５μｍの厚さを有し、ｎ型で１×１０¹⁶／ｃｍ³のリンが注入されている。また、埋め込み酸化膜２２ｂの厚さは２００ｎｍである。ピエゾ抵抗素子Ｒ２１〜Ｒ２４は、加速電圧６０ｋＶ、ドーズ量５×１０¹³／ｃｍ³でＢＦ₂を表面層２２ｃにイオン注入し、レジストの剥離、および洗浄後、１０００℃、３０分の窒素雰囲気中での熱処理によりＳＯＩ基板２２の表面層２２ｃを活性化させることによって形成した。形成したピエゾ抵抗素子Ｒ２１，Ｒ２３の長手方向の実際の長さは２０μｍとした。また、ピエゾ抵抗素子Ｒ２１〜Ｒ２４は、シート抵抗値として２．５ｋΩの値を示した。

次いで、図１２（ｂ）に示すように、プラズマＣＶＤ法により表面層２２ｃ上に層間絶縁膜２６としてＳｉＯ膜を２００ｎｍの膜厚で形成した。その後、ＳＯＩ基板２２の裏面（支持層２２ａ側の面）に、ＩＣＰ−ＲＩＥのためのプラズマ酸化膜２９を３μｍの厚さで堆積させ、さらにその上にレジスト３０を塗布した。

レジスト３０をダイヤフラム２３の形状に合わせてパターニングし、その後、プラズマ酸化膜２９をドライエッチングし、さらに支持層２２ａを実施例２と同様にして、埋め込み絶縁膜２２ｂをエッチングストッパ層として利用してエッチングすることにより、図１２（ｃ）に示すように、ダイヤフラム２３を形成した。ダイヤフラム２３の形成後、ダイヤフラム２３のエッジ位置を正確にモニターしてデータとして記憶しておく。

次いで、図１２（ｄ）に示すように、層間絶縁膜２６にコンタクトホール２６ａを形成する。コンタクトホール２６ａは、層間絶縁膜２６の表面にレジストを塗布し、塗布したレジストをパターニングした後、ドライエッチングすることによって形成した。レジストのパターニングは、記憶しておいたダイヤフラム２３のエッジ位置データに基づいて、特にピエゾ抵抗素子Ｒ２１，Ｒ２３についてはＬeff／Ｌ＝０．９となるように、既に形成されているダイヤフラム２３に合わせて行った。その後、配線２５としてアルミニウム膜をスパッタ法によって所定のパターンで形成し、ホイートストンブリッジ回路を構成した。配線２５を所定のパターンで形成するためにマスクが用いられるが、このマスクは、コンタクトホール２６ａがどの位置に形成されても対応可能なように、ピエゾ抵抗素子Ｒ２１，Ｒ２３に沿って配置するように作製しておくとよい。

配線２５の形成後、図１２（ｅ）に示すように、プラズマＣＶＤ法により保護膜２７としてＳｉＮ膜を３００ｎｍの膜厚で形成し、さらに、外部との電気的接続用のパッドを形成するため、ＳｉＮ膜へのレジストの塗布、パターニングおよびドライエッチングを経て、配線２５を部分的に露出した。

以上説明したように、ダイヤフラム２３を形成した後に、ダイヤフラム２３の位置情報に基づいて、ピエゾ抵抗素子Ｒ２１，Ｒ２３の実効的な位置を確定する、具体的にはコンタクトホール２６ａを形成することで、ダイヤフラム２３に対するピエゾ抵抗素子Ｒ２１，Ｒ２３の位置精度が向上し、Ｌeff／Ｌをより正確に設定することができるので、より高感度な半導体圧力センサ２１が達成される。

（実施例４）
図１３に、本発明の実施例４による半導体圧力センサ３１の概略平面図を示す。なお図１３では配線を省略している。本実施例の半導体圧力センサ３１は、ダイヤフラム３３のエッジを跨いで配置されるピエゾ抵抗素子Ｒ３１，Ｒ３３の対向方向と直交する方向で対向している、ダイヤフラム３３のエッジに平行に配置された２つのピエゾ抵抗素子Ｒ３２，Ｒ３４が、ダイヤフラム３３の内側に配置されていることと、ピエゾ抵抗素子Ｒ３１〜Ｒ３４の幅が５μｍであることが、実施例３との構造上の相違点である。その他の点、例えば、ダイヤフラム３３を１辺の長さが１００μｍの正方形としたことや、ダイヤフラム３３を跨いで配置されるピエゾ抵抗素子Ｒ３１，Ｒ３３は、全長Ｌ＝１０μｍで、かつＬeff／Ｌ＝０．９となるように配置されていること等は実施例３と同様である。

ここで、ピエゾ抵抗素子Ｒ３２，Ｒ３４の、ダイヤフラム３３のエッジからの距離Ｙを変えて幾つかの半導体圧力センサ３１を作製し、ダイヤフラム３３に１００ｋＰａの圧力をかけたときの出力電圧を測定した。図１４に、ピエゾ抵抗素子Ｒ３１，Ｒ３３についての、ダイヤフラム３３のエッジからの距離Ｙと出力電圧との関係を示す。図１４から明らかなように、ダイヤフラム３３のエッジからの距離Ｙ＝０に近付くほど出力電圧は大きくなり、Ｙ＝０で最大となる。さらに、ピエゾ抵抗素子Ｒ３１，Ｒ３３をダイヤフラム３３のエッジを越える位置に配置する（この場合はＹの値をマイナスで表す）と、出力電圧は急激に低下する。最も感度が良いのは、図１５に示すように、ピエゾ抵抗素子Ｒ３２，Ｒ３４をダイヤフラム３３のエッジと一致させて配置した場合である。

次に、本実施例の半導体圧力センサ３１の製造工程について、図１３のダイヤフラム３３を跨ぐピエゾ抵抗素子Ｒ３１，Ｒ３３に沿った断面図である図１６を参照して説明する。

まず、図１６（ａ）に示すように、ＳＯＩ基板３２の表面層３２ｃ上に熱酸化膜３８を３０ｎｍの膜厚で形成した。ＳＯＩ基板３２は、表面層３２ｃが１．５μｍの厚さを有し、ｎ型で１×１０¹⁶／ｃｍ³のリンが注入されている。また、埋め込み酸化膜３２ｂの厚さは２００ｎｍである。その後、ＳＯＩ基板３２の裏面（支持面３２ａ側の面）に、ＩＣＰ−ＲＩＥのためのプラズマ酸化膜（不図示）を３μｍの厚さで堆積させ、さらにその上にレジスト（不図示）を塗布した。レジストをダイヤフラム３３の形状に合わせてパターニングし、その後、プラズマ酸化膜をドライエッチングし、さらに支持層３２ａを実施例２と同様にして、埋め込み絶縁膜３２ｂをエッチングストッパ層として利用してエッチングすることにより、ダイヤフラム３３を形成した。ダイヤフラム３３の形成後、ダイヤフラム３３のエッジ位置を正確にモニターしてデータとして記憶しておく。

次いで、熱酸化膜３８上にレジスト（不図示）を塗布し、塗布したレジストの、ピエゾ抵抗素子Ｒ３１〜Ｒ３４を形成する領域を、記憶しておいたダイヤフラム３３のエッジ位置データに基づいて、ピエゾ抵抗素子Ｒ３１，Ｒ３３についてはＬeff／Ｌ＝０．９となり、かつ、他のピエゾ抵抗素子Ｒ３２，Ｒ３４についてはダイヤフラム３３のエッジに位置するようにパターニングした。次いで、このパターニングされたレジスト上から、加速電圧６０ｋＶ、ドーズ量５×１０¹³／ｃｍ³でＢＦ₂を表面層３２ｃにイオン注入し、レジストの剥離、および洗浄後、１０００℃、３０分の窒素雰囲気中での熱処理によりＳＯＩ基板３２の表面層３２ｃを活性化させることによって、図１６（ｂ）に示すように、ピエゾ抵抗素子Ｒ３１〜Ｒ３４を形成した。

次いで、図１６（ｃ）に示すように、ピエゾ抵抗素子Ｒ３１〜Ｒ３４を形成したＳＯＩ基板３２の表面に、プラズマＣＶＤ法により層間絶縁膜３６としてＳｉＯ膜を２００ｎｍの膜厚で形成した。この層間絶縁膜３６に、レジストのパターニングおよびドライエッチングによりコンタクトホール３６ａ形成し、さらにその後、配線３５としてアルミニウム膜をスパッタ法によって所定のパターンで形成し、ホイートストンブリッジ回路を構成した。配線３５の形成後、プラズマＣＶＤ法により保護膜３７としてＳｉＮ膜を３００ｎｍの膜厚で形成し、さらに、外部との電気的接続用のパッドを形成するため、ＳｉＮ膜へのレジストの塗布、パターニングおよびドライエッチングを経て、配線３５を部分的に露出した。

以上説明したように、ダイヤフラム３３を形成した後に、ダイヤフラム３３の位置情報に基づいて、ピエゾ抵抗素子Ｒ３１，Ｒ３３の実効的な位置を確定する、具体的にはＳＯＩ基板３２の表面層３２ｃへのピエゾ抵抗素子形成用のレジストのパターニングを行うことで、ダイヤフラム３３に対するピエゾ抵抗素子Ｒ３１，Ｒ３３の位置精度が向上し、Ｌeff／Ｌをより正確に設定することができるので、より高感度な半導体圧力センサ３１が達成される。

（実施例５）
図１７に本発明の実施例５による半導体圧力センサ４１の概略平面図を示す。本実施例ではＳＯＩ基板４２の表面の全域が拡散領域となっており、周溝４４によって他の拡散領域と分離されることによってピエゾ抵抗素子Ｒ４１〜Ｒ４４が形成された構成となっている。その他の構成は実施例４と同様である。

本実施例の半導体圧力センサ４１の製造工程について図１８を参照して説明する。

まず、図１８（ａ）に示すように、ＳＯＩ基板４２の表面層４２ｃ上に、熱酸化膜４８を３０ｎｍの膜厚で形成した。ＳＯＩ基板４２は実施例４と同じものである。その後、表面層４２ｃ全面に対して、イオン注入法により、加速電圧６０ｋＶ、ドーズ量５×１０¹³／ｃｍ³でＢＦ₂を表面層４２ｃにイオン注入し、洗浄後、１０００℃、３０分の窒素雰囲気中での熱処理により表面層４２ｃを活性化させた。

次いで、ＳＯＩ基板４２の裏面に対して実施例４と同様にしてエッチングし、ダイヤフラム４３を形成した。ダイヤフラム４３を形成したら、ダイヤフラム４３のエッジ位置を正確にモニターしてデータとして記憶しておく。

その後、活性化させた表面層４２ｃ上にレジストを塗布する。塗布したレジストを、ピエゾ抵抗素子Ｒ４１〜Ｒ４４となる領域の周囲を取り囲む枠状の開口が形成されるようにパターニングする。このパターニングは、記憶しておいたダイヤフラム４３の位置データに基づいて、ピエゾ抵抗素子Ｒ４１，Ｒ４３についてはＬeff／Ｌ＝０．９となり、他のピエゾ抵抗素子Ｒ４２，Ｒ４４についてはダイヤフラム４３のエッジから３μｍだけ内側に位置するように行った。その後、図１８（ｂ）に示すように、表面層４２ｃをエッチングして周溝４４を形成した。周溝４４の深さは、表面層４２ｃの活性化した領域の深さ以上とする。これにより、周溝４４で囲まれた領域はその外側の領域と電気的に分離され、周溝４４で囲まれた領域が、ピエゾ抵抗素子Ｒ４１〜Ｒ４４となる。つまり、本実施例では周溝４４によってピエゾ抵抗素子Ｒ４１〜Ｒ４４の位置が確定される。

ピエゾ抵抗素子Ｒ４１〜Ｒ４４を形成した後、図１８（ｃ）に示すように、層間絶縁膜４６、配線４５，保護膜４７等を形成する。これらの一連の工程は、実施例４と同様であるので、ここではその説明は省略する。

以上説明したように、本実施例によれば、表面層４２ｃの全面に対してイオン注入し、その後、周溝４４を形成することでピエゾ抵抗素子Ｒ４１〜Ｒ４４が形成されるので、イオン注入のためのパターニングを行うことなく、ピエゾ抵抗素子Ｒ４１〜Ｒ４４を形成することができる。しかも、ダイヤフラム４３を形成した後に、ダイヤフラム４３の位置情報に基づいてピエゾ抵抗素子Ｒ４１，Ｒ４４の位置を確定するので、ダイヤフラム４３に対するピエゾ抵抗素子Ｒ４１，Ｒ４３の位置精度が向上し、Ｌeff／Ｌをより正確に設定することができるので、より高感度な半導体圧力センサ４１が達成される。

（実施例６）
本実施例では、半導体装置の他の例として加速度センサについて説明する。図１９は、本発明の実施例６による加速度センサの断面図であり、図２０は、図１９に示す加速度センサの概略平面図である。

本実施例の加速度センサ５１では、半導体基板としてＳＯＩ基板５２を用いている。ＳＯＩ基板５２は、厚さが１．５μｍの支持層５２ａと、厚さが２００ｎｍの埋め込み絶縁層５２ｂと、ｎ型で１×１０¹⁶／ｃｍ³のリンが注入された表面層５２ｃとを有する。加速度センサ５１は、中央部に錘５４を有する。錘５４は、４つのダイヤフラム領域５３によって、その周囲の基板部分に分離領域５５を介して間隔をおいて支持される。４つのダイヤフラム領域５３は、ＳＯＩ基板５２の支持層５２ａを埋め込み絶縁層５２ｂに達するまで除去した領域であり、それぞれＳＯＩ基板５２の面内で互いに直交する２つの方向から錘５４を挟む位置に配置されている。

ＳＯＩ基板５２の表面層５２ｃには、複数のピエゾ抵抗素子Ｒ５１が、各ダイヤフラム領域５３の内側と外側とに跨って設けられている。ピエゾ抵抗素子Ｒ５１は、各ダイヤフラム領域５３がそれぞれＳＯＩ基板５２の周縁部と錘５４とを連結する方向についての各ダイヤフラム領域５３の両端部に相当する部位に配置されている。本例では、ピエゾ抵抗素子Ｒ５１は直線型とし、前述した実施例と同様にして形成した。

この加速度センサ５１に加速度が作用すると、ダイヤフラム領域５３に応力が働き、その応力に応じてダイヤフラム領域５３が変形する。ダイヤフラム領域５３が変形すると、変形した大や不意ラム領域５３上のピエゾ抵抗素子Ｒ５１の抵抗値が変化するので、各ピエゾ抵抗素子Ｒ５１の出力値を測定することで加速度を検出することができる。

本例においては、４つのダイヤフラム領域５３が錘５４を支持する構造となっており、外力の作用によって、対向する２つのダイヤフラム領域５３の間の部分全体、別の言い方をすれば、分離領域５５の外縁から内側の部分が変位する。したがって、このような構造においては、本発明におけるダイヤフラム部の１辺の長さｈは、図２０に示すように、この変位する部分で定義される。本例では、ダイヤフラム部の１辺の長さｈを２００μｍ、ピエゾ抵抗素子Ｒ５１の全長Ｌを２０μｍとした。

そして、Ｌeffの値を変更して加速度センサ５１を作製したところ、Ｌeff／Ｌが０．５よりも大きい場合に、前述した圧力センサと同様に、出力電圧が上昇した。実際は、ダイヤフラム部の大きさやピエゾ抵抗素子Ｒ５１の全長Ｌの大きさにも依存するが、出力電圧が大きく変化する境界は、概ねＬeff／Ｌ＝０．５が指標となる。

本発明の一実施形態（実施例１）による半導体圧力センサの概略平面図および断面図である。 図１に示す半導体圧力センサにおける、ダイヤフラムのエッジからの距離とダイヤフラムに働く応力との関係を示すグラフである。 図１に示す半導体圧力センサの製造工程の一例を説明する平面図である。 図１に示す半導体圧力センサの製造工程の一例を説明する断面図である。 本発明の他の実施形態（実施例２）による半導体圧力センサの概略平面図である。 図５に示す半導体圧力センサの、ダイヤフラムのエッジを跨いで配置されるピエゾ抵抗素子の拡大平面図である。 図１に示す半導体圧力センサにおける、Ｌeff／Ｌと出力電圧値との関係を示すグラフである。 本発明の比較例である、対向する２つのピエゾ抵抗素子をダイヤフラムの領域内に配置した半導体圧力センサの平面図である。 図５に示す半導体圧力センサにおける、Ｌeff／Ｌと出力電圧値との関係を示すグラフである。 図５に示す半導体圧力センサの、Ｌeff依存性を示すグラフである。 本発明の実施例３による半導体圧力センサの概略平面図である。 図１１に示す半導体圧力センサの製造工程を説明する断面図である。 本発明の実施例４による半導体圧力センサの概略平面図である。 図１３に示す半導体圧力センサにおいて、ダイヤフラムのエッジに沿って配置されたピエゾ抵抗素子についての、ダイヤフラムのエッジからの距離と出力電圧との関係を示すグラフである。 本発明の実施例４において、感度が最も高くなるピエゾ抵抗素子の配置を示す平面図である。 図１４に示す半導体圧力センサの製造工程を説明する断面図である。 本発明の実施例５による半導体圧力センサの概略平面図である。 図１７に示す半導体圧力センサの製造工程を説明する断面図である。 本発明の実施例６による加速度センサの断面図である。 図１９に示す加速度センサの概略平面図である。 従来の半導体圧力センサにおける、ダイヤフラムの厚さと、ダイヤフラムの中心からの、圧縮応力のピーク位置との関係を示すグラフである。 従来の半導体圧力センサにおける、ダイヤフラムの中心からの距離に対する応力分布のグラフである。

符号の説明

１ 半導体圧力センサ
２ ＳＯＩ基板
３ ダイヤフラム
５ 配線
Ｒ１〜Ｒ４ ピエゾ抵抗素子

Claims (14)

1. ダイヤフラム部を有する半導体基板に１つ以上の歪み検出素子が設けられた半導体装置において、
   前記歪み検出素子の少なくとも１つは、前記ダイヤフラム部に第１の端部を有し、前記歪み検出素子の全長をＬ、前記歪み検出素子の前記第１の端部からダイヤフラム部のエッジまでの長さをＬeffとしたとき、
   ０．５＜Ｌeff／Ｌ＜１
   なる関係を満たすように、前記ダイヤフラム部の内側と外側とに跨って配置されていることを特徴とする半導体装置。
2. 前記歪み検出素子は、前記ダイヤフラム部に折り返し部を有し、該折り返し部は、前記第１の端部と接して形成されている請求項１に記載の半導体装置。
3. ４つの前記歪み検出素子が、ホイートストンブリッジ回路を構成するように電気的に悦属され、そのうち対向する２つの歪み検出素子が、０．５＜Ｌeff／Ｌ＜１なる関係を満たして配置されている請求項１に記載の半導体装置。
4. 前記歪み検出素子の全長Ｌは、実質的に電流が流れる経路となる長さである請求項１ないし３のいずれか１項に記載の半導体装置。
5. 前記歪み検出素子の全長Ｌは、前記歪み検出素子と接続される配線の接続位置によって規定される請求項１ないし３のいずれか１項に記載の半導体装置。
6. 前記半導体基板は、半導体材料からなる支持層および表面層の間に絶縁層を介在させたＳＯＩ基板であり、前記表面層に前記歪み検出素子が形成されるとともに、前記支持層の一部の領域が除去されることによって、前記ダイヤフラムが形成されている請求項１ないし５のいずれか１項に記載の半導体装置。
7. 前記歪み検出素子は、第一導電型の半導体層に形成された第二導電型の拡散領域で形成されている請求項１ないし６のいずれか１項に記載の半導体装置。
8. 前記歪み検出素子は、第一導電型の半導体層の全域に形成された第二導電型の拡散領域の一部を、溝によって他の部分と電気的に分離することによって形成されている請求項１ないし６のいずれか１項に記載の半導体装置。
9. 前記少なくとも１つの歪み検出素子は、その前記ダイヤフラムのエッジから中心へ向かう方向と平行な部分の、前記ダイヤフラムの内側での前記ダイヤフラムのエッジからの距離をＬXとしたとき、ＬX≦２０μｍとなるように配置されている請求項１ないし８のいずれか１項に記載の半導体装置。
10. ＬX≦１０μｍである請求項９に記載の半導体装置。
11. 前記ダイヤフラム部の平面形状は、１辺の長さが４００μｍ以下の正方形である請求項１ないし１０のいずれか１項に記載の半導体装置。
12. 前記ダイヤフラムの厚さをａとしたとき、Ｌeff≧ａである請求項１ないし１１のいずれか１項に記載の半導体装置。
13. 前記ダイヤフラムの１辺の長さをｈとしたとき、√ｈ≧Ｌeffである請求項１ないし１２のいずれか１項に記載の半導体装置。
14. ダイヤフラム部を有する半導体基板に１つ以上の歪み検出素子が設けられた半導体装置の製造方法において、
    前記半導体基板に前記歪み検出素子を形成する工程と、
    前記半導体基板に前記ダイヤフラム部を形成する工程とを有し、
    前記歪み検出素子の少なくとも１つを、前記ダイヤフラム部に第１の端部を有し、かつ前記歪み検出素子の全長をＬ、前記歪み検出素子の前記第１の端部からダイヤフラム部のエッジまでの長さをＬeffとしたとき、
    ０．５＜Ｌeff／Ｌ＜１
    の関係を満たすように、前記ダイヤフラム部の内側と外側とに跨って配置することを特徴とする半導体装置の製造方法。

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