KR20070077091A - Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법 - Google Patents

Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20070077091A
KR20070077091A KR1020070005593A KR20070005593A KR20070077091A KR 20070077091 A KR20070077091 A KR 20070077091A KR 1020070005593 A KR1020070005593 A KR 1020070005593A KR 20070005593 A KR20070005593 A KR 20070005593A KR 20070077091 A KR20070077091 A KR 20070077091A
Authority
KR
South Korea
Prior art keywords
layer
region
insulating film
semiconductor substrate
gate electrode
Prior art date
Application number
KR1020070005593A
Other languages
English (en)
Other versions
KR100818379B1 (ko
Inventor
다케시 하마모토
아키히로 니타야마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Priority to KR1020070005593A priority Critical patent/KR100818379B1/ko
Publication of KR20070077091A publication Critical patent/KR20070077091A/ko
Application granted granted Critical
Publication of KR100818379B1 publication Critical patent/KR100818379B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있는 NAND형 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판과, 반도체 기판 상에 형성된 반도체층과, 트랜지스터 형성 영역에서, 반도체 기판과 반도체층 사이에, 선택적으로 형성된 매립 절연막과, 트랜지스터 형성 영역의 반도체층에 형성된 플로팅 보디 영역과, 플로팅 보디 영역을 사이에 유지하는 확산층과, 플로팅 보디 영역 상에 형성된 제1 절연막과, 제1 절연막 상에 형성된 부유 게이트 전극과, 부유 게이트 전극 상에 형성된 제2 절연막 상의 제어 전극과, 트랜지스터 형성 영역의 단부에 있는 확산층에 접속된 콘택트 플러그를 포함하고, 트랜지스터 형성 영역의 단부에 있는 부유 게이트 전극은 제어 전극과 단락되며, 트랜지스터 형성 영역의 단부에 있는 확산층은 콘택트 플러그 하에서 반도체 기판과 접속되어 있다.

Description

ＮＡＮＤ형 반도체 기억 장치 및 그 제조 방법{NAND TYPE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 영역의 구성을 도시한 평면도 및 단면도.
도 2는 이 NAND형 플래시 메모리의 주변 회로 영역의 구성을 도시한 평면도 및 단면도.
도 3은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 4는 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 5는 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 6은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 7은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 8은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평 면도 및 종단면도.
도 9는 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 10은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 11은 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 12는 이 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 13은 본 발명의 제2 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 영역의 구성을 도시한 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 영역의 구성을 도시한 단면도.
도 15는 본 발명의 제4 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 영역의 구성을 도시한 단면도.
도 16은 본 발명의 제5 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 영역의 구성을 도시한 단면도.
도 17은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 18은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방 법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 19는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 20은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 21은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 22는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 23은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 24는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 25는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 26은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 27은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 28은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방 법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 29는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 30은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 31은 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
도 32는 본 발명의 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 있어서의 공정별 소자의 평면도 및 종단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 300, 500, 520, 540, 560 : 메모리 셀 영역
20 : 주변 회로 영역
30, 320 : 반도체 기판
40, 390, 510, 530 : 매립 절연막
50 : 반도체층
60, 570 : 플로팅 보디(floating body)
70 : 비트선 콘택트 플러그
80 : 소스선 콘택트 플러그
90, 410 : 터널 절연막
100, 420 : 부유 게이트 전극
110, 430 : 전극간 절연막
120, 440 : 제어 게이트 전극
150, 550 : 소스 영역 및 드레인 영역
330 : 실리콘 게르마늄층
340, 360 : 실리콘층
380 : 소자 분리 홈
400 : 소자 분리 절연막
MC : 메모리 셀 트랜지스터
STD, STS : 선택 트랜지스터
본 발명은 NAND형 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 비휘발성 반도체 메모리로서 NAND형 플래시 메모리가 개발되어 있다. 이 NAND형 플래시 메모리의 메모리 셀 트랜지스터는 반도체 기판 상에 터널 절연막을 통해 형성된 부유 게이트 전극과, 이 부유 게이트 전극 상에 전극간 절연막을 통해 형성된 제어 게이트 전극이 적층된 구조를 갖는다.
NAND형 플래시 메모리는 2개의 선택 트랜지스터 사이에 복수의 메모리 셀 트랜지스터의 소스 영역 및 드레인 영역을 직렬로 접속하고, 한쪽 선택 트랜지스터를 비트선에 접속하는 동시에 다른 쪽 선택 트랜지스터를 소스선에 접속함으로써 형성 되며, 각 메모리 셀 트랜지스터의 제어 게이트 전극은 워드선으로서의 역할을 수행한다.
워드선 방향으로 인접한 메모리 셀 트랜지스터 사이에는 소자 분리 절연막(즉, 소자 분리 영역)이 형성되고, 워드선 방향으로 인접한 메모리 셀 트랜지스터는 소자 분리 절연막에 의해 분리되어 있다. 또한, 비트선 등의 배선과 반도체 기판 사이에는 층간 절연막이 형성되어 있다.
이 경우, NAND형 플래시 메모리에는 배선과 반도체 기판 사이에 생기는 기생 용량이나, 워드선 방향으로 인접한 메모리 셀 트랜지스터 사이에 생기는 기생 용량에 의해 게이트 임계값 전압에 변동이 생기는 등의 여러 가지 문제가 있었다.
이러한 문제를 막기 위해서 SOI 기판 상에 NAND형 플래시 메모리를 형성하는 것이 제안되어 있다(예컨대, 특허 문헌 1 및 특허 문헌 2 참조).
그러나, 이 방법에는 기판으로서 SOI 기판을 이용하기 때문에, 통상의 실리콘 기판을 이용하는 경우에 비하면 기판의 가격이 상승하게 된다고 하는 문제점이 있었다.
이하, SOI 상에 형성된 NAND형 플래시 메모리에 관한 문헌명을 기재한다.
[특허 문헌 1] 일본 특허 공개 제2000-174241호 공보
[특허 문헌 2] 일본 특허 공개 평성 제11-163303호 공보
본 발명은 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있는 NAND형 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 형태에 따른 NAND형 반도체 기억 장치는,
반도체 기판과,
상기 반도체 기판 상에 형성된 반도체층과,
트랜지스터 형성 영역에서, 상기 반도체 기판과 상기 반도체층 사이에 선택적으로 형성된 매립 절연막과,
상기 트랜지스터 형성 영역의 반도체층에 형성된 플로팅 보디(body) 영역과,
상기 플로팅 보디 영역을 사이에 유지하는 확산층과,
상기 플로팅 보디 영역 상에 형성된 제1 절연막과,
상기 제1 절연막 상에 형성된 부유 게이트 전극과,
상기 부유 게이트 전극 상에 형성된 제2 절연막 상의 제어 전극과,
상기 트랜지스터 형성 영역의 단부(端部)에 있는 상기 확산층에 접속된 콘택트 플러그를 포함하고,
상기 트랜지스터 형성 영역의 단부에 있는 상기 부유 게이트 전극은 상기 제어 전극과 단락되며,
상기 트랜지스터 형성 영역의 단부에 있는 확산층은 상기 콘택트 플러그 아래에서 상기 반도체 기판과 접속하고 있다.
또한, 본 발명의 일 형태에 따른 NAND형 반도체 기억 장치의 제조 방법은,
기판 상에 제거 예정층을 형성하는 단계와,
상기 제거 예정층의 일부를 제거하는 단계와,
상기 제거 예정층의 일부를 제거한 후에 상기 제거 예정층 상에 반도체층을 형성하는 단계와,
상기 반도체층을 관통하여 상기 제거 예정층에 도달하는 홈을 형성하는 단계와,
상기 홈을 이용하여 상기 제거 예정층을 제거하는 단계와,
상기 제거 예정층을 제거하여 생긴 공동(空洞)에 매립 절연막을 형성하는 단계와,
상기 매립 절연막을 형성한 영역 상에 제1 절연막을 형성하는 단계와,
상기 제1 절연막 상에 부유 게이트 전극을 형성하는 단계와,
상기 부유 게이트 전극 상에 제2 절연막을 형성하는 단계와,
상기 제2 절연막 상에 제어 전극을 형성하는 단계와,
상기 부유 게이트 전극을 사이에 유지하도록 상기 반도체층 내에 확산층을 형성하는 단계를 포함한다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
(1) 제1 실시 형태
도 1에 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리 중, 메모리 셀 영역(10)의 일부의 구성을 도시하고, 도 2에 이 NAND형 플래시 메모리 중, 주변 회로 영역(20)의 일부의 구성을 도시한다.
또한, 도 1의 (a)는 NAND형 플래시 메모리 중, 메모리 셀 영역(10)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 1의 (b)는 메모리 셀 영역(10)을 A-A선에 따라 절단한 경우의 종단면도를 나타낸다. 도 2의 (a)는 NAND형 플래시 메모리 중, 주변 회로 영역(20)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 2의 (b)는 주변 회로 영역(20)을 A-A선을 따라 절단한 경우의 종단면도를 나타낸다.
도 1의 (a)와 (b)에 도시된 바와 같이, NAND형 플래시 메모리의 메모리 셀 영역(10)에서는 P형의 반도체 기판(30) 상에서, 메모리 셀 트랜지스터(MC) 및 선택 트랜지스터(STD, STS)가 형성되어 있는 트랜지스터 형성 영역(10A)에 매립 절연막(40)이 선택적으로 형성되어 있다.
P형의 반도체층(50)은 트랜지스터 형성 영역(10A)에서는 반도체 기판(30) 상에 매립 절연막(40)을 통해 형성되고, 비트선 콘택트 플러그(70) 및 소스선 콘택트 플러그(80)가 형성되는 콘택트 플러그 형성 영역(10B)에서는 반도체 기판(30) 상에 직접 형성되어 있다.
메모리 셀 트랜지스터(MC)에는 반도체 기판(30) 상에 매립 절연막(40)을 통해 형성된 반도체층(50)에 전기적으로 부유 상태에 있는 P형의 플로팅 보디(6O)가 형성되어 있다.
메모리 셀 트랜지스터(MC)는 플로팅 보디(60) 상에 터널 절연막(90)을 통해 형성된 부유 게이트 전극(100)과, 이 부유 게이트 전극(100) 상에 전극간 절연막(110)을 통해 형성된 제어 게이트 전극(제어 전극)(120)이 적층된 구조를 갖는다. 또한, 제어 게이트 전극(120) 상에는 실리사이드(130)가 형성되어 있다.
이 메모리 셀 트랜지스터(MC)에서는 플로팅 보디(60)의 표면 부분에 채널 영역(140)이 형성되고, 플로팅 보디(60)의 양측에는 N형의 소스 영역 및 드레인 영 역(확산층)(150)이 형성되어 있다.
또한, 선택 트랜지스터(STD, STS)에는 플로팅 보디(60) 상에 게이트 절연막(160)을 통해 게이트 전극(170)이 형성되어 있다. 이 게이트 전극(170)은 부유 게이트 전극(100)과 제어 게이트 전극(120)을 단락시킴으로써 형성된다.
반도체층(50) 중, 콘택트 플러그 형성 영역(10B)에는 N형의 소스 영역 및 드레인 영역(150)이 반도체 기판(30)에 접속하도록 형성되고, 이 콘택트 플러그 형성 영역(10B)에 형성된 N형의 소스 영역 및 드레인 영역(150)과 P형의 반도체 기판(30)은 PN 접합에 의해 분리되어 있다.
NAND형 플래시 메모리의 메모리 셀 영역(10)은 2개의 선택 트랜지스터(STD, STS) 사이에 복수의 메모리 셀 트랜지스터(MC)의 소스 영역 및 드레인 영역(150)을 직렬로 접속하고, 한쪽 선택 트랜지스터(STD)를 비트선 콘택트 플러그(70)를 통해 비트선(BL)에 접속하는 동시에, 다른 쪽 선택 트랜지스터(STS)를 소스선 콘택트 플러그(80)를 통해 소스선(SL)에 접속함으로써 형성되며, 각 메모리 셀 트랜지스터(MC)의 제어 게이트 전극(120)은 워드선(WL)으로서의 역할을 수행한다.
워드선(WL) 방향으로 인접한 메모리 셀 트랜지스터(MC) 사이에는 소자 분리 절연막(소자 분리 영역)(180)이 형성되고, 이들 워드선(WL) 방향으로 인접한 메모리 셀 트랜지스터(MC)는 소자 분리 절연막(180)에 의해 분리되어 있다. 또한, 비트선(BL)과 반도체층(40) 사이에는 층간 절연막(190)이 형성되어 있다.
한편, 도 2의 (a)와 (b)에 도시된 바와 같이, NAND형 플래시 메모리의 주변 회로 영역(20)에는 예컨대 워드선(WL)에 접속되고, 메모리 셀 트랜지스터(MC)의 제 어 게이트 전극(120)에 소정의 전위를 공급하기 위한 전송 트랜지스터(FT)가 형성되어 있다.
이 전송 트랜지스터(FT)에는 반도체 기판(30)의 표면 부분에 소자 분리 절연막(200)이 형성되고, 이 소자 분리 절연막(200)에 의해 분리된 소자 영역의 중앙부 부근에는 게이트 절연막(210)을 통해 게이트 전극(220)이 형성되어 있다.
게이트 전극(220)의 표면에는 실리사이드(230)가 형성되고, 게이트 전극(220)의 측면에는 게이트 전극 측벽(240)이 형성되어 있다. 게이트 전극(220)의 아래쪽에 위치하고, 또한 반도체 기판(30)의 표면 부근에는 채널 영역(250)이 형성되며, 그 채널 영역(250)의 양측에는 소스 영역 및 드레인 영역(260)이 형성되어 있다.
소스 영역 및 드레인 영역(260)의 상면에는 콘택트 플러그(270)가 형성되고, 이 콘택트 플러그(270)에는 배선(280)이 접속되어 있다. 배선(280)과 반도체 기판(30) 사이에는 층간 절연막(290)이 형성되어 있다.
여기서, 본 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 대해서 도 3 내지 도 12를 이용하여 설명한다.
또한, 도 3의 (a), 도 5의 (a), 도 7의 (a), 도 9의 (a) 및 도 11의 (a)는 각 공정별 소자에 있어서의 메모리 셀 영역(300)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 3의 (b), 도 5의 (b), 도 7의 (b), 도 9의 (b) 및 도 11의 (b)는 각 공정별 소자에 있어서의 메모리 셀 영역(300)을 A-A선을 따라 절단한 경우의 종단면도를 나타낸다.
도 4의 (a), 도 6의 (a), 도 8의 (a), 도 10의 (a) 및 도 12의 (a)는 각 공정별 소자에 있어서의 주변 회로 영역(310)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 4의 (b), 도 6의 (b), 도 8의 (b), 도 10의 (b) 및 도 12의 (b)는 주변 회로 영역(310)을 A-A선을 따라 절단한 경우의 종단면도를 나타낸다.
도 3의 (a)와 (b) 및 도 4의 (a)와 (b)에 도시된 바와 같이, 에피택셜 성장 기술에 의해, 반도체 기판(320) 상에 제거 예정층으로서 게르마늄(Ge) 농도가 예컨대 30%인 실리콘 게르마늄(SiGe)층(330)을 예컨대 25 ㎚ 정도 전면에 형성한다.
계속해서, 에피택셜 성장 기술로, 실리콘 게르마늄층(330) 상에 실리콘(Si)층(340)을 20 ㎚ 정도 전면에 형성한 후, 실리콘질화(SiN)막(350)을 전면에 형성한다.
리소그래피 및 RIE로 실리콘질화막(350)에 패터닝을 행함으로써, 메모리 셀 영역(300)에 대해서는 콘택트 플러그 형성 영역(300B)에 형성된 실리콘질화막(350)을 제거하고, 주변 회로 영역(310)에 대해서는 이 주변 회로 영역(310)에 형성된 실리콘질화막(350)을 제거한다. 이 실리콘질화막(350)을 마스크로 하여 실리콘층(340) 및 실리콘 게르마늄층(330)에 순차적으로 에칭을 행함으로써, 반도체 기판(320)의 표면을 노출시킨다.
도 5의 (a)와 (b) 및 도 6의 (a)와 (b)에 도시된 바와 같이, 실리콘질화막(350)을 제거한 후, 에피택셜 성장 기술에 의해 반도체 기판(320) 및 실리콘층(340) 상에 실리콘층(360)을 예컨대 30 ㎚ 정도 전면에 형성한다. 또한, 그 때, 메모리 셀 영역(30)의 트랜지스터 형성 영역(300A)에 대해서는 실리콘층(340)을 시 드로서 사용하고, 메모리 셀 영역(300)의 콘택트 플러그 형성 영역(300B) 및 주변 회로 영역(310)에 대해서는 반도체 기판(320)을 시드로서 사용한다.
도 7의 (a) 내지 (d) 및 도 8의 (a)와 (b)에 도시된 바와 같이, 실리콘층(360) 상에 예컨대 실리콘질화막으로 이루어진 마스크재(370)를 전면에 퇴적시킨 후, 리소그래피 및 RIE로 마스크재(370)에 패터닝을 행한다. 또한, 도 7의 (c)는 메모리 셀 영역(300)을 B-B선을 따라 절단한 경우의 종단면도를 나타내고, 도 7의 (d)는 메모리 셀 영역(300)을 C-C선을 따라 절단한 경우의 종단면도를 나타낸다.
마스크재(370)를 마스크로 하여 실리콘층(360), 실리콘 게르마늄층(330) 및 반도체 기판(320)에 순차적으로 에칭을 행함으로써, 소자 분리 홈(380)을 형성한다. 이 때, 메모리 셀 영역(300)의 트랜지스터 형성 영역(300A)에서는, 소자 분리 홈(380)의 내부 표면에 실리콘 게르마늄층(330)의 측면이 노출된다[도 7의 (d)].
도 9의 (a) 내지 (d) 및 도 10의 (a)와 (b)에 도시된 바와 같이, 반도체 기판(300)을 소정의 에칭 용액에 침지하고, 습식 에칭에 의해 소자 분리 홈(380)의 내부 표면에 노출된 실리콘 게르마늄층(330)에 에칭을 행함으로써, 이것을 제거한다. 또한, 에칭 용액은 여기서는 농도 70%의 질산 수용액과 농도 49%의 플루오르화수소산 수용액과 농도 99.9%의 아세트산 수용액과 물이 체적 비율로 40:1:257의 비율로 혼합된 혼합 수용액이다.
이에 따라, 실리콘 게르마늄층(330)이 형성되어 있던 영역에는 도시하지 않은 공동이 형성된다. 이 경우, 실리콘층(360) 중, 콘택트 플러그 형성 영역(300B)에 형성되어 있는 실리콘층(360)은 트랜지스터 형성 영역(300A)에 형성되어 있는 실리콘층(360)을 지지하는 지지부로서의 역할을 수행한다.
계속해서, 반도체 기판(320)의 전면을 산화함으로써, 도시하지 않은 공동을 예컨대 실리콘산화(SiO2)막으로 이루어진 매립 절연막(390)으로 매립하는 동시에, 소자 분리 홈(380)의 내부 표면에 실리콘산화막(도시하지 않음)을 13 ㎚ 정도 형성한다. 이와 같이, 메모리 셀 영역(300)의 트랜지스터 형성 영역(300A)에 선택적으로 SOI 구조를 형성한다.
계속해서, CVD법으로, 소자 분리 홈(380)에 예컨대 실리콘산화막을 매립하여 평탄화함으로써, 소자 분리 절연막(400)을 형성한다. 또한, 산화 처리를 행하지 않고서 CVD법으로 소자 분리 홈(380)을 실리콘산화막으로 매립하여 소자 분리 절연막(400)을 형성할 때에, 도시하지 않은 공동을 이 실리콘산화막으로 매립함으로써, 매립 절연막(390)을 형성하여도 좋다.
도 11의 (a)와 (b) 및 도 12의 (a)와 (b)에 도시된 바와 같이, 마스크재(380)를 제거한 후, 메모리 셀 영역(300)에 대해서는 실리콘층(360) 상에 터널 절연막(410)을 통해 부유 게이트 전극(420)을 형성하고, 계속해서 부유 게이트 전극(420) 상에 전극간 절연막(430)을 통해 제어 게이트 전극(440)을 형성한다. 그 후, 제어 게이트 전극(440) 상에 실리사이드(450)를 형성한다. 한편, 주변 회로 영역(310)에 대해서는 실리콘층(360) 상에 게이트 절연막(460)을 통해 게이트 전극(470)을 형성한 후, 게이트 전극(470) 상에 실리사이드(480)를 형성한다.
이후, 도시하지 않지만, 이온 주입법으로 소스 영역 및 드레인 영역을 형성 하고, CVD법으로 실리콘층(360)의 전면에 층간 절연막을 더 형성한다. 그리고, 소스선 콘택트 플러그 및 소스선을 형성하며, 비트선 콘택트 플러그 및 비트선을 순차적으로 더 형성함으로써, 도 1 및 도 2에 도시된 NAND형 플래시 메모리를 제조한다.
이와 같이 본 실시 형태에 따르면, SOI 기판을 이용하지 않고, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(10)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.
구체적으로는, 비트선(BL) 등의 배선과 반도체 기판(30)을 매립 절연막(40)에 의해 분리시킴으로써, 통상의 반도체 기판 상에 SOI 구조를 형성하지 않고 NAND형 플래시 메모리를 형성하는 경우에 비하여, 배선과 반도체 기판(30) 사이에 생기는 기생 저항을 저감할 수 있으며, 따라서 게이트 임계값 전압의 변동을 저감할 수 있다.
또한, 워드선 방향으로 인접한 메모리 셀 트랜지스터(MC)를 매립 절연막(40)에 의해 완전히 분리시킴으로써, 통상의 반도체 기판 상에 SOI 구조를 형성하지 않고 NAND형 플래시 메모리를 형성하는 경우에 비하여, 워드선 방향으로 인접한 메모리 셀 트랜지스터(MC) 사이에 생기는 기생 용량을 저감할 수 있으며, 따라서 게이트 임계값 전압의 변동을 저감할 수 있다. 또한, 이 경우, 워드선 방향으로 인접한 메모리 셀 트랜지스터(MC) 사이에 펀치 스루가 생기는 것을 억제할 수 있다. 또한, 워드선(WL)으로서의 제어 게이트 전극(120)과 소자 분리 절연막(180)이 교차하는 영역에 이 소자 분리 절연막(180)을 게이트 절연막으로 하는 기생 MOS 트랜지스터 가 형성되는 것을 억제하여 필드 반전 전압의 향상을 도모할 수 있다.
또한, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(10)에 선택적으로 SOI 구조를 형성함으로써, SOI 기판 상에 NAND형 플래시 메모리를 형성하는 경우에 비하여, 설계 환경을 대폭 변경할 필요가 없어, 그만큼 개발 효율을 향상시킬 수 있다. 또한, 이 경우, 반도체 기판 상에 형성된 종래의 NAND형 플래시 메모리에 있어서의 사양과의 연속성을 확보할 수 있다.
그런데, 주변 회로 영역(20)에 형성되는 전송 트랜지스터(FT)는 메모리 셀 트랜지스터(MC)에 대한 데이터의 소거 및 기록 동작을 행하기 위해서 고전압이 인가된다. 따라서, 주변 회로 영역(20)에 SOI 구조를 형성하면, 인가되는 고전압에 의해 소위 기판 부유 효과가 발생하여 이에 따라 펀치 스루가 생기기 쉬워진다.
이것에 대하여, 본 실시 형태와 같이, 주변 회로 영역(20)에는 SOI 구조를 형성하지 않으면 펀치 스루를 억제할 수 있고, 따라서 주변 회로 영역(20)에 형성되는 전송 트랜지스터(FT)의 트랜지스터 특성을 향상시킬 수 있다. 또한, 이 경우, 높은 정전 전압이 전송 트랜지스터(FT)에 인가되어도 SOI 구조를 형성하는 경우와 같이, 플로팅 보디에 홀이 축적되는 일이 없어, 그만큼 정전 파괴(ESD)의 발생을 억제할 수 있다.
(2) 제2 실시 형태
도 13에 본 발명의 제2 실시 형태에 따른 NAND형 플래시 메모리 중, 메모리 셀 영역(500)의 일부의 구성을 도시한다. 또한, 도 1에 도시된 요소와 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다.
본 실시 형태의 경우, 트랜지스터 형성 영역(10A) 중, 선택 트랜지스터(STD, STS)의 플로팅 보디(60)가 형성되는 영역의 일부를 제외한 영역에 매립 절연막(510)이 선택적으로 형성되어 있다.
이에 따라, 반도체층(50) 중, 콘택트 플러그 형성 영역(10B)에 형성된 소스 영역 및 드레인 영역(150)에 부가하여 선택 트랜지스터(STD, STS)의 플로팅 보디(60)의 일부가 반도체 기판(30)에 접속하도록 형성된다.
이와 같이 본 실시 형태에 따르면, 반도체 기판(30)에 소정의 전압을 인가함으로써, 선택 트랜지스터(STD, STS)에 백 게이트 바이어스를 인가하는 것이 가능해지고, 이에 따라 선택 트랜지스터(STD, STS)의 차단 특성을 향상시킬 수 있다.
또한, 반도체층(50)의 저면 중, 반도체 기판(30)과 접촉하는 면적이 증가함으로써, 습식 에칭에 의해 실리콘 게르마늄층을 제거하는 경우에(도 9), 반도체층(50)의 기계적 강도를 향상시킬 수 있다. 이에 따라, 실리콘 게르마늄층을 제거함으로써 형성된 공동 상에 형성되어 있는 반도체층(50)이 붕괴되어 더스트(dust)가 발생하는 것을 억제할 수 있고, 따라서 수율을 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 즉, SOI 기판을 이용하지 않고, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(500)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.
(3) 제3 실시 형태
도 14에 본 발명의 제3 실시 형태에 따른 NAND형 플래시 메모리 중, 메모리 셀 영역(520)의 일부의 구성을 도시한다. 또한, 도 1에 도시된 요소와 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다.
본 실시 형태의 경우, 트랜지스터 형성 영역(10A) 중, 플로팅 보디(60)가 형성되는 영역에 매립 절연막(530)이 그 플로팅 보디(60)에 대응하도록 선택적으로 형성되어 있다. 이에 따라, 반도체층(50)에 형성되는 소스 및 드레인 영역(150) 모두가 반도체 기판(30)에 접속하도록 형성된다.
이와 같이 본 실시 형태에 따르면, 제2 실시 형태에 비하여, 반도체층(50)의 저면 중, 반도체 기판(30)과 접촉하는 면적이 더욱 증가함으로써, 습식 에칭에 의해 실리콘 게르마늄층을 제거하는 경우에(도 9), 반도체층(50)의 기계적 강도를 한층 더 향상시킬 수 있다. 이에 따라, 실리콘 게르마늄층을 제거함으로써 형성된 공동 상에 형성되어 있는 반도체층(50)이 붕괴되어 더스트가 발생하는 것을 억제할 수 있고, 따라서 수율을 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 즉, SOI 기판을 이용하지 않고, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(520)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.
(4) 제4 실시 형태
도 15에 본 발명의 제4 실시 형태에 따른 NAND형 플래시 메모리 중, 메모리 셀 영역(540)의 일부의 구성을 도시한다. 또한, 도 1에 도시된 요소와 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다.
본 실시 형태의 경우, 반도체층(50) 중, 콘택트 플러그 형성 영역(10B)에 형성된 소스 및 드레인 영역(150)에 접하도록 N형의 소스 영역 및 드레인 영역(550)이 반도체 기판(30)의 표면 부분에 선택적으로 형성되어 있다.
반도체층(50) 중 콘택트 플러그 형성 영역(10B)은 반도체 기판(30)을 에피택셜 성장시킴으로써 형성된다. 따라서, 콘택트 플러그 형성 영역(10B)에서는 반도체층(50)과 반도체 기판(30)의 계면에 격자 부정합(결정 어긋남)이나 결정 결함이 발생하는 경우가 있다. 이들 격자 부정합이나 결정 결함의 발생에 의해 반도체층(50)과 반도체 기판(30)의 계면에 공핍층이 형성되면, 반도체층(50) 및 반도체 기판(30) 사이에 누설 전류가 발생하는 문제가 있다.
이것에 대하여, 본 실시 형태에 따르면, 콘택트 플러그 형성 영역(10B)에 있어서의 반도체층(50)과 반도체 기판(30)의 계면은 소스 영역 및 드레인 영역(550)에 의해 덮여 있음으로써, 이 계면에 공핍층이 형성되는 일은 없고, 이에 따라 콘택트 플러그 형성 영역(10B)에 있어서의 반도체층(50)과 반도체 기판(30) 사이에 누설 전류가 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 즉, SOI 기판을 이용하지 않고, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(540)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.
(5) 제5 실시 형태
도 16에 본 발명의 제5 실시 형태에 따른 NAND형 플래시 메모리 중, 메모리 셀 영역(560)의 일부의 구성을 도시한다. 또한, 도 1에 도시된 요소와 동일한 것에는 동일한 부호를 붙여서 설명을 생략한다.
본 실시 형태의 경우, N형의 플로팅 보디(570)를 형성함으로써, 메모리 셀 트랜지스터(MC)로서 함몰형 메모리 셀 트랜지스터를 사용한다.
이에 따라, 게이트 임계값 전압이 작아지기 때문에, 제어 게이트 전극(120)에 인가되는 전압이 동일한 경우, 셀 전류가 증가한다. 따라서, 노이즈에 대한 내성을 향상시킬 수 있어, 메모리 셀 동작의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 즉, SOI 기판을 이용하지 않고, 통상의 반도체 기판(30) 상에서, 메모리 셀 영역(560)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.
또한, 전술한 실시 형태는 일례로서, 본 발명을 한정할 만한 것은 아니다. 예컨대 플래시 메모리로서 NAND형 플래시 메모리를 제조하였지만, 예컨대 NOR형이나 AND형 등, 부유 게이트 전극과 제어 게이트 전극이 적층된 구조를 갖는 다른 여러 가지 플래시 메모리를 제조하여도 좋다.
여기서, 다른 실시 형태에 따른 NAND형 플래시 메모리의 제조 방법에 대해서 도 17 내지 도 32를 이용하여 설명한다.
또한, 도 17의 (a), 도 19의 (a), 도 21의 (a), 도 23의 (a), 도 25의 (a), 도 27의 (a), 도 29의 (a) 및 도 31의 (a)는 각 공정별 소자에 있어서의 메모리 셀 영역(600)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 17의 (b), 도 19의 (b), 도 21의 (b), 도 23의 (b), 도 25의 (b), 도 27의 (b), 도 29의 (b) 및 도 31의 (b)는 각 공정별 소자에 있어서의 메모리 셀 영역(3600)을 A-A선을 따라 절단한 경우의 종단면도를 나타낸다.
도 21의 (c), 도 23의 (c), 도 25의 (c), 도 27의 (c) 및 도 29의 (c)는 메모리 셀 영역(600)을 B-B선을 따라 절단한 경우의 종단면도를 나타내고, 도 21의 (d), 도 23의 (d), 도 25의 (d), 도 27의 (d) 및 도 29의 (d)는 메모리 셀 영역(600)을 C-C선을 따라 절단한 경우의 종단면도를 나타낸다.
도 18의 (a), 도 20의 (a), 도 22의 (a), 도 24의 (a), 도 26의 (a), 도 28의 (a), 도 30의 (a) 및 도 32의 (a)는 각 공정별 소자에 있어서의 주변 회로 영역(610)을 위쪽에서 보았을 경우의 평면도를 나타내고, 도 18의 (b), 도 20의 (b), 도 22의 (b), 도 24의 (b), 도 26의 (b), 도 28의 (b), 도 30의 (b) 및 도 32의 (b)는 주변 회로 영역(610)을 A-A선을 따라 절단한 경우의 종단면도를 나타낸다.
도 17의 (a)와 (b) 및 도 18의 (a)와 (b)에 도시된 바와 같이, 에피택셜 성장 기술로 반도체 기판(620) 상에 제거 예정층으로서 게르마늄(Ge) 농도가 예컨대 30%인 실리콘 게르마늄층(630)을 예컨대 25 ㎚ 정도 전면에 형성한다.
계속해서, 에피택셜 성장 기술로, 실리콘 게르마늄층(630) 상에 실리콘층(640)을 20 ㎚ 정도 전면에 형성한 후, 실리콘질화막(650)을 전면에 형성한다.
리소그래피 및 RIE에 의해 실리콘질화막(650)에 패터닝을 행함으로써, 메모리 셀 영역(600)에 대해서는 비트선 콘택트 플러그 형성 영역(600B)과, 소자 분리 절연막 형성 영역 중 워드선(WL) 방향에 있어서 소정 간격마다 위치하는 소자 분리 절연막 형성 영역(이하, 이것을 지지부 형성 영역이라고 부름)(600C)에 형성된 실리콘질화막(650)을 제거하고, 주변 회로 영역(610)에 대해서는 이 주변 회로 영역(610)에 형성된 실리콘질화막(650)을 제거한다.
또한, 지지부 형성 영역(600C)에는 비트선 콘택트 플러그 형성 영역(600B)과 마찬가지로 나중에 실리콘 게르마늄층(630) 상에 형성되는 실리콘층을 지지하기 위한 지지부가 형성된다. 계속해서, 전면에 예컨대 CVD 산화막(655)을 퇴적시키고, RIE에 의해 이 CVD 산화막(655)을 실리콘질화막(650)의 측벽에 남겨 두게 한다.
도 19의 (a)와 (b) 및 도 20의 (a)와 (b)에 도시된 바와 같이, 실리콘질화막(650) 및 CVD 산화막(655)을 마스크로 하여 실리콘층(640) 및 실리콘 게르마늄층(630)에 순차적으로 에칭을 행함으로써, 반도체 기판(620)의 표면을 노출시킨다.
실리콘질화막(650) 및 CVD 산화막(655)을 제거한 후, 에피택셜 성장 기술로 반도체 기판(620) 및 실리콘층(640) 상에 실리콘층(660)을 예컨대 30 ㎚ 정도 전면에 형성한다.
또한, 그 때, 메모리 셀 영역(600)의 트랜지스터 형성 영역(600A) 중, 지지부 형성 영역(600C)을 제외한 영역에 대해서는 실리콘층(640)을 시드로서 사용하고, 메모리 셀 영역(600)의 콘택트 플러그 형성 영역(600B), 지지부 형성 영역(600C) 및 주변 회로 영역(610)에 대해서는 반도체 기판(620)을 시드로서 사용한다.
도 21의 (a) 내지 (d) 및 도 22의 (a)와 (b)에 도시된 바와 같이, 실리콘층(660) 상에 예컨대 실리콘질화막으로 이루어진 마스크재(670)를 전면에 퇴적시킨 후, 리소그래피 및 RIE에 의해 마스크재(670)에 패터닝을 행함으로써, 나중에 소자 영역이 되는 영역에 마스크재(670)를 남겨 두게 한다.
도 23의 (a) 내지 (d) 및 도 24의 (a)와 (b)에 도시된 바와 같이, 전면에 예컨대 CVD BSG막(672)을 퇴적시킨 후, RIE로 마스크재(670)의 측벽에 CVD BSG막(672)을 남겨 두게 한다. 그 때, 주변 회로 영역(610)에 형성한 마스크재(670)의 측벽에도 CVD BSG막(672)을 남겨 두게 한다. 계속해서, 마스크재(670) 및 CVD BSG막(672) 상에 포토레지스트를 도포하여 노광 및 현상을 행함으로써, 지지부 형성 영역(600C)에 대응하는 패턴을 갖는 레지스트 마스크(674)를 형성한다.
도 25의 (a) 내지 (d) 및 도 26의 (a)와 (b)에 도시된 바와 같이, 레지스트 마스크(674) 및 마스크재(670)를 마스크로 하여 예컨대 HF(플루오르화수소산) 증기에 의해 소자 분리 절연막 형성 영역 중 지지부 형성 영역(600C)을 제외한 소자 분리 절연막 형성 영역(600D)에 형성되어 있는 CVD BSG막(672)을 제거한다.
레지스트 마스크(674) 및 마스크재(670)를 마스크로 하여 실리콘층(660) 및 실리콘 게르마늄층(630)에 순차적으로 에칭을 행함으로써, 홈(680)을 형성한다. 그 때, 홈(680)의 내부 표면에 실리콘 게르마늄층(630)의 측면이 노출된다.
그리고, 반도체 기판(620)을 소정의 에칭 용액에 침지함으로써, 습식 에칭에 의해 홈(680)의 내부 표면에 노출된 실리콘 게르마늄층(630)에 에칭을 행함으로써, 이것을 제거한다. 또한, 에칭 용액은 예컨대 SH(황산과 과산화수소의 혼합액), TMY와 과산화수소의 혼합액 등을 들 수 있다.
이에 따라, 실리콘 게르마늄층(630)이 형성되어 있던 영역에는 공동(685)이 형성된다. 이 경우, 실리콘층(660) 중, 비트선 콘택트 플러그 형성 영역(600B)과 지지부 형성 영역(600C)에 형성되어 있는 실리콘층(660)은 트랜지스터 형성 영역(600A)에 형성되어 있는 실리콘층(660)을 지지하는 지지부로서의 역할을 수행한다.
도 27의 (a) 내지 (d) 및 도 28의 (a)와 (b)에 도시된 바와 같이, 반도체 기판(620) 및 실리콘층(660)의 전면을 산화함으로써, 홈(680)의 내부 표면에 실리콘산화막(682)을 형성하는 동시에, 공동(685)을 실리콘산화막으로 이루어진 매립 절연막(684)으로 매립한다. 이와 같이, 메모리 셀 영역(600)의 트랜지스터 형성 영역(600A)에 선택적으로 SOI 구조를 형성하다.
도 29의 (a) 내지 (d) 및 도 30의 (a)와 (b)에 도시된 바와 같이, 마스크재(670)를 마스크로 하여 실리콘층(660), 실리콘산화막(682) 및 반도체 기판(620)에 순차적으로 에칭을 행함으로써, 소자 분리 홈(690)을 형성한다. 또한, 이 경우, 지지부 형성 영역(600C)을 제외한 소자 분리 절연막 형성 영역(600D)에 형성된 소자 분리 홈(690)은 지지부 형성 영역(600C)에 형성된 소자 분리 홈(690)보다 홈(680)의 깊이만큼 깊어지도록 형성된다. 이어서, CVD법으로, 소자 분리 홈(690)에 예컨대 실리콘산화막을 매립하여 평탄하게 함으로써, 소자 분리 절연막(700)을 형성한 후, 마스크재(670)를 제거한다.
도 31의 (a)와 (b) 및 도 32의 (a)와 (b)에 도시된 바와 같이, 메모리 셀 영역(600)에 대해서는 실리콘층(660) 상에 터널 절연막(710)을 통해 부유 게이트 전극(720)을 형성하고, 계속해서 부유 게이트 전극(720) 상에 전극간 절연막(730)을 통해 제어 게이트 전극(740)을 형성한다. 그 후, 제어 게이트 전극(740) 상에 실리사이드(750)를 형성한다. 한편, 주변 회로 영역(610)에 대해서는 실리콘층(660) 상에 게이트 절연막(760)을 통해 게이트 전극(770)을 형성한 후, 게이트 전극(770) 상에 실리사이드(780)를 형성한다.
이후, 도시하지 않지만, 이온 주입법에 의해 소스 영역 및 드레인 영역을 형성하고, CVD법으로 실리콘층(660)의 전면에 층간 절연막을 더 형성한다. 그리고, 소스선 콘택트 플러그 및 소스선을 형성하며, 비트선 콘택트 플러그 및 비트선을 순차적으로 더 형성함으로써, NAND형 플래시 메모리를 제조한다.
이와 같이 본 실시 형태에 따르면, 실리콘층(660) 중, 비트선 콘택트 플러그 형성 영역(600B)에 형성되어 있는 실리콘층(660)과, 지지부 형성 영역(600C)에 형성되어 있는 실리콘층(660)이 트랜지스터 형성 영역(600A)에 형성되어 있는 실리콘층(660)을 지지하는 지지부로서의 역할을 수행한다.
따라서, 제1 실시 형태에 비하여, 습식 에칭에 의해 실리콘 게르마늄층(630)을 제거하는 경우에(도 25), 실리콘층(660)의 기계적 강도를 향상시킬 수 있다. 이에 따라, 실리콘 게르마늄층(630)을 제거함으로써 형성된 공동(685) 상에 형성되어 있는 실리콘층(660)이 붕괴되어 더스트가 발생하는 것을 억제할 수 있고, 따라서 수율을 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 제1 실시 형태와 동일한 효과를 얻을 수 있다. 즉, SOI 기판을 이용하지 않고, 통상의 반도체 기판(620) 상에서, 메모리 셀 영역(600)에 선택적으로 SOI 구조를 형성할 수 있으며, 이에 따라 제조 비용을 억 제하면서 메모리 셀 특성도 향상시킬 수 있다.
본 발명의 NAND형 반도체 기억 장치 및 그 제조 방법에 따르면, 제조 비용을 억제하면서 메모리 셀 특성도 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 반도체층과,
    트랜지스터 형성 영역에서, 상기 반도체 기판과 상기 반도체층 사이에 선택적으로 형성된 매립 절연막과,
    상기 트랜지스터 형성 영역의 반도체층에 형성된 플로팅 보디(body) 영역과,
    상기 플로팅 보디 영역을 사이에 유지하는 확산층과,
    상기 플로팅 보디 영역 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 형성된 제2 절연막 상의 제어 전극과,
    상기 트랜지스터 형성 영역의 단부(端部)에 있는 상기 확산층에 접속된 콘택트 플러그
    를 포함하고,
    상기 트랜지스터 형성 영역의 단부에 있는 확산층은 상기 콘택트 플러그 아래에서 상기 반도체 기판과 접속하고 있는 것을 특징으로 하는 NAND형 반도체 기억 장치.
  2. 제1항에 있어서, 상기 트랜지스터 형성 영역의 단부에 있는 상기 부유 게이트 전극과 상기 제어 전극과는 단락된 것을 특징으로 하는 NAND형 반도체 기억 장 치.
  3. 제1항에 있어서, 상기 트랜지스터 형성 영역의 단부에 형성된 상기 플로팅 보디 영역은 상기 반도체 기판과 접속하는 것을 특징으로 하는 NAND형 반도체 기억 장치.
  4. 제1항에 있어서, 상기 매립 절연막은 상기 플로팅 보디 영역 아래에 형성되고,
    상기 확산층은 각각 상기 반도체 기판에 접속하는 것을 특징으로 하는 NAND형 반도체 기억 장치.
  5. 기판 상에 제거 예정층을 형성하는 단계와,
    상기 제거 예정층의 일부를 제거하는 단계와,
    상기 제거 예정층의 일부를 제거한 후에, 상기 기판 및 상기 제거 예정층 상에 반도체층을 형성하는 단계와,
    상기 반도체층을 관통하여 상기 제거 예정층에 도달하는 홈을 형성하는 단계와,
    상기 홈을 이용하여 상기 제거 예정층을 제거하는 단계와,
    상기 제거 예정층을 제거하여 생긴 공동(空洞)에 매립 절연막을 형성하는 단계와,
    상기 매립 절연막을 형성한 영역 상에 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 상에 부유 게이트 전극을 형성하는 단계와,
    상기 부유 게이트 전극 상에 제2 절연막을 형성하는 단계와,
    상기 제2 절연막 상에 제어 전극을 형성하는 단계와,
    상기 부유 게이트 전극을 사이에 유지하도록 상기 반도체층 내에 확산층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 NAND형 반도체 기억 장치의 제조 방법.
KR1020070005593A 2006-01-19 2007-01-18 Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법 KR100818379B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070005593A KR100818379B1 (ko) 2006-01-19 2007-01-18 Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006011332 2006-01-19
JPJP-P-2006-00011332 2006-01-19
KR1020070005593A KR100818379B1 (ko) 2006-01-19 2007-01-18 Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20070077091A true KR20070077091A (ko) 2007-07-25
KR100818379B1 KR100818379B1 (ko) 2008-04-02

Family

ID=38501760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070005593A KR100818379B1 (ko) 2006-01-19 2007-01-18 Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100818379B1 (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5427970A (en) * 1994-07-18 1995-06-27 United Microelectronics Corporation Method of making flash memory with high coupling ratio
US5429970A (en) * 1994-07-18 1995-07-04 United Microelectronics Corporation Method of making flash EEPROM memory cell
JP2643860B2 (ja) * 1994-10-26 1997-08-20 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
KR100279299B1 (ko) * 1997-10-25 2001-02-01 윤종용 불 휘발성 메모리 장치 및 그것의 제조 방법
JP3959165B2 (ja) 1997-11-27 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
JP3878361B2 (ja) 1999-06-29 2007-02-07 株式会社東芝 半導体記憶装置及びその製造方法
US6847087B2 (en) 2002-10-31 2005-01-25 Ememory Technology Inc. Bi-directional Fowler-Nordheim tunneling flash memory
KR100582335B1 (ko) * 2003-12-05 2006-05-22 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 소자의 제조 방법
KR20050055217A (ko) * 2003-12-05 2005-06-13 주식회사 하이닉스반도체 낸드 플래시 소자의 제조 방법
KR20050086291A (ko) * 2004-02-25 2005-08-30 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
KR100818379B1 (ko) 2008-04-02

Similar Documents

Publication Publication Date Title
KR100532353B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조방법
JP4316658B2 (ja) 半導体装置の製造方法
US20100314678A1 (en) Non-volatile memory device and method for fabricating the same
KR100781429B1 (ko) 반도체 장치 및 그 제조 방법
JP2005311317A (ja) 半導体装置、リセスゲート電極の形成方法、及び半導体装置の製造方法
US10910387B2 (en) Semiconductor devices
US7629215B2 (en) Semiconductor device and method of manufacturing the same
US20140048890A1 (en) Semiconductor memory device and method of manufacturing the same
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP6629159B2 (ja) 半導体装置の製造方法
KR101088998B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN108511393B (zh) 制造半导体器件的方法和半导体器件
JP2009009988A (ja) 半導体装置及びその製造方法
US7732271B2 (en) Method for manufacturing NAND-type semiconductor storage device
KR101024771B1 (ko) 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
CN115605020A (zh) 在Si支柱上具有SiGe层的半导体装置
KR100818379B1 (ko) Ｎａｎｄ형 반도체 기억 장치 및 그 제조 방법
JP2008251812A (ja) 半導体装置およびその製造方法
JP2008171863A (ja) トレンチゲートの形成方法
JP2012049321A (ja) 半導体装置および半導体装置の製造方法
CN113690185A (zh) 半导体结构及其形成方法
KR101110531B1 (ko) 반도체 장치 및 그의 제조 방법
JP4284311B2 (ja) 半導体記憶装置の製造方法
KR101213727B1 (ko) 반도체 소자의 제조 방법
CN115996564A (zh) 存储器结构及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120302

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee