KR20070070256A - 플라즈마 디스플레이 패널 및 그 제조 방법 - Google Patents

플라즈마 디스플레이 패널 및 그 제조 방법 Download PDF

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KR20070070256A
KR20070070256A KR1020077012864A KR20077012864A KR20070070256A KR 20070070256 A KR20070070256 A KR 20070070256A KR 1020077012864 A KR1020077012864 A KR 1020077012864A KR 20077012864 A KR20077012864 A KR 20077012864A KR 20070070256 A KR20070070256 A KR 20070070256A
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point temperature
priming
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모리오 후지타니
게이스케 스미다
다츠오 미후네
신이치로 이시노
히로유키 다치바나
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
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Abstract

어드레스 특성을 안정화시킬 수 있는 플라즈마 디스플레이 패널의 신뢰성을 향상하는 구성과 제조 방법을 제공한다.
본 발명의 플라즈마 디스플레이 패널 및 그 제조 방법은, 주사 전극(6)과 유지 전극(7)을 형성한 전면 기판(1)과 대향하는 배면 기판(2) 상에, 데이터 전극(10), 이것을 덮는 제 1 유전체층(17), 프라이밍 전극(15), 이것을 덮는 제 2 유전체층(18)을 순서대로 형성하고, 또한, 이 순서대로 연화점 온도를 낮게 설정함으로써, 제조 시에 있어서의 제 1 유전체층(17)의 변질이나 변형을 방지하여, 데이터 전극(10)과 프라이밍 전극(15)의 절연 내압을 향상시킨다.

Description

플라즈마 디스플레이 패널 및 그 제조 방법{PLASMA DISPLAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예 1에 있어서의 PDP를 나타내는 단면도,
도 2는 동(同) PDP의 전면 기판측의 전극 배열을 모식적으로 나타내는 평면도,
도 3은 동 PDP의 배면 기판측을 모식적으로 나타내는 사시도,
도 4는 동 PDP을 구동하기 위한 구동 파형의 일례를 나타내는 파형도,
도 5는 동 PDP의 배면 기판의 제조 프로세스 흐름도,
도 6은 종래의 프라이밍 전극의 변형을 나타내는 단면도,
도 7은 종래의 제 1 유전체층에 발생하는 기포를 나타내는 단면도,
도 8은 본 발명의 실시예 2에 있어서의 PDP의 배면 기판의 동시 소성(燒成)에 의한 제조 프로세스 흐름도,
도 9는 본 발명의 실시예 2에 있어서의 PDP의 배면 기판의 동시 소성에 의한 제조 프로세스 흐름의 다른 예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 전면 기판 2 : 배면 기판
3 : 방전 공간 4 : 전면 기판 유전체층
5 : 보호막 6 : 주사 전극
6a, 7a : 투명 전극 6b, 7b : 금속모선
7 : 유지 전극 8 : 광 흡수층
9 : 보조 전극 10 : 데이터 전극
11 : 격벽 11a : 세로 벽부
11b : 가로 벽부 12 : 주 방전 셀
13 : 극간부 14 : 형광체층
15 : 프라이밍 전극 16 : 프라이밍 방전 셀
17 : 제 1 유전체층 18 : 제 2 유전체층
본 발명은 벽걸이 텔레비전이나 대형 모니터에 이용되는 플라즈마 디스플레이 패널 및 그 제조 방법에 관한 것이다.
AC형으로서 대표적인 교류면 방전형 플라즈마 디스플레이 패널(이하, PDP라고 함)은 다음과 같은 구성이다. 면 방전을 하는 주사 전극 및 유지 전극을 배열하여 형성한 유리 기판으로 이루어지는 전면(前面) 기판과, 데이터 전극을 배열하여 형성한 유리 기판으로 이루어지는 배면 기판을, 양 전극이 매트릭스를 이루도록 대향 배치한다. 전면 기판과 배면 기판의 간극에는 방전 공간을 형성하고, 그 외주부를 유리 플리트 등의 밀봉재에 의해서 밀봉한다. 방전 공간에는, 격벽에 의해서 구획된 방전 셀을 마련한다. 이 방전 셀에는 형광체층을 형성한다.
이러한 구성의 PDP에 있어서, 가스 방전에 의해 자외선을 발생시켜, 이 자외선으로 R, G, B의 각 색의 형광체를 여기하여 발광시키는 것에 의해 컬러 표시를 실행한다.
이 PDP는 1 필드 기간을 복수의 서브필드로 분할하고, 발광시키는 서브필드의 조합에 의해 계조 표시를 실행한다. 각 서브필드는 초기화 기간, 어드레스 기간 및 유지 기간을 갖는다. 그리고, 화상 데이터를 표시하기 위해서, 초기화 기간, 어드레스 기간 및 유지 기간의 각각에서 상이한 신호 파형을 각 전극에 인가하고 있다. 초기화 기간에는, 예컨대, 정(正)의 펄스 전압을 모든 주사 전극에 인가하고, 주사 전극 및 유지 전극을 덮는 유전체층 상의 보호막 및 형광체층 상에 필요한 벽 전하를 축적한다. 어드레스 기간에서는, 모든 주사 전극에 순차적으로 부(負)의 주사 펄스를 인가하는 주사를 실행한다. 표시 데이터가 있는 경우, 주사 전극을 주사하고 있는 동안에, 데이터 전극에 정의 데이터 펄스를 인가하면, 주사 전극과 데이터 전극 사이에서 방전이 발생하여, 주사 전극 상의 보호막의 표면에 벽 전하가 형성된다.
계속되는 유지 기간에서는, 일정한 기간, 주사 전극과 유지 전극 사이에 방전을 유지하는 데 충분한 전압을 인가한다. 이에 따라, 주사 전극과 유지 전극 사이에 방전 플라즈마가 생성되어, 일정한 기간, 형광체층을 여기 발광시킨다. 어드 레스 기간에서 데이터 펄스가 인가되지 않은 방전 공간에서는, 방전이 발생하지 않아 형광체층의 여기 발광은 일어나지 않는다.
이러한 PDP에서는, 어드레스 기간의 방전에 큰 방전 지연이 발생하여 어드레스 동작이 불안정하게 되는, 어드레스 동작을 완전히 실행하기 위해 어드레스 시간을 길게 설정하면 어드레스 기간에 소요되는 시간이 길어져 유지 기간에 소요되는 시간을 줄여야 하여 휘도의 확보가 어렵다라는 문제가 있다.
이들 문제를 해결하기 위해서, 전면 기판에 보조 방전 전극을 마련하여 전면 기판측의 면내 보조 방전에 의해서 발생한 프라이밍(priming) 방전에 의해 방전 지연을 작게 하는 PDP와 그 구동 방법이 제안되어 있다.
그러나, 이 PDP에서는, 어드레스 시의 방전 지연을 충분히 단축할 수 없고, 보조 방전의 동작 마진이 작고, 오(誤)방전를 유발해서 동작이 불안정하다는 등의 문제가 있다. 또한, 보조 방전이 전면 기판의 면내에서 행하여지기 때문에, 인접하는 방전 셀로 프라이밍에 필요한 입자 이상(以上)의 프라이밍 입자가 공급되어 크로스토크를 발생하는 등이 문제가 있다.
본 발명은, 제 1 기판 상에 서로 평행하게 되도록 배치한 제 1 전극 및 제 2 전극과, 제 1 기판에 방전 공간을 사이에 두고 대향 배치되는 제 2 기판 상에 제 1 전극 및 제 2 전극과 직교하는 방향으로 배치한 제 3 전극과, 제 2 기판 상에 제 1 전극 및 제 2 전극과 평행하고 또한 제 3 전극보다도 제 1 전극 및 제 2 전극에 근접하여 배치한 제 4 전극과, 제 2 기판 상에 제 1 전극 및 제 2 전극과 제 3 전극으로 형성되는 복수의 주(主) 방전 셀과, 제 1 전극 또는 제 2 전극과 제 4 전극로 형성되는 복수의 프라이밍 방전 셀을 구획하도록 형성한 격벽을 가지며, 적어도 제 3 전극은 제 1 유전체층으로 덮고 또한, 제 4 전극이 제 1 유전체층 상에 마련되며, 제 4 전극은 제 1 유전체층보다도 연화점(軟化點) 온도가 낮은 재료로 구성된 PDP이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 일 실시예에 따른 PDP에 대해서 도면을 이용하여 설명한다.
(실시예 1)
이하, 실시예 1에 있어서의 PDP 및 그 제조 방법에 대해서 도 1∼도 5를 이용하여 설명한다. 또, 본 발명의 실시의 형태는 이에 한정되는 것이 아니다.
도 1은 본 발명의 실시예 1에 있어서의 PDP를 나타내는 단면도, 도 2는 제 1 기판인 전면 기판측의 전극 배열을 모식적으로 나타내는 평면도, 도 3은 제 2 기판인 배면 기판측을 모식적으로 나타내는 사시도이다.
도 1에 도시하는 바와 같이, 제 1 기판인 유리제의 전면 기판(1)과, 제 2 기판인 유리제의 배면 기판(2)을, 방전 공간(3)을 사이에 두고 대향하여 배치한다. 방전 공간(3)에는 방전에 의해서 자외선을 방사하는 가스로서, 네온(Ne) 및 크세논(Xe) 등을 봉입한다. 전면 기판(1) 상에는, 제 1 전극인 주사 전극(6)과 제 2 전극인 유지 전극(7)으로 쌍을 이루는 띠 형상의 전극 그룹을 서로 평행하게 되도록 배치한다. 이 주사 전극(6) 및 유지 전극(7)은 각각 투명 전극(6a, 7a)과, 이 투명 전극(6a, 7a) 상에 겹치도록 형성된 도전성을 높이기 위한 은(Ag) 등으로 이루어지는 금속 모선(母線)(6b, 7b)으로 구성한다. 그리고, 주사 전극(6) 및 유지 전극(7)을 덮드록 전면 기판 유전체층(4)을 형성하고, 그 위를 보호막(5)으로 덮는다. 또한, 도 1, 도 2에 도시하는 바와 같이, 주사 전극(6)과 유지 전극(7)은 주사 전극(6) - 주사 전극(6) - 유지 전극(7) - 유지 전극(7) …으로 되도록 2개씩 교대로 배열한다. 그리고, 이웃하는 2개의 주사 전극(6)과 주사 전극(6) 사이와 유지 전극(7)과 유지 전극(7) 사이에는 각각 발광 시의 콘트라스트를 높이기 위한 광 흡수층(8)을 마련한다. 주사 전극(6)과 주사 전극(6) 사이의 광 흡수층(8) 상에는 보조 전극(9)을 마련한다. 보조 전극(9)은 PDP의 비표시부(단부)에서 이웃하는 주사 전극(6) 중 하나와 접속한다.
또한, 도 1, 도 3에 도시하는 바와 같이, 배면 기판(2) 상에는, 주사 전극(6) 및 유지 전극(7)과 직교하는 방향으로, 제 3 전극인 복수의 띠 형상의 데이터 전극(10)을 서로 평행하게 되도록 배치한다. 그리고, 데이터 전극(10)을 덮도록 제 1 유전체층(17)을 형성한다. 제 1 유전체층(17) 상에는, 전면 기판(1) 상에 마련된 보조 전극(9)과 대응하는 위치에, 보조 전극(9)과 평행하게 제 4 전극인 프라이밍(priming) 전극(15)을 형성한다. 또한 제 1 유전체층(17) 상에는, 프라이밍 전극(15)을 덮도록 제 2 유전체층(18)을 형성한다. 제 2 유전체층(18) 상에는 주사 전극(6) 및 유지 전극(7)과 데이터 전극(10)으로 형성되는 복수의 방전 셀을 구획하기 위한 격벽(11)을 형성한다. 격벽(11)은 세로 벽부(11a)와 가로 벽부(11b)로 구성한다. 세로 벽부(11a)는 전면 기판(1)에 마련된 주사 전극(6) 및 유지 전극(7)과 직교하는 방향, 즉 데이터 전극(10)과 평행한 방향으로 형성한다. 가로 벽부(11b)는 세로 벽부(11a)에 교차하도록 마련한다. 그리고, 세로 벽부(11a)와 가로 벽부(11b)에 의해서, 주 방전 셀(12)과 주 방전 셀(12)에 인접하는 극간부(13) 및 프라이밍 전극(15)을 갖는 프라이밍 방전 셀(16)을 형성한다. 따라서, 극간부(13) 및 프라이밍 방전 셀(16)은 주 방전 셀(12)을 사이에 두고 교대로 배열된다. 주 방전 셀(12)에는 형광체층(14)을 형성한다.
또한, 도 3에 도시하는 바와 같이, 데이터 전극(10)을 제 1 유전체층(17)으로 덮고, 제 1 유전체층(17) 상에 프라이밍 전극(15)을 형성하고, 또한 그 위에 제 2 유전체층(18)을 형성한다. 따라서, 프라이밍 방전 셀(16)에 있어서의 프라이밍 전극(15)과 보호막(5)의 거리는 주 방전 셀(12)에 있어서의 데이터 전극(10)과 보호막(5)의 거리보다도 제 1 유전체층(17)의 두께 분만큼 줄어든다.
다음에, PDP에 화상 데이터를 표시시키는 방법에 대하여 설명한다. 본 실시예에서는, 1 필드 기간을 2진법에 근거한 발광 기간의 가중치를 가진 복수의 서브필드로 분할하여, 발광시키는 서브필드의 조합에 의해 계조 표시를 실행한다. 각 서브필드는 초기화 기간, 어드레스 기간 및 유지 기간을 갖는다.
도 4는 본 발명의 실시예 1에 있어서의 PDP를 구동하기 위한 구동 파형의 일 례를 나타내는 파형도이다. 먼저, 초기화 기간에 있어서, 프라이밍 전극 Pr(도 1의 프라이밍 전극(15))이 형성된 프라이밍 방전 셀(도 1의 프라이밍 방전 셀(16))에서는 정의 펄스 전압을 모든 주사 전극 Y(도 1의 주사 전극(6))에 인가하여, 보조 전극(도 1의 보조 전극(9))과 프라이밍 전극 Pr 사이에서 초기화를 행한다. 다음 어드레스 기간에서는 프라이밍 전극 Pr에는 정의 전위를 항상 인가한다. 다음의 유지 기간에서는, 일정한 기간, 주사 전극과 유지 전극 사이에 방전을 유지하는 데 충분한 교번(交番) 전압을 인가한다. 이에 따라, 주사 전극 Y와 유지 전극 X(도 1의 유지 전극(7)) 사이에 방전 플라즈마가 생성되어, 일정한 기간, 형광체층을 여기 발광시킨다. 어드레스 기간에서 데이터 펄스가 인가되지 않은 방전 공간에서는, 방전은 발생하지 않아 형광체층의 여기 발광은 발생하지 않는다.
이 때문에, 프라이밍 방전 셀에서는, 주사 전극 Yn에 주사 펄스 SPn을 인가했을 때에, 프라이밍 전극 Pr과 보조 전극 사이에서 프라이밍 방전이 발생하여, 주(主) 방전 셀(도 1의 주 방전 셀(12))에 프라이밍 입자를 공급한다. 다음에, n+1번째의 주 방전 셀의 주사 전극 Yn+1에 주사 펄스 SPn+1을 인가하는데, 이 때에는 직전에 프라이밍 방전이 발생하고 있어, 프라이밍 입자가 이미 공급되어 있기 때문에, 다음 어드레스 시의 방전 지연을 작게 할 수 있다. 또, 여기서는, 임의의 1 필드의 구동 시퀀스만을 설명했지만, 다른 서브필드에 있어서의 동작 원리도 마찬가지이다. 도 4에 나타내는 구동 파형에 있어서, 어드레스 기간에 프라이밍 전극 Pr에 정의 전압을 인가함으로써, 상술한 동작을 보다 확실히 일으킬 수 있다. 또, 어드레스 기간의 프라이밍 전극 Pr의 인가 전압은 데이터 전극 D(도 1의 데이 터 전극(10))에 인가하는 데이터 전압값보다도 큰 값으로 설정하는 것이 바람직하다.
이러한 구성에서는, 프라이밍 방전 셀(16)에서 프라이밍 전극(15)이 제 1 유전체층(17) 상에 형성되어 있기 때문에, 제 1 유전체층(17)이 적절히 형성되어 있으면 데이터 전극(10)과 프라이밍 전극(15) 사이의 절연 내압(耐壓)을 제 1 유전체층(17)에서 확보할 수 있어, 프라이밍 방전과 어드레스 방전을 안정하게 발생시킬 수 있다. 또한, 이 프라이밍 방전 셀(16)에서는 프라이밍 전극(15)이 제 1 유전체층(17) 상에 마련되어 있기 때문에, 주 방전 셀(12)에서의 데이터 전극(10)과 주사 전극(6)의 거리보다도 프라이밍 전극(15)과 보조 전극(9)의 거리를 짧게 하고 있다. 그 때문에, 보조 전극(9)과 접속된 주사 전극(6)에 대응하는 주 방전 셀(12)에서의 프라이밍 방전을 당해 주 방전 셀(12)에서의 어드레스 방전 이전에 확실히 안정하게 발생시킬 수 있어, 당해 주 방전 셀(12)에서의 방전 지연을 작게 할 수 있다.
도 5는 본 발명의 실시예 1에 있어서의 PDP의 배면 기판의 제조 프로세스 흐름도이다.
도 5에 도시하는 바와 같이, 단계 1에서, 배면 기판(2)인 배면 유리 기판을 준비한다. 단계 2 및 단계 3에서, 데이터 전극(10)을 형성한다. 단계 2에서는, 배면 유리 기판에 은(Ag) 페이스트를 도포한 후, 포트리소그래피법에 의해 폭 150㎛의 은(Ag) 라인을 형성한다. 데이터 전극(10)을 구성하는 유리 성분 중 적어도 하나의 연화점 온도는 590℃이다. 단계 3에서는, 그 은(Ag) 라인을 600℃에서 소 성하는 것에 의해서 고화(固化)하여 데이터 전극(10)을 형성한다.
다음에 단계 4 및 단계 5에서, 제 1 유전체층(17)을 형성한다. 제 1 유전체층(17)의 재료에는 ZnO-B2O3-SiO2계의 혼합물, PbO-B2O3-SiO2계의 혼합물, PbO-B2O3-SiO2-Al2O3계의 혼합물, PbO-ZnO-B2O3-SiO2계의 혼합물, Bi2O3-B2O3-SiO2계의 혼합물 등을 이용한다. 본 발명의 실시예 1에서는, PbO-B2O3-SiO2계의 혼합물에서, PbO:65wt%∼70wt%-B2O3:5wt%-SiO2:25wt%∼30wt%의 조성으로 연화점 온도 580℃의 것을 제 1 유전체층(17)의 재료로 이용하였다. 연화점 온도는 PbO의 함유량을 증감시킴으로써 적절히 설정이 가능하다. 단계 4에서는, 제 1 유전체층(17)의 재료를 페이스트 형상으로 하여, 데이터 전극(10)을 덮어 도포한다. 도포 방법은 특별히 한정되지 않고, 공지의 도포 방법 및 인쇄 방법을 적용할 수 있다. 이 방법에는, 예컨대, 롤코트법, 슬릿다이코트법, 닥터블레이드법, 스크린 인쇄법, 오프셋법 등이 있다. 본 발명의 실시예 1에 있어서, 제 1 유전체층(17)의 페이스트 도포 두께는 5㎛∼40㎛인 것이 바람직하다. 또한, 제 1 유전체층(17)의 페이스트 도포 두께를 5㎛ 이상으로 하는 것에 의해, 소성 후의 데이터 전극(10)에 의한 요철을 완화할 수 있다. 또, 제 1 유전체층(17)의 페이스트 도포 두께는 페이스트 중 무기(無機) 성분 함유량에 따라 상이하다. 단계 5에서는, 제 1 유전체층(17)의 페이스트를 온도 585℃에서 소성 고화하여 제 1 유전체층(17)을 형성한다. 이와 같이 제 1 유전체층(17)의 소성 온도는 데이터 전극(10)의 연화점 온도보다도 낮기 때문에, 제 1 유전체층(17)의 소성 시에 있어서의 데이터 전극(10)의 변질이나 변형을 억제 할 수 있다.
다음에, 단계 6 및 단계 7에서, 프라이밍 전극(15)을 형성한다. 단계 6에서는, 단계 2의 데이터 전극(10)의 형성 방법과 거의 동일한 방법으로 은(Ag) 페이스트를 제 1 유전체층(17) 상에 도포한다. 프라이밍 전극(15)은 그것을 구성하는 유리 성분 중 적어도 하나의 연화점이 570℃이다. 단계 7에서는, 이것을 575℃에서 소성 고화하여 프라이밍 전극(15)을 형성한다. 이 때의 소성 온도 575℃는 제 1 유전체층(17)의 연화점 온도 580℃보다도 낮고 또한 프라이밍 전극(15)을 구성하는 재료의 연화점 온도 570℃ 이상이기 때문에, 프라이밍 전극(15)의 소성 시에 있어서의 제 1 유전체층(17)의 변질이나 변형을 억제할 수 있다.
종래는, 프라이밍 전극(15)의 연화점 온도가 제 1 유전체층(17)의 연화점 온도보다 반드시 낮게 설정되어 있지 않았다. 그 때문에, 프라이밍 전극(15)의 소성 온도가 제 1 유전체층(17)의 연화점 온도를 초과하는 경우가 있었다. 그 경우, 도 6의 종래의 프라이밍 전극의 변형을 나타내는 단면도에 도시하는 바와 같이, 프라이밍 전극(15)이 소성되어 열 변형을 일으켰을 때에, 하층의 제 1 유전체층(17)이 연화된다. 그렇게 하면, 제 1 유전체층(17)에 프라이밍 전극(15)이 용이하게 침투하여, 프라이밍 전극(15)과 데이터 전극(10)의 절연 거리가 유지되지 않는다. 도 7은 종래의 제 1 유전체층(17)에 발생하는 기포를 나타내는 단면도이다. 또한, 도 7에 도시하는 바와 같이, 프라이밍 전극(15)이 소성되어 열 변형을 일으키는 것과 동시에 제 1 유전체층(17)도 연화되기 때문에, 프라이밍 전극(15) 아래의 제 1 유전체층(17) 부분에 기포가 발생하는 경우가 있었다. 본 발명의 실시예 1에 따르 면, 상술한 바와 같이 프라이밍 전극(15)의 소성 시에 제 1 유전체층(17)의 변질, 변형의 발생을 억제할 수 있기 때문에, 절연 파괴의 요인을 제거할 수 있어, 신뢰성이 높은 PDP를 실현할 수 있다.
다음에 단계 8 및 단계 9에서, 제 2 유전체층(18)을 형성한다. 제 2 유전체층(18)의 형성 방법은 단계 4 및 단계 5의 제 1 유전체층(17)의 형성 방법과 동일하다. 제 2 유전체층(18)의 재료는 제 1 유전체층(17)의 조성으로부터 PbO의 함유량을 5wt% 정도 증가시킨 것이다. 또한, 제 2 유전체층(18)의 연화점 온도는 제 1 유전체층(17)으로부터 20℃ 정도 낮춘 560℃로 설정하고 있다. 단계 8에서는, 스크린 인쇄법 등의 상술한 방법으로, 제 1 유전체층(17) 상에 프라이밍 전극(15)을 덮도록 하여 페이스트를 도포한다. 단계 9에서는, 이것을 565℃에서 소성 고화하여 제 2 유전체층(18)을 형성한다. 이 때의 소성 온도 565℃는 하층의 프라이밍 전극(15)을 구성하는 재료의 연화점 온도 570℃, 제 1 유전체층(17)을 구성하는 재료의 연화점 온도 580℃, 데이터 전극(10)을 구성하는 재료의 연화점 온도 590℃보다도 낮고 또한 제 2 유전체층(18)을 구성하는 재료의 연화점 온도 이상이다. 따라서, 제 2 유전체층(18)의 소성 시에 있어서의 프라이밍 전극(15), 제 1 유전체층(17), 데이터 전극(10)의 변질, 변형을 억제할 수 있어, 프라이밍 전극(15)에 대한 절연 파괴의 요인을 제거할 수 있다.
다음에, 단계 10 및 단계 11에서, 격벽(11) 및 형광체층(14)을 형성한다. 먼저, 단계 10에서, 유리 성분 및 감광성 유기 성분을 포함하는 감광성 페이스트를 제 2 유전체층(18) 상에 도포하여 건조한다. 그리고, 포토 프로세스 등을 이용하 여, 주 방전 셀(12)의 공간이나 프라이밍 방전 셀(16)의 공간 및 극간부(13)의 공간을 구성하는 세로 벽부(11a)나 가로 벽부(11b)의 패턴을 형성한다. 또한 주 방전 셀(12) 내에 R, G, B의 형광체층(14)을 도포 충전한다. 격벽(11) 및 형광체층(14)의 연화점 온도는 550℃ 이하이다. 단계 11에서는, 격벽(11)과 형광체층(14)을 소성 온도 555℃에서 동시에 소성 고화하는 것에 의해 격벽(11) 및 형광체층(14)을 형성한다. 이 때에, 하층의 제 2 유전체층(18), 프라이밍 전극(15), 제 1 유전체층(17), 데이터 전극(10)의 연화점 온도는 이 소성 온도보다 높기 때문에 이들 하층의 변질, 변형을 억제할 수 있다. 또한, 이들의 구성 요소는 최상부에 위치하는 격벽(11)의 토대가 되지만, 이들의 구성 요소의 변형을 억제하기 때문에 격벽(11)의 치수 정밀도를 안정시킬 수 있어, 치수 정밀도가 우수한 PDP를 실현할 수 있다.
이상의 프로세스에 의해서 배면 기판(2)이 완성된다.
(실시예 2)
다음에, 도 8을 이용하여 본 발명의 실시예 2에 대해서 설명한다.
실시예 1에서는 데이터 전극(10), 제 1 유전체층(17), 프라이밍 전극(15), 제 2 유전체층(18), 격벽(11)의 순서로 연화점 온도를 낮게 설정하여 개별적으로 소성해서, 전체 구성 부위가 변성이나 변형을 일으키는 것을 극력 방지하는 예를 나타내었다. 그러나, 특히 절연 파괴에 크게 관계하는 제 1 유전체층(17)의 변형만을 막기 위해서 다음과 같이 함으로써, 제조 공정을 간소화할 수 있다. 즉, 제 1 유전체층(17), 프라이밍 전극(15), 제 2 유전체층(18)의 3층에 대해서는 이 순서로 연화점 온도를 낮게 설정하고, 데이터 전극(10)과 제 1 유전체층(17)에 대해서는 양자의 연화점 온도를 동등하게 하여 동시에 소성하며, 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)에 대해서는 3층의 연화점 온도를 동등하게 하여 동시에 소성한다.
본 발명의 실시예 2에서는, 이, 데이터 전극(10)과 제 1 유전체층(17)을 동시에 소성하고, 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)을 동시에 소성하는 제조 공정에 대하여 설명한다.
도 8은 본 발명의 제 2 실시예에 있어서의 PDP의 배면 기판의 동시 소성에 의한 제조 프로세스 흐름도이다.
도 8에 도시하는 바와 같이, 단계 1에서, 배면 기판(2)인 배면 유리 기판을 준비한다. 단계 2에서, 은(Ag) 페이스트를 도포한 후, 포토리소그래피법에 의해, 폭 150㎛의 은(Ag) 라인을 형성하여, 데이터 전극(10)의 전구체(前驅體)를 형성한다. 데이터 전극(10)을 구성하는 유리 성분 중 적어도 하나의 연화점 온도는 580℃이다.
다음에 단계 3에서, 제 1 유전체층(17)의 전구체층을 형성한다. 제 1 유전체층(17)의 재료로서는, ZnO-B2O3-SiO2계의 혼합물, PbO-B2O3-SiO2계의 혼합물, PbO-B2O3-SiO2-Al2O3계의 혼합물, PbO-ZnO-B2O3-SiO2계의 혼합물, Bi2O3-B2O3-SiO2계의 혼합물 등을 이용한다. 본 실시예에서는, PbO-B2O3-SiO2계의 혼합물에서, PbO:65wt%∼ 70wt%-B2O3:5wt%-SiO2:25wt%∼30wt%의 조성으로, 데이터 전극(10)의 연화점 온도와 동일한 연화점 온도의 것을 이용하였다. 연화점 온도는 PbO의 함유량을 증감시킴으로써 적절히 설정이 가능하다. 제 1 유전체층(17)의 재료를 페이스트 형상으로 하여, 데이터 전극(10)의 전구체를 덮어 도포한다. 도포 방법은 특별히 한정되지 않고, 공지의 도포, 인쇄 방법을 적용할 수 있다. 이 방법에는, 예컨대, 롤코트법, 슬릿다이코트법, 닥터블레이드법, 스크린 인쇄법, 오프셋법 등이 있다. 본 발명의 실시예 2에 있어서, 제 1 유전체층(17)의 페이스트 도포 두께는 5㎛∼40㎛인 것이 바람직하다. 또한, 제 1 유전체층(17)의 페이스트 도포 두께를 5㎛ 이상으로 하는 것에 의해, 소성 후의 데이터 전극(10)에 의한 요철을 완화할 수 있다. 또, 제 1 유전체층(17)의 페이스트 도포 두께는 페이스트 중 무기 성분 함유량에 따라 상이하다.
다음에 단계 4에서, 데이터 전극(10)의 전구체 및 제 1 유전체층(17)의 전구체층을 온도 585℃로 동시 소성함으로써 고화하여 데이터 전극(10) 및 제 1 유전체층(17)을 형성한다.
다음에, 단계 5 및 단계 6에서, 프라이밍 전극(15)을 형성한다. 단계 5에서는, 단계 2의 데이터 전극(10)의 전구체의 형성 방법과 거의 동일한 방법으로 은(Ag) 페이스트를 제 1 유전체층(17) 상에 도포한다. 프라이밍 전극(15)을 구성하는 유리 성분 중 적어도 하나의 연화점이 570℃이다. 단계 6에서는, 이것을 575℃로 소성 고화하여 프라이밍 전극(15)을 형성한다. 이 때의 소성 온도 575℃는 제 1 유전체층(17)을 구성하는 재료의 연화점 온도 580℃ 및 데이터 전극(10)을 구성하는 재료의 연화점 온도 580℃ 중 어느 것보다도 낮고 또한 프라이밍 전극(15)을 구성하는 재료의 연화점 온도 570℃ 이상이다. 따라서, 프라이밍 전극(15)의 소성 시에 있어서의 제 1 유전체층(17)의 변질이나 변형을 억제할 수 있어, 프라이밍 전극(15)에 대한 절연 파괴의 요인을 제거할 수 있기 때문에, 신뢰성이 높은 PDP를 실현할 수 있다.
다음에, 단계 7에서, 제 2 유전체층(18)의 전구체층을 형성한다. 형성 방법은 단계 3의 제 1 유전체층(17)의 전구체층의 형성 방법과 동일하다. 전술한 스크린 인쇄법 등의 방법으로, 제 1 유전체층(17) 상에 프라이밍 전극(15)을 덮도록 해서 페이스트를 도포하여 제 2 유전체층(18)의 전구체층을 형성한다. 제 2 유전체층(18)의 재료는 제 1 유전체층(17)의 조성으로부터 PbO의 함유량을 5wt% 정도 증가시킨 것이다. 또한, 제 2 유전체층(18)의 연화점 온도는 제 1 유전체층(17)으로부터 20℃ 정도 낮춘 560℃ 이하로 설정하고 있다.
다음에, 단계 8에서, 격벽(11) 및 형광체층(14)의 전구체층을 형성한다. 먼저, 유리 성분 및 감광성 유기 성분을 포함하는 감광성 페이스트를 제 2 유전체층(18) 상에 도포하여 건조한다. 그리고, 포토 프로세스 등을 이용하여, 주 방전 셀(12)의 공간이나 프라이밍 방전 셀(16)의 공간 및 극간부(13)의 공간을 구성하는 세로 벽부(11a)나 가로 벽부(11b)의 패턴을 형성한다. 또한 주 방전 셀(12) 내에 R, G, B의 형광체층(14)을 도포 충전한다. 격벽(11) 및 형광체층(14)의 연화점 온도는 제 2 유전체층(18)의 연화점 온도와 동일한 온도이다.
다음에, 단계 9에서, 제 2 유전체층(18)의 전구체층과 격벽(11) 및 형광체층(14)의 전구체층을 565℃로 동시 소성하여 고화한다. 이렇게 해서, 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)을 형성한다. 이 때의 소성 온도 565℃는 프라이밍 전극(15)을 구성하는 재료의 연화점 온도 570℃ 및 제 1 유전체층(17), 데이터 전극(10)을 구성하는 재료 중 연화점 온도가 낮은 쪽의 재료의 연화점 온도 580℃보다도 낮으며 또한 제 2 유전체층(18), 격벽(11), 형광체층(14)을 구성하는 재료 중 가장 연화점 온도가 높은 재료의 연화점 온도 이상이기 때문에, 프라이밍 전극(15), 제 1 유전체층(17), 데이터 전극(10)의 변질, 변형을 억제할 수 있다. 또한, 이들의 구성 요소는 최상부에 위치하는 격벽(11)의 토대가 되지만, 이들의 구성 요소의 변형을 억제하기 때문에, 격벽(11)의 치수 정밀도를 안정시킬 수 있어, 치수 정밀도가 우수한 PDP를 실현할 수 있다.
이상 설명한 바와 같이, 데이터 전극(10)과 제 1 유전체층(17)을 동시에 소성하고, 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)을 동시에 소성함으로써, 제조 공정의 프로세스를 간소화하여 배면 기판(2)을 완성할 수 있다.
또한, 프라이밍 전극(15)과 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)을 동시에 소성함으로써, 제조 공정의 프로세스를 더욱 간소화할 수도 있다.
도 9는 본 발명의 실시예 2에 있어서의 PDP의 배면 기판의 동시 소성에 의한 제조 프로세스 흐름의 다른 예를 나타낸 도면이다. 도 9에 있어서, 단계 1로부터 단계 4까지는 도 8과 마찬가지이다.
단계 5에서, 프라이밍 전극(15)의 전구체를 형성한다. 프라이밍 전극(15)은 그것을 구성하는 유리 성분 중 적어도 하나의 연화점이 560℃이다.
다음에, 단계 6에서, 제 2 유전체층(18)의 전구체층을 형성한다. 여기서는, 제 2 유전체층(18)의 연화점 온도를 프라이밍 전극(15)의 연화점 온도와 동일한 온도로 설정하고 있다.
다음에, 단계 7에서, 격벽(11) 및 형광체층(14)의 전구체층을 형성한다. 격벽(11) 및 형광체층(14)의 연화점 온도도 프라이밍 전극(15)의 연화점 온도와 동일한 온도로 설정하고 있다.
다음에, 단계 8에서, 프라이밍 전극(15)의 전구체와 제 2 유전체층(18)의 전구체층과 격벽(11) 및 형광체층(14)의 전구체층을 565℃에서 동시 소성함으로써 고화하여 프라이밍 전극(15)과 제 2 유전체층(18)과 격벽(11) 및 형광체층(14)을 형성한다.
이 때의 소성 온도 565℃는 데이터 전극(10) 및 제 1 유전체층(17)을 구성하는 재료 중 연화점 온도가 낮은 쪽의 재료의 연화점 온도 580℃보다도 낮고, 또한 프라이밍 전극(15), 제 2 유전체층(18), 격벽(11) 및 형광체층(14)을 구성하는 재료 중 가장 연화점 온도가 높은 재료의 연화점 온도 560℃ 이상이다. 따라서, 소성 시에 있어서의 제 1 유전체층(17)의 변질이나 변형을 억제할 수 있다.
이와 같이, 프라이밍 전극(15)을 제 2 유전체층(18) 등과 동시 소성함으로써, 제조 공정의 프로세스를 더욱 간소화할 수도 있다. 또한, 이 때의 소성 온도는 제 1 유전체층(17)의 연화점 온도보다도 낮기 때문에, 소성 시에 있어서의 제 1 유전체층(17)의 변질이나 변형을 억제할 수 있다. 그 결과, 제 1 유전체층(17) 상 에 형성한 프라이밍 전극(15)에 대한 절연 파괴의 요인을 제거할 수 있어, 신뢰성이 높은 PDP를 실현할 수 있다.
상술한 실시예에서는 제 1 유전체층(17)이나 제 2 유전체층(18)의 재료로서 납(Pb)계의 혼합물을 사용한 예를 나타내었다. 그러나, 아연(Zn)계, 비스머스(Bi)계의 혼합물 재료의 경우이더라도 아연(Zn)이나 비스머스(Bi)의 함유량을 증감시킴으로써 연화점 온도를 임의로 설정할 수 있다.
또한, 본 발명에 있어서의 동일한 연화점 온도란 실질적인 동일한 온도의 것이며, 동시 소성하는 재료에 있어서의 연화점 온도의 차는 본 발명의 목적으로 하는 효과를 얻을 수 있는 범위에서 허용된다.
이상 설명한 바와 같이, 본 발명에 의하면, 전면 기판과 배면 기판 사이에서 프라이밍 방전을 일으킬 수 있는 프라이밍 방전 셀을 갖은 PDP로서, 프라이밍 방전 셀에서의 방전 거리가 주 방전 셀에서의 방전 거리보다도 작아지기 때문에, 프라이밍 방전을 주 방전(어드레스 방전) 이전에 확실히 실행할 수 있다. 또한, 데이터 전극과 프라이밍 전극의 절연 내압을 확보하여 PDP의 신뢰성을 향상시킬 수 있다고 하는 유리한 효과를 얻을 수 있다.

Claims (5)

  1. 제 1 기판 상에 서로 평행하게 되도록 배치한 제 1 전극 및 제 2 전극과,
    상기 제 1 기판에 방전 공간을 사이에 두고 대향 배치되는 제 2 기판 상에 상기 제 1 전극 및 상기 제 2 전극과 직교하는 방향으로 배치한 제 3 전극과,
    상기 제 2 기판 상에 상기 제 1 전극 및 상기 제 2 전극과 평행하고 또한 상기 제 3 전극보다도 상기 제 1 전극 및 상기 제 2 전극에 근접하게 배치한 제 4 전극과,
    상기 제 2 기판 상에 상기 제 1 전극 및 상기 제 2 전극과 상기 제 3 전극으로 형성되는 복수의 주 방전 셀과, 상기 제 1 전극 또는 상기 제 2 전극과 상기 제 4 전극으로 형성되는 복수의 프라이밍 방전 셀을 구획하도록 형성한 격벽
    을 갖되,
    적어도 상기 제 3 전극은 제 1 유전체층으로 덮어지고, 또한, 상기 제 4 전극이 상기 제 1 유전체층 상에 마련되며,
    상기 제 4 전극은 상기 제 1 유전체층보다도 연화점(軟化點) 온도가 낮은 재료로 구성되고,
    상기 제 4 전극은 제 2 유전체층으로 덮혀지고, 상기 제 2 유전체층을 구성하는 재료의 연화점 온도가 상기 제 4 전극을 구성하는 재료의 연화점 온도 이하인 것
    을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 제 1 유전체층을 구성하는 재료의 연화점 온도는 상기 제 3 전극을 구성하는 재료의 연화점 온도 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 격벽은 상기 제 2 유전체층 상에 마련되고, 상기 격벽을 구성하는 재료의 연화점 온도는 상기 제 2 유전체층을 구성하는 재료의 연화점 온도 이하인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 기판 상에 서로 평행하게 되도록 배치된 제 1 전극 및 제 2 전극을 형성하는 공정과,
    상기 제 1 기판에 방전 공간을 사이에 두고 대향 배치되는 제 2 기판 상에 상기 제 1 전극 및 제 2 전극과 직교하는 방향으로 배치한 제 3 전극을 형성하는 공정과,
    상기 제 3 전극을 덮어 제 1 유전체층을 형성하는 공정과,
    상기 제 1 유전체층 상에 상기 제 1 전극 및 상기 제 2 전극과 평행하고 또한 상기 제 3 전극보다도 상기 제 1 전극 및 상기 제 2 전극에 근접하게 배치한 제 4 전극을 형성하는 공정과,
    상기 제 4 전극을 덮어 제 2 유전체층을 형성하는 공정과,
    상기 제 2 유전체층 상에 상기 제 1 전극 및 상기 제 2 전극과 상기 제 3 전극으로 형성되는 복수의 주 방전 셀과, 상기 제 1 전극 또는 상기 제 2 전극과 상기 제 4 전극으로 형성되는 복수의 프라이밍 방전 셀을 구획하는 격벽을 형성하는 공정
    을 갖되,
    적어도 상기 제 1 유전체층, 상기 제 4 전극, 상기 제 2 유전체층을 형성하는 공정은 각각의 페이스트 재료를 소성하여 고화(固化)하는 소성 공정을 포함하고,
    상기 제 4 전극의 소성 공정에서의 소성 온도는 상기 제 1 유전체층을 구성하는 재료의 연화점 온도보다 낮고 또한 상기 제 4 전극을 구성하는 재료의 연화점 온도보다 높으며,
    또한, 상기 제 2 유전체층의 소성 공정에서의 소성 온도는 상기 제 4 전극을 구성하는 재료의 연화점 온도보다 낮고 또한 상기 제 2 유전체층을 구성하는 재료의 연화점 온도보다 높은 것
    을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법.
  5. 제 4 항에 있어서,
    격벽을 제 2 유전체층 상에 패터닝 형성하는 공정과,
    상기 격벽을 소성하여 고화하는 소성 공정을 더 포함하며,
    상기 격벽의 소성 공정에서의 소성 온도가 상기 제 2 유전체층을 구성하는 재료의 연화점 온도 이하인 것
    을 특징으로 하는 플라즈마 디스플레이 패널의 제조 방법.
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