KR20070068631A - 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 누설 전류 특성을 감소시키고 캐패시턴스를 증가시키는데 적합한 캐패시터를 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터는 하부 전극; 상기 하부 전극 상의 (Hf-Ti)ON 유전막; 및 상기 유전막 상의 상부 전극이 제공되며, 이에 따라 본 발명은 (Hf-Ti)ON 유전막을 제조하여 캐패시터 소자를 형성하면, 단일 유전막 증착 과정에서 형성되는 결정립 생성을 억제할 수 있을 뿐만 아니라, Hf-O-Ti, Hf-O-N 및 Ti-O-N 결합이 공유된 각각의 3성분계 산화막 구조가 보다 효과적으로 누설 전류 발생 억제력과 항복 전압 강도를 강화시킬 수 있다.
유전막, (Hf-Ti)ON, MIM 캐패시터

Description

캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR}
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 단면도,
도 2는 본 발명의 제1실시예에 따른 캐패시터 제조 과정을 나타낸 도면,
도 3은 본 발명의 제2실시예에 따른 캐패시터 제조 과정을 나타낸 도면,
도 4는 본 발명의 제1, 제2실시예에 따른 캐패시터의 유전막 형성 과정을 나타낸 원자층 증착의 개략도,
도 5a 내지 도 5c는 본 발명의 제3실시예에 따른 캐패시터 제조 과정을 나타낸 도면,
도 6은 본 발명의 제3실시예에 따른 캐패시터의 유전막 형성 과정을 나타낸 원자층 증착의 개략도,
도 7a 및 도 7b는 본 발명의 실시예를 적용한 캐패시터 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 전극 22 : 유전막
23 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
최근, 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작 전압의 저전압화가 이루어지고 있다.
한편, 기억 소자의 동작에 필요한 충전 용량은 셀 면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레시 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이러한 상황하에서 알루미늄산화막(Al2O3) 유전막을 채용한 SIS(Polysilicon-Insulator-Polysilicon) 형태의 캐패시터가 512M 이상의 차세대 DRAM 제품에 필요한 충전 용량을 확보하는데 그 한계를 보이고 있기 때문에 TiN 전극과 HfO2/Al2O3 유전막을 채용한 MIS(Metal-Insulator-Polysilicon) 형태 또는 HfO2/Al2O3/HfO2 유전막을 채용한 MIM 형태의 캐패시터 개발이 주류를 이루고 있다.
그러나 이들 캐패시터의 경우 기대할 수 있는 등가산화막(Tox : Equivalent Oxide Thickness) 두께의 한계가 현재 12Å 수준이기 때문에 70㎚ 급 이하의 금속 배선 공정이 적용되는 반도체 DRAM 제품군에서 25fF/cell 이상의 셀 충전용량(Cell Capacitance) 확보가 전하저장전극의 구조를 복잡하게 변화시켜 전하저장전극의 면적을 증가시키지 않는 한 사실상 어렵다.
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 하부 전극(11) 상에 유전막(12)이 형성된다. 유전막(12)은 Ta2O5(탄탈륨산화막), HfO2(하프늄산화막) 또는 ZrO2(지르코늄산화막)를 사용하며, 이들의 단일막 또는 혼합막을 사용한다. 이어서, 유전막(12) 상에 상부 전극(13)이 형성된다.
그러나, 상술한 종래 기술은 하부 전극으로 TiN막을 사용하는 경우, 등가산화막의 두께를 10Å 이하로 낮추면, MIM 캐패시터의 누설 전류(Leakage Current)가 1fA/cell 정도 수준으로 발생하기 때문에 사실상 제품에 적용이 어려운 상황이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 누설 전류 특성을 감소시키고 캐패시턴스를 증가시키는데 적합한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터는 하부 전극, 상기 하부 전극 상의 (Hf-Ti)ON 유전막, 및 상기 유전막 상의 상부 전극을 제공한 다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 (Hf-Ti)ON 유전막을 형성하는 단계, 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 질소 가스 함유 분위기에서 제1플라즈마 어닐링을 진행하는 단계, 상기 하부 전극 상에 (Hf-Ti)O 유전막을 형성하는 단계, 질소 가스 함유 분위기에서 제2플라즈마 어닐링을 진행하는 단계, 상기 (Hf-Ti)O 유전막 상에 상부 전극을 형성하는 단계, 및 후처리 어닐링을 진행하여 (Hf-Ti)ON 유전막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 캐패시터 제조 과정을 나타낸 도면이다.
도 2에 도시된 바와 같이, 하부 전극(21) 상에 (Hf-Ti)ON 유전막(22)을 형성하고, (Hf-Ti)ON 유전막(22) 상에 상부 전극(23)을 형성한다.
먼저, 하부 전극(21)은 도프트 폴리실리콘 또는 TiN과 같은 금속계 물질을 사용한다. 이어서, 하부 전극(21) 상에 (Hf-Ti)ON 유전막(22)을 형성한다.
이 때, (Hf-Ti)ON 유전막(22)은, 하부 전극(21) 상에 원자층 증착법(Atomic Layer Deposition; ALD)으로 하프늄산화막(HfO2, 22a)을 증착한 후, 질소 가스를 함유한 플라즈마 어닐링(Plasma NH3 Annealing)을 진행한다.
이어서, 하프늄산화막(22a) 상에 원자층 증착법(ALD)으로 티타늄산화막(TiO2, 22b)을 증착한 후, 질소 가스를 함유한 플라즈마 어닐링을 진행한다. 이와 같은 순서를 한 사이클로 하여 하프늄산화막(22a)과 티타늄산화막(22b)을 번갈아 가면서 각각 10Å 이하로 증착하고, 각각의 박막 증착 전, 후에 NH3 분위기에서 플라즈마 어닐링 처리를 반복적으로 실시하여 50∼150Å 두께의 (Hf-Ti)ON 유전막(22)을 형성한다. 이는, Hf-Ti-O 막 속에 질소 가스를 혼입시켜 Hf-O-N과 Ti-O-N 결합을 유도시키는 과정이다.
계속해서, 하프늄산화막(22a) 또는 티타늄산화막(22b) 뿐만 아니라, 하부 전극(21) 표면에 질소를 혼입시키거나 표면에 흡착시키기 위한 플라즈마 어닐링은, 0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로, NH3는 25∼250sccm의 유량을 플로우시킨다.
또는, 플라즈마 어닐링은 N2 또는 (N2/H2) 분위기에서 100∼500Ｗ의 RF 파워를 인가하여 글로우 차지(Glow charge)를 발생시킨 챔버 내에서 1초∼1분 동안 실시한다.
다음으로, (Hf-Ti)ON 유전막(22) 상에 상부 전극(23)을 형성한다. 상부 전극(23)은 TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용 한다.
도 3은 본 발명의 제2실시예에 따른 캐패시터 제조 과정을 나타낸 도면이다.
도 3에 도시된 바와 같이, 하부 전극(21) 상에 (Hf-Ti)ON 유전막(22)을 형성하고, (Hf-Ti)ON 유전막(22) 상에 상부 전극(23)을 형성한다.
먼저, 하부 전극(21)은 도프트 폴리실리콘 또는 TiN과 같은 금속계 물질을 사용한다. 이어서, 하부 전극(21) 상에 (Hf-Ti)ON 유전막(22)을 형성한다.
이 때, (Hf-Ti)ON 유전막(22)은, 하부 전극(21) 상에 원자층 증착법(Atomic Layer Deposition; ALD)으로 티타늄산화막(TiO2, 22a)을 증착한 후, 질소 가스를 함유한 플라즈마 어닐링(Plasma NH3 Annealing)을 진행한다.
이어서, 티타늄산화막(22a) 상에 원자층 증착법(ALD)으로 하프늄산화막(HFO2, 22b)을 증착한 후, 질소 가스를 함유한 플라즈마 어닐링을 진행한다. 이와 같은 순서를 한 사이클로 하여 티타늄산화막(22a)과 하프늄산화막(22b)을 번갈아 가면서 각각 10Å 이하로 증착한다.
이 때, 각각의 박막 증착 전, 후에 질소 가스를 함유한 분위기에서 플라즈마 어닐링 처리를 반복적으로 실시하여 50∼150Å 두께의 (Hf-Ti)ON 유전막(22)을 형성한다. 이는, Hf-Ti-O 막 속에 질소 가스를 혼입시켜 Hf-O-N과 Ti-O-N 결합을 유도시키는 과정이다.
계속해서, 티타늄산화막(22a) 또는 하프늄산화막(22b) 뿐만 아니라, 하부 전극(21) 표면에 질소를 혼입시키거나 표면에 흡착시키기 위한 플라즈마 어닐링은, 0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로, NH3는 25∼250sccm의 유량을 플로우시킨다.
또는, 플라즈마 어닐링은 N2 또는 (N2/H2) 분위기에서 100∼500Ｗ의 RF 파워를 인가하여 글로우 차지(Glow charge)를 발생시킨 챔버 내에서 1초∼1분 동안 실시한다.
다음으로, (Hf-Ti)ON 유전막(22) 상에 상부 전극(23)을 형성한다. 상부 전극(23)은 TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용한다.
도 4는 본 발명의 제1 및 제2실시예에 따른 캐패시터의 (Hf-Ti)ON 유전막 형성 과정을 나타낸 원자층 증착의 개략도이다.
살펴보기에 앞서, 원자층 증착법(ALD)은 공지된 바와 같이, 먼저 소스 가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려보내어 퍼지시킨 다음, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학반응 시켜 원하는 원자층 박막을 증착하고, 여분의 반응 가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층 증착법(ALD)은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다.
또한, 소스 가스와 반응 가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시 키기 때문에 화학기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 4에 도시된 바와 같이, 하부 전극 상에 원자층 증착법을 통해 하프늄산화막과 티타늄산화막이 적층된 구조를 소정 횟수 반복하여 50∼150Å 두께의 (Hf-Ti)ON 유전막을 형성한다.
먼저, 하프늄산화막은 하프늄 소스 가스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 하프늄 소스 가스를 주입하는 제1단계에서 하프늄 소스는 C16H36HfO4 또는 Hf를 함유한 기타 유기 금속 화합물(TDEAHf, TEMAHf)을 전구체로 사용하고 50∼5000sccm의 유량으로 플로우 시키고, 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 지르코늄 소스 가스를 챔버로부터 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(0.1∼1slm)를 주입한다. 반응 가스는 O3(농도:200±20g/cm3), O2 , 플라즈마 O2, N2O, 플라즈마 N2O, 또는 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용한다.
반응 가스를 주입하여 기형성된 소스 가스층과 반응 가스간의 반응을 유도하여 하프늄산화막(HfO2)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 산소 공급원 및 반응부산물을 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
한편, 도면에는 도시하지 않았지만, 하프늄산화막을 형성한 후 질소 가스를 함유한 플라즈마 어닐링을 진행한다.
계속해서, 하프늄산화막 상에 티타늄산화막을 형성한다.
티타늄산화막은 티타늄 소스 가스 주입(제1단계), 퍼지 가스 주입(제2단계), 반응 가스 주입(제3단계) 및 퍼지 가스 주입(제4단계)을 단위 사이클(1 Cycle)로 하는 원자층 증착 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
먼저, 티타늄 소스 가스를 주입하는 제1단계에서, 티타늄 소스는 Ti[OCH(CH3)2]4 또는 티타늄을 함유한 기타 유기 금속 화합물을 전구체로 사용하고, 50∼5000sccm 의 유량으로 플로우 시킨다. 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 지르코늄 소스 가스를 챔버로부터 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
제3단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(0.1∼1slm)를 주입한다. 반응 가스는 O3(농도:200±20g/m3), O2 , 플라즈마 O2, N2O, 플라즈마 N2O, 또는 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용한다.
반응 가스를 주입하여 기형성된 소스 가스층과 반응 가스간의 반응을 유도하여 티타늄산화막(La2O3)을 형성한다.
이어서, 제4단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 산소 공급원 및 반응부산물을 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
한편, 도면에는 도시하지 않았지만, 티타늄산화막을 형성한 후 질소 가스를 함유한 플라즈마 어닐링을 진행한다.
(Hf-Ti)ON 유전막은, 상기한 ALD 공정을 통해 형성된 각각의 하프늄산화막과 티타늄산화막을 번갈아 증착하되, 각 박막의 두께가 10Å 이하로 증착하며, 각 박막의 형성 후 질소 가스를 함유한 플라즈마 어닐링 공정을 진행하여 형성한다.
또한, 본 발명의 제1실시예에서는 하프늄산화막을 형성한 후, 티타늄산화막을 형성하였고, 제2실시예에서는 티타늄산화막을 형성한 후, 하프늄산화막을 형성하였다. 각 박막의 증착 순서는 바뀌어도 무방하다.
도 5a 내지 도 5c는 본 발명의 제3실시예에 따른 캐패시터 제조 과정을 나타 낸 도면이다.
도 5a에 도시된 바와 같이, 하부 전극(31) 상에 (Hf-Ti)O 유전막(32)을 형성하고, (Hf-Ti)O 유전막(32) 상에 상부 전극(33)을 형성한다.
하부 전극(31)은 도프트 폴리실리콘 또는 TiN과 같은 금속계 물질을 사용한다. 이어서, 하부 전극(31) 상에 (Hf-Ti)O 유전막(32)을 형성한다.
(Hf-Ti)O 유전막(32)은 ALD, MOCVD 또는 수정된 펄스(Modified Pulsed) CVD 방식으로 형성하는데, 그 두께가 50∼150Å을 갖도록 형성 한다.
이어서, (Hf-Ti)O 유전막(32)을 형성한 후, 소정의 공정을 진행하여 (Hf-Ti)ON 유전막이 형성되는 과정을 살펴보도록 한다.
먼저, 하부 전극(31)에 질소 가스를 함유한 플라즈마 어닐링을 진행한 후, 하부 전극(31) 상에 (Hf-Ti)O 유전막(32)을 증착한다. 계속해서, 질소 가스를 함유한 플라즈마 어닐링을 진행한다.
계속해서, (Hf-Ti)O 유전막(32) 상에 상부 전극(33)을 증착한다. 상부 전극(33)은 TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용한다.
상부 전극(33)을 형성한 후, 하부 전극(31)과 상부 전극(33)의 계면에 파일-업(Pile-up) 되어 있는 질소를 (Hf-Ti)O 유전막(32) 내부로 열확산 시킬 목적으로 상압 또는 감압 상태의 퍼니스(Furnace) 또는 급속열처리(RTP)를 이용하여 500∼800℃의 온도 범위에서 어닐링을 진행한다. 이 때, 확산된 질소의 함량은 10∼40% 수준이다. 상기와 같은 열처리 공정을 진행하여 최종적으로 (Hf-Ti)ON 유전막(32a) 을 형성한다.
도 5b의 그래프를 살펴보면, 상부 전극을 증착 후, 후처리 어닐링 진행 전에는 하부 전극과 (Hf-Ti)O 유전막의 계면, (Hf-Ti)O 유전막과 상부 전극의 계면에 질소 이온이 집중되어 있고, 각각의 계면에 위치한 질소 이온의 농도가 높은 것을 알 수 있다.
도 5c의 그래프를 살펴보면 단계2의 그래프를 살펴보면, 상부 전극 증착 후, 어닐링 진행 후에는 하부 전극과 (Hf-Ti)O 유전막의 계면, (Hf-Ti)O 유전막과 상부 전극의 계면에 집중되어 있던 질소 이온들이 (Hf-Ti)O 유전막 내부로 혼합되어, 각각의 계면에 모여있던 질소 이온의 농도가 낮아진다. 따라서, 후처리 어닐링 공정 후 (Hf-Ti)ON 혼합막이 형성된다.
자세히 살펴보면, 상부 전극을 형성한 다음에, 비활성 가스 분위기 하에서 상부 전극과 (Hf-Ti)O 유전막, (Hf-Ti)O 유전막과 하부 전극의 계면에 파일-업 되어 있던 질소의 열확산 시키는 과정 및 상부 전극 어닐링 시 질소 이온이 전극 밖으로 아웃-가싱(Out-gassing)되지 못하고, (Hf-Ti)O 박막 내부로만 확산되어 (Hf-Ti)ON 혼합막이 형성된다.
도 6은 본 발명의 제23실시예에 따른 캐패시터의 (Hf-Ti)ON 유전막 형성 과정을 나타낸 원자층 증착의 개략도이다.
먼저, (Hf-Ti)O 유전막을 형성하는 방법에 대해 알아보기로 한다.
도 6에 도시된 바와 같이, 하프늄 소스 가스 주입, 퍼지 가스 주입, 티타늄 소스 가스 주입, 퍼지 가스 주입, 반응 가스 주입 및 퍼지 가스 주입을 단위 사이 클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
자세히는, 하프늄 소스 가스를 주입 단계에서 하프늄 소스는 C16H36HfO4 또는 Hf를 함유한 기타 유기 금속 화합물(TDEAHf, TEMAHf)을 전구체로 사용하고 50∼5000sccm의 유량으로 플로우 시키고, 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 하프늄 소스 가스를 챔버로부터 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
이어서, 티타늄 소스 가스를 주입하는 단계에서, 티타늄 소스는 Ti[OCH(CH3)2]4 또는 티타늄을 함유한 기타 유기 금속 화합물을 전구체로 사용하고, 50∼5000sccm의 유량으로 플로우 시킨다. 제2단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 티타늄늄 소스 가스를 챔버로부터 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
다음으로, 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스(0.1∼1slm)를 주입한다. 반응 가스는 O3(농도:200±20g/cm3), O2 , 플라즈마 O2, N2O, 플라즈마 N2O, 또는 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용한다.
반응 가스를 주입하여 기형성된 소스 가스층과 반응 가스간의 반응을 유도하 여 하프늄티타늄산화막(Hf-Ti)O을 형성한다.
이어서, 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 산소 공급원 및 반응부산물을 제거한다.
퍼지 가스는 비활성 가스로서 Ar, He 또는 N2 가스를 단독 또는 혼합하여 사용한다.
이와 같이, [하프늄 소스 가스 주입-퍼지 사이클]m과 [티타늄 소스 가스 주입-퍼지 사이클]n을 소정의 비율로 반복 증착하여 하프늄티타늄산화막을 형성한다.
한편, 제3실시예에서, 하프늄산화막과 티타늄산화막 흡착 조건으로, 0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로 0.1∼10slm의 유량을 일정하게 유지하면서 0.25∼5초 동안 플로우하고, 반응 가스는 0.25∼5초 동안 주입하며, 퍼지는 0.5∼10초 동안 진행한다.
계속해서, 본 발명에서 제안한 박막을 캐패시터 유전막으로 적용하는 캐패시터 구조를 알아보기로 한다.
도 7a 및 도 7b는 본 발명의 실시예를 적용한 캐패시터 구조를 도시한 단면도이다. 도 7a는 실린더형 캐패시터를 나타내고, 도 7b는 콘케이브형 캐패시터를 나타낸다.
도 7a에 도시된 바와 같이, 반도체 기판(61) 상에 층간절연막(62)이 형성되고, 층간절연막(62)을 관통하여 반도체 기판(61)과 연결되는 스토리지노드콘택플러그(63)가 형성된다.
계속해서, 스토리지노드콘택플러그(63) 상에 하부 전극(66)이 형성되고, 층간절연막(62)과 하부 전극(66)의 양측벽에 동시에 접하는 식각 정지막(64)이 존재한다.
이어서, 하부 전극(66) 상에 유전막(67) 및 상부 전극(68)이 차례로 형성된다.
이 때, 하부 전극(66)은 TiN 또는 Ru, 유전막(67)은 (Hf-Ti)ON, 상부 전극(68)은 도프트 폴리실리콘 또는 TiN을 사용한다.
도 7b에 도시된 바와 같이, 반도체 기판(61) 상에 층간절연막(62)이 형성되고, 층간절연막(62)을 관통하여 반도체 기판(61)과 연결되는 스토리지노드콘택플러그(63)가 형성된다.
계속해서, 층간절연막(62)과 스토리지노드콘택플러그(63) 상부에 콘케이브형 스토리지노드홀을 제공하는 스토리지노드 산화막(65)이 형성되고, 스토리지노드홀 내부 표면을 따라 하부 전극(66)이 형성된다. 스토리지노드 산화막(65) 하부에 식각 정지막(64)이 존재한다.
이어서, 하부 전극(66) 상에 유전막(67) 및 상부 전극(68)이 차례로 형성된다.
이 때, 하부 전극(66)은 TiN 또는 Ru, 유전막(67)은 (Hf-Ti)ON, 상부 전극(68)은 도프트 폴리실리콘 또는 TiN을 사용한다.
상기한 도 7a 및 도 7b에서 상부 전극(68)을 형성한 후, 후속 집적 공정 (Back-End)에서의 열공정(Thermal Process) 및 큐어링 공정(Curing Process; H2, N2 또는 N2/H2 분위기), 습식 공정(Wet Process) 그 밖의 패키지 공정 및 신뢰성과 관련된 환경 실험(Environment Test) 진행 과정에서 습도, 온도 또는 전기적 충격으로부터의 구조적인 안정성을 향상시키기 위한 일종의 보호막 또는 완충층으로 CVD 방식으로 실리콘 질화막 또는 폴리실리콘막을 200∼1000Å 정도로 적층하거나 ALD 방식으로 증착한 Al2O3, HfO2, Ta2O5, ZrO2, TiO, La2O3와 같은 산화막 또는 TiN과 같은 금속층을 추가로 50∼200Å 두께를 적층하여 MIM 캐패시터를 보호해주는 캡핑막을 형성한다.
상술한 바와 같이, (Hf-Ti)ON과 같은 다성분계 유전막은 ALD 증착 과정에서 서로 다른 이종의 HfO와 TiO가 상호 반복적으로 증착되어 격자부정합(Lattice mismatch) 효과로 결정립의 생성을 억제시킬 수 있으며, 박막 표면 거칠기도 낮출 수 있어, 누설 전류의 발생을 효과적으로 억제시킬 수 있다.
또한, 고온 열공정에 대한 내구성을 강화시킬 목적으로 질소 이온(Nitrogen)을 추가로 박막 내에 혼입시켜서, 구조적으로도 안정되고 열적으로도 안정된 (Hf-Ti)ON과 같은 다성분계 산화막을 제조하였고, (Hf-Ti)ON 박막을 캐패시터의 유전막으로 채용함으로써, 종래의 단일 유전막을 채용한 HfO2 캐패시터 또는 TiO2 캐패시터가 갖고 있던 문제점을 해결하여 낮은 누설 전류 특성, 높은 항복 전압 특성 및 캐패시터의 충전 용량 증대와 같은 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 (Hf-Ti)ON 유전막을 제조하여 캐패시터 소자를 형성하면, 단일 유전막 증착 과정에서 형성되는 결정립 생성을 억제할 수 있을 뿐만 아니라, Hf-O-Ti, Hf-O-N 및 Ti-O-N 결합이 공유된 각각의 3성분계 산화막 구조가 보다 효과적으로 누설 전류 발생 억제력과 항복 전압 강도를 강화시킬 수 있다.
특히, (Hf-Ti)O 유전막 내의 질소가 결정화 온도를 올려주기 때문에, (Hf-Ti)ON 유전막 형성 이후, 고온 열공정 진행시에도 단일 HfO2 유전막 또는 단일 TiO2 유전막 보다 열안정성이 뛰어나서 누설 전류가 크게 증가하지 않고, 항복 전계 강도도 증가시리 수 있다.
또한, (Hf-Ti)ON 유전막을 캐패시터 반도체 메모리 소자에 적용하면, 70㎚ 이하의 금속 배선 공정이 적용되는 512M DRAM급 이상의 초고집적 메모리 제품군에서 대용량(30fF/cell)의 셀 캐패시턴스를, 누설 전류를 1fA/cell 이하로 제어할 수 있고, 캐패시터 소자의 내구성과 신뢰성을 더욱 향상시킬 수 있다.

Claims (37)

  1. 하부 전극;
    상기 하부 전극 상의 (Hf-Ti)ON 유전막; 및
    상기 유전막 상의 상부 전극
    을 제공하는 캐패시터.
  2. 제1항에 있어서,
    상기 (Hf-Ti)ON 유전막은, 50∼150Å 두께로 형성된 캐패시터.
  3. 제2항에 있어서,
    상기 (Hf-Ti)ON 유전막은, 원자층 증착법을 통해 형성된 캐패시터.
  4. 제1항에 있어서,
    상기 하부 전극은,
    도프트 폴리실리콘막, TiN 및 Ru의 그룹에서 선택된 어느 한 금속꼐 물질을사용하는 캐패시터.
  5. 제1항에 있어서,
    상기 상부 전극은,
    TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용하는 캐패시터.
  6. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 (Hf-Ti)ON 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 (Hf-Ti)ON 유전막을 형성하는 단계는,
    상기 하부 전극 상에 하프늄산화막과 티타늄산화막의 혼합 구조의 (Hf-Ti)O막을 형성하는 단계; 및
    각각의 막을 증착한 후, 질소 분위기의 플라즈마 어닐링을 진행하는 단계
    를 포함하는 캐패시터 제조 방법.
  8. 제7항에 있어서,
    상기 (Hf-Ti)O막은 상기 하프늄산화막과 상기 티타늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  9. 제7항에 있어서,
    상기 (Hf-Ti)O막은 상기 티타늄산화막과 상기 하프늄산화막의 순서로 적층 형성하는 캐패시터 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 하프늄산화막은,
    하프늄 소스를 흡착시키는 단계;
    상기 하프늄 소스 중에서 미반응 하프늄 소스를 제거하기 위한 퍼지 단계;
    반응가스를 공급하여 상기 흡착된 하프늄 소스와의 반응을 유도하여 원자층 단위의 하프늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고 소정 횟수 반복하여 형성하는 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 하프늄 소스를 흡착시키는 단계는,
    C16H36HfO4 또는 Hf를 함유한 기타 유기 금속 화합물(TDEAHf, TEMAHf)을 전구체로 사용하고, 50∼5000sccm의 유량으로 플로우 하는 캐패시터 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 티타늄산화막은,
    티타늄 소스를 흡착시키는 단계;
    상기 티타늄 소스 중에서 미반응 티타늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 티타늄 소스와의 반응을 유도하여 원자층 단위의 티타늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하고 소정 횟수 반복 하여 형성하는 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 티타늄 소스를 흡착시키는 단계는,
    Ti[OCH(CH3)2]4 또는 티타늄을 함유한 기타 유기 금속 화합물을 전구체로 사용하고, 50∼5000sccm의 유량으로 플로우 하는 캐패시터 제조 방법.
  14. 제10항 또는 제12항에 있어서,
    상기 반응 가스는,
    O3(농도:200±20g/cm3), O2 , 플라즈마 O2, N2O, 플라즈마 N2O, 또는 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용하여 0.1∼1slm 유량으로 플로우 시키는 캐패시터 제조 방법.
  15. 제10항 또는 제12항에 있어서,
    상기 퍼지 단계는,
    질소 또는 비활성 가스를 사용하여 0.5∼10초 동안 진행하는 캐패시터 제조 방법.
  16. 제7항에 있어서,
    상기 하프늄산화막과 상기 티타늄산화막은 10Å 이하의 두께로 형성하는 캐패시터 제조 방법.
  17. 제7항에 있어서,
    상기 질소 분위기의 플라즈마 어닐링은,
    0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로, NH3는 25∼250sccm의 유량을 플로우 시키는 캐패시터 제조 방법.
  18. 제7항에 있어서,
    상기 질소 분위기의 플라즈마 어닐링은,
    N2 또는 N2/H2 분위기에서 100∼500Ｗ의 RF 파워를 인가하여 글로우 차지(Glow charge)를 발생시킨 챔버 내에서 1초∼1분 동안 실시하는 캐패시터 제조 방법.
  19. 제6항에 있어서,
    상기 (Hf-Ti)ON 유전막은 50∼150Å의 두께로 형성하는 캐패시터 제조 방법.
  20. 제6항에 있어서,
    상기 하부 전극은,
    도프트 폴리실리콘막, TiN 및 Ru의 그룹에서 선택된 어느 한 금속계 물질을사용하는 캐패시터 제조 방법.
  21. 제6항에 있어서,
    상기 상부 전극은,
    TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용하는 캐패시터 제조 방법.
  22. 하부 전극을 형성하는 단계;
    질소 가스 함유 분위기에서 제1플라즈마 어닐링을 진행하는 단계;
    상기 하부 전극 상에 (Hf-Ti)O 유전막을 형성하는 단계;
    질소 가스 함유 분위기에서 제2플라즈마 어닐링을 진행하는 단계;
    상기 (Hf-Ti)O 유전막 상에 상부 전극을 형성하는 단계; 및
    후처리 어닐링을 진행하여 (Hf-Ti)ON 유전막을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  23. 제22항에 있어서,
    상기 (Hf-Ti)ON 유전막은,
    하프늄 소스 공급, 퍼지, 티타늄 소스 공급, 퍼지, 반응 가스 공급, 퍼지를 진행하는 것을 단위 사이클로 하여 (Hf-Ti)O막을 형성하는 단계; 및
    상기 단위 사이클을 소정 횟수 반복 진행하고, 상기 제1플라즈마 어닐링 및 상기 제2플라즈마 어닐링을 진행하는 단계를 포함하는 캐패시터 제조 방법.
  24. 제23항에 있어서,
    상기 하프늄 소스는,
    C16H36HfO4 또는 Hf를 함유한 기타 유기 금속 화합물(TDEAHf, TEMAHf)을 전구체로 사용하고, 50∼5000sccm의 유량으로 플로우 하는 캐패시터 제조 방법.
  25. 제23항에 있어서,
    상기 티타늄 소스는,
    Ti[OCH(CH3)2]4 또는 티타늄을 함유한 기타 유기 금속 화합물을 전구체로 사용하고, 50∼5000sccm의 유량으로 플로우 하는 캐패시터 제조 방법.
  26. 제23항에 있어서,
    상기 반응 가스는,
    O3(농도:200±20g/cm3), O2 , 플라즈마 O2, N2O, 플라즈마 N2O, 또는 수증기(H2O)로 이루어진 그룹에서 선택된 어느 한 물질을 사용하여 0.1∼1slm 유량으로 플로우 시키는 캐패시터 제조 방법.
  27. 제23항에 있어서,
    상기 퍼지 단계는,
    질소 또는 비활성 가스를 사용하여 0.5∼10초 동안 진행하는 캐패시터 제조 방법.
  28. 제23항에 있어서,
    상기 제1플라즈마 어닐링은,
    질소 분위기의 플라즈마 어닐링으로써,
    0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로, NH3는 25∼250sccm의 유량을 플로우 시키는 캐패시터 제조 방법.
  29. 제23항에 있어서,
    상기 제1플라즈마 어닐링은,
    질소 분위기의 플라즈마 어닐링으로써,
    N2 또는 N2/H2 분위기에서 100∼500Ｗ의 RF 파워를 인가하여 글로우 차지를 발생시킨 챔버 내에서 1초∼1분 동안 실시하는 캐패시터 제조 방법.
  30. 제23항에 있어서,
    상기 제2플라즈마 어닐링은,
    질소 분위기의 플라즈마 어닐링으로써,
    0.1∼10torr의 압력과 200∼500℃의 기판 온도를 유지하는 챔버 내부로, NH3는 25∼250sccm의 유량을 플로우 시키는 캐패시터 제조 방법.
  31. 제30항에 있어서,
    상기 제2플라즈마 어닐링은,
    질소 분위기의 플라즈마 어닐링으로써,
    N2 또는 N2/H2 분위기에서 100∼500Ｗ의 RF 파워를 인가하여 글로우 차지(Glow charge)를 발생시킨 챔버 내에서 1초∼1분 동안 실시하는 캐패시터 제조 방법.
  32. 제30항에 있어서,
    상기 제2플라즈마 어닐링을 진행하는 단계는,
    상압 또는 감압 상태에서 퍼니스 또는 급속열처리를 사용하는 캐패시터 제조 방법.
  33. 제32항에 있어서,
    상기 어닐링은, 500∼800℃ 온도 분위기에서 진행하는 캐패시터 제조 방법.
  34. 제22항에 있어서,
    상기 (Hf-Ti)O막은,
    ALD, MOCVD 또는 Modified Pulsed CVD 방법으로 형성하는 캐패시터 제조 방법.
  35. 제22항에 있어서,
    상기 (Hf-Ti)ON 유전막은, 50∼150Å 두께로 형성하는 캐패시터 제조 방법.
  36. 제22항에 있어서,
    상기 하부 전극은,
    도프트 폴리실리콘막, TiN 및 Ru의 그룹에서 선택된 어느 한 금속꼐 물질을사용하는 캐패시터.
  37. 제22항에 있어서,
    상기 상부 전극은,
    TiN, Ru, TaN, W, WN 및 Pt의 그룹에서 선택된 어느 한 금속계 물질을 사용하는 캐패시터.
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