KR20070064426A

KR20070064426A - 전압 제한용 반도체 장치

Info

Publication number: KR20070064426A
Application number: KR1020077005682A
Authority: KR
Inventors: 알프레드 괴어라흐
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2004-09-13
Filing date: 2005-07-15
Publication date: 2007-06-20
Also published as: JP2008512861A; US7671379B2; DE102004044141A1; EP1792347B1; CN101019238B; EP1792347A1; US20080191306A1; TW200610000A; WO2006029921A1; CN101019238A

Abstract

본 발명은 전압 제한용 반도체 장치에 관한 것이다. 상기 장치는 제1 커버 전극(4), 상기 제1 커버 전극(4)에 연결된 강하게 p-도핑된 반도체층(2), 강하게 p-도핑된 반도체층(2)에 연결된 약하게 n-도핑된 반도체층(1) 및, 제2 커버 전극(5)을 포함한다. 약하게 n-도핑된 반도체층(1)과 제2 커버 전극(5) 사이에, p-도핑된 적어도 하나의 반도체층(6)과 강하게 n-도핑된 2개의 반도체층들(3)이 서로 나란히 교호로 제공된다.

커버 전극, 반도체층, 반도체 장치, 측방향 림

Description

전압 제한용 반도체 장치{SEMICONDUCTOR ASSEMBLY FOR LIMITING VOLTAGE}

본 발명은 전압 제한용 반도체 장치에 관한 것이다.

전압 제한용 반도체 다이오드를 사용하는 것은 이미 공지되어 있다. 공지된 상기 유형의 반도체 다이오드는 도1에 도시된다. 상기 반도체 다이오드는 p-도핑된 층(2)이 n-도핑된 균질의 구역(1) 내로 확산되는 pn-다이오드이다. 벌크 저항을 감소시키고 n-반도체를 금속층에 더 양호하게 저항 접속하기 위해, n-도핑된 구역(1)은 n⁺-도핑의 의미에서 웨이퍼 후방면으로부터 강하게 n-도핑된다(구역 3). 금속층들은 도면 부호 4, 5로 도시된다. 상기와 같은 다이오드에 고착 전압(US)이 인가되면, 전류가 매우 상승하며 곧바로 항복 전압(UZ)을 넘어선다. 전류 상승의 원인과 이로 인한 전압 제한은 사용된 애버란시 효과 또는 라빈넨 효과에 기인한다. 고착 전압이 인가될 경우, pn-경계면에는 소위 공간 전하 구역이 형성된다. 대략 2·10⁵내지 4·10⁵V/cm의 특정의 전기장 강도(E_krit)로부터, 공간 전하 구역의 전하 캐리어가 심하게 가속화되므로, 상기 전하 캐리어는 결정 격자와의 충돌 시 반도체의 결합을 개방시키며 이로써, 그 편에서 가속화되어 추가로 결합들을 개방시키는 추가의 전극들 및 홀들을 발생시킨다. 따라서 전류가 가파르게 상승한다.

상기 유형의 다이오드의 단점은, 온도가 상승함에 따라 항복 전압이 상승하는 데에 있다. 항복 전압은 양의 온도 계수(TK)를 갖는다. 관통구 내의 전류가 높을 때, 상기 다이오드가 단 시간에 작동하면, 열로서 생성된 출력, 항복 전류(IZ)와 항복 전압(UZ)과의 곱은 매우 높아질 수 있다. 차량 제너레이터 내에서 정류를 위해서 사용되는 다이오드의 경우, 소위 부하-덤프-작동 시 복수의 킬로와트의 범위에 있는 출력이 발생한다. 그 결과 상기 다이오드는 가열되고 항복 전압(UZ)이 매우 상승한다. 이는 여러 적용예에 단점이다. 예컨대 미래의 42V-전기 계통에서 최대로 허용되는 전압은 단지 58V이다. 상기와 같은 시스템에서 제너레이터 전압이 48V까지 상승할 수 있기 때문에, 항복 전압의 온도 계수는 무시해도 좋을 정도로 작아야 한다. 이 경우 항복 전압에 대한 온도 영향 외에도 벌크 저항 및, 제조 공차가 고려되는 것이 주의된다.

제1항에 제시된 특징들을 갖는 반도체 장치는 이에 반해, 그 항복 전압이 온도와는 거의 무관한 장점을 갖는다. 이는 실질적으로 pn-다이오드와 펀치쓰루-다이오드와의 결합에 상응하는 반도체 장치가 제시됨으로써 달성되며, 상기 펀치쓰루-다이오드는 이하에서 PT-다이오드로서도 표현된다. PT-다이오드는 npn- 또는 pnp-구조를 포함하며, 설계가 상응할 때 그 제한 전압(UZPT)의 낮은 온도 종속성만을 나타낸다. PT-다이오드의 제한 전압은 항상 pn-다이오드의 항복 전압(UZPN)보다 작도록 선택된다. 전체 반도체 장치의 항복 전압은 PT-다이오드의 제한 전압이다.

본 발명의 바람직한 추가의 특성은 도면에 의해서 이하의 예시적인 설명으로부터 제시된다.

도1은 지금까지 전압 제한을 위해서 사용되어 왔던, pn-다이오드의 횡단면과 도핑 프로필을 개략적으로 도시한 도면이다.

도2는 본 발명의 제1 실시예에 따른 반도체 장치의 개략적 도면 및 등가 회로도이다.

도3은 본 발명의 다른 실시예에 따른 반도체 장치의 개략적 도면 및 등가 회로도이다.

도4는 종래의 pn-다이오드와 도3에 도시된 장치가 병렬 접속된 본 발명의 다른 실시예의 회로도이다.

도5는 최대로 도달 가능한 항복 전류 밀도(jz)와 최대 항복 전압(UZ)이 3개의 상이한 전류 에러 인자(F)에 대한 구역(1)의 도펀트 농도에 따라 도시된 그래프이다.

도2는 본 발명의 제1 실시예에 따른 반도체 장치의 개략적 도면 및, 등가 회로도를 도시한다.

상기 실시예에서, 강하게 p-도핑된 반도체층(2) 위로 약하게 n-도핑된 반도체층(1)이 전체 평면에 설치된다. 상기 약하게 n-도핑된 반도체층(1) 내에, p-도핑된 반도체층(6)과 강하게 n-도핑된 반도체층(3)은 적어도 p-도핑된 반도체층 들(6, 2)이 서로 접촉하지 않도록, 표면으로부터 교호로 형성된다. 바람직하게 n-도핑된 반도체층(3)은 칩의 형태로 구현된 반도체 장치의 외부 림에 위치해서 상기 림을 완전히 둘러싼다. 도시된 반도체 장치의 상부면과 하부면에는 얇은 금속층들(5, 4)이 제공된다. 구조화된 상기 금속층들은 반도체 장치에 대한 저항 접촉을 생성한다. 이 경우 상기 금속 접촉부(4)는 애노드로서, 상기 금속 접촉부(5)는 캐소드로서 표현된다.

애노드(4)와 캐소드(5) 사이에 전압이 인가될 때, 양극은 애노드에, 음극은 캐소드에 접속되며 즉, 상기 장치가 통과극성일 때 확산 전압(UD)의 극복 후 전류는 금속 영역과 반도체 영역(4 → 2 → 1 → 3 → 5)을 통해 흐른다.

전압이 전환되거나 극이 전환될 때, 낮은 차단 전류로부터 시작된 전류 흐름은 중단된다. 전압이 상승하면, pn-전환부(2/1)의 공간 전하 구역은 계속해서 n-구역(1) 내로 연장된다. 본 발명에서, 공간 전하 구역의 림은 pn-전환부(2/1)의 애버란시 항복 전압(UZPN)보다 낮은 전압일 때 p-도핑된 반도체 영역(6)에 도달한다. 전압(UZPT)에서 공간 전하 구역이 층(6)에 충돌하면, 전류는 층들(4 → 2 → 1 → 6 → 5)을 통해 흐르기 시작한다. 항복에 대한 조건이 충족된다. 상기 전압(UZPT)은 온도와는 거의 무관하다.

상기 전압(UZPT)의 전류 종속성에 대해서는, 벌크 저항의 경시 하에 이하의 수학식 1이 적용된다.

이 경우:

일차 전하 q = 1.6·10^-19, 실리콘에 대한 상대 유전 상수 εs = 11.9, 절대 유전 상수 ε0 = 8.854·10^-14 F/cm, 전하 캐리어의 포화 속도 vs ~ 10⁷cm/s, ND = 층(1)의 도펀트 농도, W = 구역들(6, 2) 사이의 간격(이는 약하게 n-도핑된 구역(1) 내의 최대 공간 전하 폭에 상응한다), jz = 항복 전류 밀도이다.

앞서 언급한 인자들은 대략 -50℃ 내지 220℃에 위치한 해당 온도 범위 내에서, 온도에 따르지 않거나 단지 적은 범위 내에서만 온도에 따른다.

층(1)의 도펀트 농도(ND)와 층(1)의 폭(W)은, 펀치쓰루-제한 전압(UZPT)이 pn-전환부(2/1)의 애버란시-항복 전압(UZPN)보다 작도록 선택된다.

UZPT < UZPN

또한 층(6)(이미터), 층(1)(베이스), 층(2)(컬렉터)으로 이루어진 기생 pnp-트랜지스터의 항복 전압(UCEO)이 펀치쓰루-제한 전압(UZPT)에 미달하지 않는 것이 보장되어야 한다.

UZPT < UCEO

대략 4와 7 사이에 있는 피트 인자(n)에 의해, 기생 pnp-트랜지스터의 항복 전압(UCEO)은 이미터 회로 내의 전류 증폭(B)의 함수로서 이하와 같이 적용된다:

이는, pnp-트랜지스터의 전류 증폭(B)이 매우 작게 선택되어야 하는 것을 필요로 한다. 바람직하게 고려된 적은 폭(W)의 경우, 전류 증폭(B)은 실제로 이미터 효율(r_p)에 따르는데, 이는 소위 베이스 수송 인자(α)가 값 1을 취하기 때문이다. 상기 전류 증폭(B)에 대해 다음의 식이 제시된다:

pnp-트랜지스터에서 베이스와 이미터의 폭들(W, WAE)이 소수 캐리어의 상응하는 확산 길이(Lp, Ln)보다 실질적으로 작은 경우, 이미터 효율은 거의 다음과 같이 제시될 수 있다:

NAE는 이미터의 수용체의 농도를 의미한다. 이미터 효율(r_p) 및, 이로써 전류 증폭(B)도, 상기 농도(NAE)가 낮거나 이미터층의 폭(WAE)이 매우 작을 때 작다. WAE가 작을 때 r_p의 감소는 단지 WAE < Ln인 경우에 대해서만 적용된다. 반도체 표면의 이미터 농도는 임의로 작게 선택될 수 없는데, 이는 그렇지 않은 경우 금속-반도체 접속(5, 6)이 더 이상 저항 특성을 포함하지 않기 때문이다. 따라서 본 발명에 따른 장치에서는 예컨대 WAE < 0.1과 같이 매우 얇은 이미터층이 선택되어야 하며, 이는 낮은 이미터 효율(r_p)과 높은 저항(UCEO)을 얻기 위함이다.

수학식(1)의 제2항에 설명된 UZPT의 전류 종속성은 본 발명에 따른 장치를 적합하게 설계함으로써 최소화될 수 있다. 인자 F는 최대 허용 전류 에러를 설명한다.

여기서 UPT는 수학식(1)의 제1항을, USC는 제2항을 나타낸다. 수학식(7)로 부터는, 인자 F가 선택될 때 도달 가능한 최대 항복 전류 밀도(jz)가 구역(1)의 도펀트 농도(ND)에 따르는 것을 알 수 있다. 최대로 가능한 항복 전류 밀도(jz)는 구역(1)의 도펀트 농도(ND)가 증가하고 전류 에러(F)가 증가함에 따라 증가한다. 이는 도5에서 3개의 상이한 전류 에러 밀도(F)로 도시된다. 추가적으로, 도5에는 도펀트 농도(ND)의 하나의 특정 영역에 대해서 도달 가능한 최대 항복 전압(UZ)이 도시된다. 이 경우 갑작스러운 pn-전환의 항복 전압에 대한 근사치가 사용되었으며, 이는 낮은 값으로 주어지는 경향이 있다. 또한, UCEO가 UZPN보다 작지 않은 것이 고려되었다.

도1에 따른 실시예에서, 칩의 톱(saw) 트렌치의 영역 내에서 pn-전환이 종료된다. 상기 영역에서 결정 격자는 톱 유형과 공정에 따라 수 내지 수십 마이크로미터의 깊이까지 손상된다. 손상된 결정 격자의 영역은 손상 구역으로서 표현된다. 상기 영역은 밴드 갭 내에 높은 상태 밀도를 포함한다. 따라서 전하 캐리어와 차단 전류를 위한 재통합 가능성이 높아진다. 또한 라비넨 효과를 시작하기 위해서 필요한 전기장 강도(E_krit)는 손상되지 않은 내부 칩 영역에서보다 손상 구역의 영역에서 일반적으로 더 작다. 따라서 라비넨 항복은 우선 칩 림에서 발생한다. 그 결과는 둥근 차단 특성 곡선 내에 표시된 사전 항복이다. 림 영역 내의 차단 전류와 사전 항복이 상승함으로써, 상기 영역은 칩 내부의 영역보다 열적 및 전기적으로 더 강하게 부하를 받는다. 이로써 다이오드의 펄스 강도가 분명히 감소한다. 따라서 상기 유형의 다이오드에서 예컨대 KOH 에칭을 통해서 손상된 칩 영역 을 제거하는 것은 일반적이다.

도2 및 도3의 본 발명에 따른 장치에서, pn-전환부는 마찬가지로, 손상된 톱 트렌치의 영역에서 종료된다. 종래의 장치와는 반대로, 전압 제한이 pn-전환부에서가 아니라, 내부에 위치한 펀치쓰루-구조에서 실행되기 때문에, 상기 림에 대해서 조건(2), (3)이 적용되는 한, 펄스 강도가 감소하지 않는다. 새로운 장치의 바람직한 설계에 따라, 구역(3)의 폭(BNR)은 손상 구역의 영역에서보다, 둘러싸는 외부 칩 림의 영역에서 더 크다. 이 경우 상기 폭(BNR)은 특히, 내부에 위치한 강하게 n-도핑된 구역(3)의 폭(BN)보다도 더 크게 선택될 수 있다.

내부에 위치한, 강하게 n-도핑 또는 p-도핑된 구역(3 또는 6)은 예컨대 스트립, 원 또는 육각과 같이 다양한 기하학적 구조로 실시될 수 있다. 구역(3, 6)의 면적은 넓은 범위 내에서의 해당 적용예에 따라 변할 수 있다. 스트립 구조의 경우, 영역(3)의 폭(BN)은 영역(6)의 폭(BP)보다 더 크거나, 더 작거나 동일할 수 있다.

또한 상기 폭들(BN, BP)은 심하게 변할 수 있다. 최소의 폭들(BN, BP)은 구역(1) 내로의 층들의 수직 삽입 깊이에 대략적으로 상응한다. 최대 폭에 도달하면, 단 하나의 결합된 구역(3, 6)만이 제공된다. 최대 폭(BN)은 칩 에지의 길이와 최소 폭(BP) 사이의 차이이다. 또 다른 중요한 한계 상황은 도3에 도시된다. 상기 장치 내부에서 구역(3)은 완전히 제거된다. 폭(BP)에 대해서는: 칩 에지의 길이가 폭(BNR)의 마이너스 2배인 것이 적용된다. 상기 장치는 유동 방향으로의 작동에 대해서는 적합하지 않은데, 이는 상기 장치가 pn-다이오드 성분의 영역을 더 이상 거의 포함하지 않기 때문이다. 그러나 상기 장치는 바람직하게는, 펀치쓰루-다이오드로서 사용될 수 있다. 다른 실시예에서, 칩 내부의 구역(3, 6)의 폭(BN 또는 BP)은 일정하지 않아도 되며 길이에 따라서 달라질 수 있다. 따라서 BP는 칩 림의 근처에서 작을 수 있으며, 칩 중앙의 방향으로 증가한다. p-도핑된 구역(3) 및 n-도핑된 구역(6)의 수는 앞서 설명한 BNR, BN 및 BP의 기하학적 구조와 치수의 선택에 따른다. 도2에서 개략적으로 도시된 바와 같이, p-도핑된 층(6)의 삽입 깊이는 n-도핑된 층(3)의 삽입 깊이보다 더 크지만, 더 작거나 같을 수도 있다.

도2에 따른 실시예의 가능한, 단순한 제조 공정이 대략 46볼트의 항복 전압(UZ)을 갖는 장치에 대해서 도시되며, 상기 장치는 42V 자동차-전기 계통에서 사용하기에 특히 바람직하다.

물론 상기 유형의 다이오드는 더 높은 또는, 더 낮은 전압을 위해서도 설계될 수 있다. 이 경우 공간 전하 구역의 폭과 간격(W)이 너무 크지 않는 것만이 주의된다. 그렇지 않은 경우, 수학식(1)의 제2항이 높은 전류 밀도에서 단점으로 작용한다. 도5를 이용해서, 최대로 도달 가능한 항복 전압(UZ)이 도펀트 농도에 따라 평가될 수 있다.

강하게 p-도핑된 실리콘 기판 상에, 2.65 내지 2.75 마이크로미터의 효과적인 두께와 인광-도펀트 농도 ND = 8*10¹⁵cm^-3를 갖는, n-도핑된 층이 에피택셜 공정으로 증착된다. 상기 구역(3, 6)은 종래의 방식으로 포토 기술과 이온 주입에 의해 삽입되며, 예컨대 급속 열공정(RTP)에 의해 경화된다. 이 경우 평평하게 p-도 핑된 구역(6)을 생성하기 위해, 10keV의 에너지일 때 붕소가 2*10¹³cm^-2의 도우징으로 30nm 두께의 분산 산화물을 통해서 주입된다. 이어서 전방면과 후방면에는 적합한 금속 시스템이 공지된 방식으로 제공된다. 금속화 공정 전에, p-도핑된 층(2)이 부분적으로 연마되는데 이는 웨이퍼 두께 및, 벌크 저항을 감소시키기 위함이다. 경우에 따라서 특히, 예컨대 Cr/Niv/Ag와 같이 납땜 가능한 금속층이 사용될 수 있다. 따라서 일반적으로 차량-정류기용 다이오드에서 사용되는 바와 같이, 소위 압입 하우징과 같은 적합한 하우징 내에, 전방면 및 후방면 상의 부품들을 납땜할 수 있다.

하나의 압입 하우징 내에 칩을 분리해 놓거나 납땜한 후, 필요에 따라 칩 림의 손상 구역은 적합한 습식 화학 에칭 또는 기상 에칭에 의해 제거될 수 있는데, 이는 손상 구역을 통해서 야기된 차단 전류를 감소시키기 위함이다.

물론 선택적으로는, 모든 도핑 유형이 교환되는 즉, n-도핑된 구역이 p-도핑된 구역으로 대체되고 그 반대도 가능한, 도2 또는 도3에 따른 장치도 제조할 수 있다.

도4에는 추가의 실시예가 도시된다. 이 경우 도1에 따른 종래의 장치는 도3의 본 발명에 따른 장치에 병렬 접속된다.

Claims

제1 커버 전극(4), 상기 제1 커버 전극(4)에 연결된 강하게 p-도핑된 반도체층(2), 강하게 p-도핑된 반도체층(2)에 연결된 약하게 n-도핑된 반도체층(1) 및, 제2 커버 전극(5)을 포함하는 전압 제한용 반도체 장치에 있어서,

약하게 n-도핑된 반도체층(1)과 제2 커버 전극(5) 사이에, p-도핑된 적어도 하나의 반도체층(6)과 강하게 n-도핑된 2개의 반도체층(3)이 서로 나란히 교호로 제공되는 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항에 있어서, 강하게 p-도핑된 반도체층(2)에 대한, p-도핑된 반도체층(6)의 간격(W)은 강하게 p-도핑된 반도체층(2)에 대한, 강하게 n-도핑된 반도체층(3)의 간격보다 작거나 크거나 또는 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 또는 제2항에 있어서, 강하게 n-도핑된 상기 반도체층(3)은 반도체 장치의 측방향 림들을 완전히 둘러싸는 것을 특징으로 하는 전압 제한용 반도체 장치.
제3항에 있어서, 상기 반도체 장치의 측방향 림들의 영역에서, 강하게 n-도핑된 반도체층(3)의 폭(BNR)은 반도체 장치의 내부 영역에서 강하게 n-도핑된 반도 체층(3)의 폭(BN)과 상이한 것을 특징으로 하는 전압 제한용 반도체 장치.
제3항 또는 제4항에 있어서, 강하게 n-도핑된 반도체층(3)의 폭(BNR)은 반도체 장치의 결정 격자가 손상된 영역보다, 상기 반도체 장치의 측방향 림들의 영역에서 더 큰 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에 제공된, p-도핑된 반도체층(6)과 강하게 n-도핑된 반도체층(3)이 스트립, 원 또는 육각형으로 실시되는 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 강하게 n-도핑된 반도체층(3)의 폭(BN)이 p-도핑된 반도체층(6)의 폭(BP)보다 더 크거나, 작거나 또는 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제7항 중 어느 한 항에 있어서, 강하게 n-도핑된 반도체층(3)의 폭(BN)과 p-도핑된 반도체층(6)의 폭(BP)이 상이한 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 강하게 n-도핑된 반도체층들(3)의 서로간의 간격과, p-도핑된 반도체층(6)의 서로간의 간격이 서로 각각 변하는 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에서 강하게 n-도핑된 반도체층(3)의 폭(BN)은 강하게 n-도핑된 반도체층(3)의, 약하게 n-도핑된 반도체층(1) 내로의 삽입 깊이보다 크거나 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제10항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에서 p-도핑된 반도체층(6)의 폭(BP)은 p-도핑된 반도체층(6)의, 약하게 n-도핑된 반도체층(1) 내로의 삽입 깊이보다 더 크거나 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제11항 중 어느 한 항에 있어서, 약하게 n-도핑된 반도체층(1)과 제2 커버 전극(5) 사이에, 강하게 n-도핑된 2개의 반도체층(3)으로 둘러싸인 p-도핑된 하나의 반도체층(6)이 제공되는(도3) 것을 특징으로 하는 전압 제한용 반도체 장치.
제1항 내지 제12항 중 어느 한 항에 있어서, 상기 장치에는 pn-다이오드가 병렬 접속되는(도4) 것을 특징으로 하는 전압 제한용 반도체 장치.
제1 커버 전극(4), 상기 제1 커버 전극(4)에 연결된 강하게 n-도핑된 반도체층(2), 강하게 n-도핑된 반도체층(2)에 연결된 약하게 p-도핑된 반도체층(1) 및, 제2 커버 전극(5)을 포함하는 전압 제한용 반도체 장치에 있어서,

약하게 p-도핑된 반도체층(1)과 제2 커버 전극(5) 사이에, n-도핑된 적어도 하나의 반도체층(6)과 강하게 p-도핑된 2개의 반도체층(3)이 교호로 나란히 제공되는 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항에 있어서, 강하게 n-도핑된 반도체층(2)에 대한, n-도핑된 반도체층(6)의 간격(W)은 강하게 n-도핑된 반도체층(2)에 대한, 강하게 p-도핑된 반도체층(3)의 간격보다 작거나, 크거나 또는, 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 또는 제15항에 있어서, 강하게 p-도핑된 상기 반도체층(3)은 반도체 장치의 측방향 림들을 완전히 둘러싸는 것을 특징으로 하는 전압 제한용 반도체 장치.
제16항에 있어서, 상기 반도체 장치의 측방향 림의 영역에서 강하게 p-도핑된 반도체층(3)의 폭(BNR)은 상기 반도체 장치의 내부 영역에서 강하게 p-도핑된 반도체층(3)의 폭(BN)과 상이한 것을 특징으로 하는 전압 제한용 반도체 장치.
제16항 또는 제17항에 있어서, 강하게 p-도핑된 반도체층(3)의 폭(BNR)은 상기 반도체 장치의 결정 격자가 손상된 영역에서보다, 상기 반도체 장치의 측방향 림의 영역에서 더 큰 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제18항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에 제공된, n-도핑된 반도체층(6)과 강하게 p-도핑된 반도체층(3)이 스트립, 원 또는 육각형의 형태로 실시되는 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제19항 중 어느 한 항에 있어서, 강하게 p-도핑된 반도체층(3)의 폭(BN)은 n-도핑된 반도체층(6)의 폭(BP)보다 크거나, 작거나 또는, 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제20항 중 어느 한 항에 있어서, 강하게 p-도핑된 반도체층(3)의 폭(BN)과 n-도핑된 반도체층(6)의 폭(BP)이 상이한 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제21항 중 어느 한 항에 있어서, 강하게 p-도핑된 반도체층들(3)의 서로간의 간격과, n-도핑된 반도체층들(6)의 서로간의 간격이 각각 변하는 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제22항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에서 강하게 p-도핑된 반도체층(3)의 폭(BN)은, 강하게 p-도핑된 반도체층(3)의, 약하게 p-도핑된 반도체층(1) 내로의 삽입 깊이보다 더 크거나 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제23항 중 어느 한 항에 있어서, 상기 반도체 장치의 내부 영역에서 n-도핑된 반도체층(6)의 폭(BP)은 n-도핑된 반도체층(6)의, 약하게 p-도핑된 반도체층(1) 내로의 삽입 깊이보다 더 크거나 동일한 것을 특징으로 하는 전압 제한용 반도체 장치.
제14항 내지 제24항 중 어느 한 항에 있어서, 약하게 p-도핑된 반도체층(1)과 제2 커버 전극(5) 사이에, 강하게 p-도핑된 2개의 반도체층(3)으로 둘러싸인 n-도핑된 하나의 반도체층(6)이 제공되는 것을 특징으로 하는(도3) 전압 제한용 반도체 장치.
제14항 내지 제25항 중 어느 한 항에 있어서, 상기 장치에 pn-다이오드가 병렬 접속되는 것을 특징으로 하는(도4) 전압 제한용 반도체 장치.