KR20070049066A - 반도체 장치 - Google Patents

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노부아키 하시모토
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 신뢰성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
반도체 장치는 복수의 전극(14)이 형성되어 이루어지고, 전극(14)이 형성된 면(15)이 직사각형을 이루는 반도체 칩(10)과, 반도체 칩(10)의 면(15)에 형성된 복수의 수지 돌기(20)와, 전극(14)과 전기적으로 접속되어 이루어지고, 수지 돌기(20) 위에 형성된 전기적 접속부(32)를 포함하는 배선(30)을 포함한다. 면(15)의 짧은 변(17)의 단부 영역(18) 내에서, 수지 돌기(20)는 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이룬다.
반도체 칩, 전극, 수지 돌기, 전기적 접속부

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a) 내지 (d)는 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도 2의 (a) 및 (b)는 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도 3은 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도 4는 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도 5는 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도 6은 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 장치 10: 반도체 칩
12: 집적 회로 14: 전극
16: 패시베이션막 17: 짧은 변
18: 단부(端部) 영역 19: 긴 변
20, 22, 25: 수지 돌기 30: 배선
32: 전기적 접속부 40: 배선 기판
42: 베이스 기판 44: 배선 패턴
100: 가상(假想) 직선
본 발명은 반도체 장치에 관한 것이다.
반도체 장치(예를 들어 일본국 공개특허평2-272737호 공보 참조)가 배선 기판 등에 실장된 전자 모듈이 알려져 있다. 그리고, 반도체 장치나 배선 기판은 전자 모듈의 동작 환경 변화에 의한 온도 변화나, 열사이클 시험에 의한 온도 변화 등의 영향을 받아 팽창 수축되는 경우가 있다. 그리고, 반도체 장치와 배선 기판의 열팽창 계수가 상이한 경우 등에는, 반도체 장치와 배선 기판의 계면(界面)에 힘이 발생할 우려가 있다. 이 힘이 과대해진 경우에도 반도체 장치의 불량 발생을 방지할 수 있으면, 신뢰성이 높은 전자 모듈을 제공할 수 있다.
본 발명은 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
(1) 본 발명에 따른 반도체 장치는, 복수의 전극이 형성되어 이루어지고, 상 기 전극이 형성된 면이 직사각형을 이루는 반도체 칩과, 상기 반도체 칩의 상기 면에 형성된 복수의 수지 돌기와, 상기 전극과 전기적으로 접속되어 이루어지고, 상기 수지 돌기 위에 형성된 전기적 접속부를 포함하는 배선을 포함하며, 상기 면의 짧은 변의 단부(端部) 영역 내에서, 상기 수지 돌기는 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이룬다.
본 발명에 의하면, 단부 영역에 배치된 수지 돌기를 변형되기 어렵게 할 수 있다. 따라서, 반도체 장치를 회로 기판 등에 실장한 후에, 온도 변화 등의 영향을 받아 반도체 장치가 팽창 수축된 경우에도, 전기적인 접속 신뢰성을 확보하는 것이 가능한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(2) 상기 반도체 장치에 있어서, 상기 단부 영역 내에서, 상기 수지 돌기는 상기 짧은 변과 직교하는 방향으로 연장되는 형상을 이루고 있을 수도 있다.
(3) 상기 반도체 장치에 있어서, 상기 단부 영역 내에서, 상기 수지 돌기는 상기 면의 중앙 영역으로부터 방사상(放射狀)으로 연장되는 가상(假想) 직선을 따라 연장되는 형상을 이루고 있을 수도 있다.
(4) 상기 반도체 장치에 있어서, 상기 단부 영역 내에서는, 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이루는 복수의 상기 수지 돌기가 상기 짧은 변을 따라 배열되어 있을 수도 있다.
(5) 상기 반도체 장치에 있어서, 상기 복수의 수지 돌기는 모두 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이루고 있을 수도 있다.
이하, 본 발명을 적용한 실시예에 대해서 도면을 참조하여 설명한다. 다만, 본 발명이 이하의 실시예에 한정되지는 않는다. 또한, 본 발명은 이하의 내용을 자유롭게 조합시킨 것을 포함하는 것으로 한다.
도 1의 (a) 내지 도 3은 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면이다. 여기서, 도 1의 (a) 내지 (d)는 본 발명을 적용한 실시예에 따른 반도체 장치(1)를 나타낸 도면이다. 또한, 도 1의 (a)는 반도체 장치(1)의 상면도이다. 다만, 도 1의 (a)에서는, 설명을 위해, 전극(14) 및 배선(30)(전기적 접속부(32))을 생략한다. 또한, 도 1의 (b)는 도 1의 (a)의 일부 확대도이다. 그리고, 도 1의 (c)는 도 1의 (b)의 IC-IC선 단면의 일부 확대도이고, 도 1의 (d)는 도 1의 (b)의 ID-ID선 단면의 일부 확대도이다.
본 실시예에 따른 반도체 장치는, 도 1의 (a) 내지 (d)에 나타낸 바와 같이, 반도체 칩(10)을 포함한다. 반도체 칩(10)은 예를 들어 실리콘 칩일 수도 있다. 반도체 칩(10)에는 집적 회로(12)가 형성되어 있을 수도 있다(도 1의 (d) 참조). 집적 회로(12)의 구성은 특별히 한정되지 않지만, 예를 들어 트랜지스터 등의 능동 소자나, 저항, 코일, 콘덴서 등의 수동 소자를 포함하고 있을 수도 있다.
반도체 칩(10)에는, 도 1의 (b)에 나타낸 바와 같이, 복수의 전극(14)이 형성되어 이루어진다. 그리고, 반도체 칩(10)의 전극(14)이 형성된 면(15)은, 도 1의 (a)에 나타낸 바와 같이, 직사각형을 이룬다. 면(15)은 반도체 칩(10)의 능동면일 수도 있다. 즉, 반도체 칩(10)의 면(15)은 집적 회로(12)가 형성된 면일 수도 있다. 전극(14)은 면(15)의 중앙부를 피하여 가장자리부에만 형성되어 있을 수도 있다. 또는, 전극(14)은 면(15)에 영역 어레이 형상으로(중앙부를 포함하는 영 역에) 형성되어 있을 수도 있다. 이 때, 전극은 복수 행 복수 열에 의해 격자 형상으로 배열되어 있을 수도 있고, 임의로 배열되어 있을 수도 있다.
전극(14)은 집적 회로(12)와 전기적으로 접속되어 있을 수도 있다. 또는, 집적 회로(12)에 전기적으로 접속되지 않은 도전체를 포함하여 전극(14)이라고 칭할 수도 있다. 전극(14)은 반도체 칩의 내부 배선의 일부일 수도 있다. 전극(14)은 알루미늄 또는 구리 등의 금속으로 형성되어 있을 수도 있다. 도 1의 (c) 및 (d)에 나타낸 바와 같이, 반도체 칩(10)의 면(15)에는 패시베이션막(16)이 형성되어 있을 수도 있고, 이 때, 전극(14)은 패시베이션막(16)으로부터의 노출 영역일 수도 있다. 또한, 패시베이션막은 예를 들어 SiO2이나 SiN 등의 무기 절연막일 수도 있다. 또는, 패시베이션막(16)은 폴리이미드 수지 등의 유기 절연막일 수도 있다.
본 실시예에 따른 반도체 장치는, 도 1의 (a) 내지 (d)에 나타낸 바와 같이, 수지 돌기(20)를 포함한다. 수지 돌기(20)는 반도체 칩(10) 위에 형성되어 이루어진다. 수지 돌기(20)는 패시베이션막(16) 위에 형성되어 있을 수도 있다. 수지 돌기(20)는 전극(14)을 피하여(노출시키도록) 형성되어 있을 수도 있다.
수지 돌기(20)는 반도체 칩(10)의 전극(14)이 형성된 면(면(15))에 형성되어 이루어진다. 수지 돌기(20)는 전극(14)보다도 면(15)의 외측 영역 내에 배치되어 있을 수도 있다. 수지 돌기(20)는 적어도 일부가 면(15)의 짧은 변(17)의 단부 영역(18) 내에 배치되도록 형성되어 있을 수도 있다. 수지 돌기(20)는 모두가 단부 영역(18) 내에 배치되도록 형성되어 있을 수도 있다. 또한, 짧은 변(17)의 단부 영역(18)은 면(15)에서의 짧은 변(17)의 주변 영역을 가리키고 있을 수도 있다. 짧은 변(17)의 단부 영역(18)은 예를 들어 면(15) 내의, 짧은 변(17)을 1개의 변으로 하는 정사각형 영역을 가리키고 있을 수도 있다. 또는, 짧은 변(17)의 단부 영역(18)은 면(15)의 짧은 변(17)으로부터 반도체 칩(10)의 두께와 동일한 폭의 영역일 수도 있다. 또는, 짧은 변(17)의 단부 영역(18)은 집적 회로(12)의 형성 영역보다도 외측 영역을 가리키고 있을 수도 있다.
수지 돌기(20)는, 도 1의 (a) 및 (b)에 나타낸 바와 같이, 면(15)의 짧은 변(17)의 단부 영역(18) 내에서, 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이룬다. 수지 돌기(20)는, 단부 영역(18) 내에서, 짧은 변(17)과 직교하는 방향으로 연장되는 형상을 이루고 있을 수도 있다. 또한, 본 실시예에 따른 반도체 장치에서는, 도 1의 (a)에 나타낸 바와 같이, 단부 영역(18) 내에서, 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이루는 복수의 수지 돌기(20)가 짧은 변(17)을 따라 배열되어 있을 수도 있다. 이 때, 도 1의 (a)에 나타낸 바와 같이, 복수의 수지 돌기(20)는, 단부 영역(18) 내에서, 짧은 변(17)을 따라 일렬로 배열되어 있을 수도 있다. 또는, 복수의 수지 돌기(20)는, 단부 영역(18) 내에서, 복수 열로 배열되어 있을 수도 있다(도시 생략). 이것에 의하면, 후술하는 전기적 접속부(32)의 형성 가능 영역을 넓게 할 수 있기 때문에, 반도체 칩(10)의 외형을 크게 하지 않고 다수의 접속점을 확보할 수 있는 동시에, 전기적 접속부(32) 배치의 자유도를 높일 수 있다.
본 실시예에 따른 반도체 장치는, 도 1의 (a) 및 (b)에 나타낸 바와 같이, 반도체 칩(10)의 면(15)에 형성된 다른 수지 돌기(22)를 포함하고 있을 수도 있다. 수지 돌기(22)는 면(15)의 긴 변(19)을 따라 연장되는 형상을 이루고 있을 수도 있다. 즉, 본 실시예에 따른 반도체 장치에서는, 수지 돌기는 모두 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이루고 있을 수도 있다. 또한, 수지 돌기(22)는, 도 1의 (a)에 나타낸 바와 같이, 면(15)의 긴 변(19)을 따라 1개만이 형성되어 있을 수도 있다. 다만, 면(15)의 긴 변(19)을 따라 복수의 수지 돌기가 형성되어 있을 수도 있다(도시 생략). 또한, 도 1의 (a)에 나타낸 바와 같이, 수지 돌기(22)는 단부 영역(18)을 피하여 형성되어 있을 수도 있다. 다만, 수지 돌기(22)는 단부 영역(18) 내에 이르도록 형성되어 있을 수도 있다. 이 경우에서도, 단부 영역(18) 내에서, 수지 돌기는 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이룬다고 할 수 있다.
수지 돌기(20, 22)의 재료는 특별히 한정되지 않아, 이미 공지되어 있는 것 중 어느 하나의 재료를 적용할 수도 있다. 예를 들어 수지 돌기(20, 22)는 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 벤조시클로부텐(BCB; benzocyclobutene), 폴리벤즈옥사졸(PBO; polybenzoxazole), 페놀 수지 등의 수지로 형성되어 있을 수도 있다.
본 실시예에 따른 반도체 장치는, 도 1의 (b) 내지 (d)에 나타낸 바와 같이, 전극(14)과 전기적으로 접속되어 이루어지고, 수지 돌기(20) 위에 형성된 전기적 접속부(32)를 포함하는 배선(30)을 포함한다. 예를 들어 전기적 접속부(32)는 전 극(14) 위로부터 인출되어 수지 돌기(20) 위에 이르도록 형성된 배선(30)의 일부(수지 돌기(20)와 중복되는 영역)를 가리키고 있을 수도 있다. 그리고, 전기적 접속부(32)는 배선(30) 중 외부 단자로서 이용되는 부분을 가리키고 있을 수도 있다. 전기적 접속부(32)는 짧은 변(17)을 따라 연장되는 형상을 이루고 있을 수도 있다. 이 때, 전기적 접속부(32)는 수지 돌기(20)와 직교하도록 연장되는 형상을 이루고 있을 수도 있다. 또한, 도 1의 (b)에 나타낸 바와 같이, 1개의 수지 돌기(20) 위에는 1개의 전기적 접속부(32)만이 형성되어 있을 수도 있다. 그리고, 전기적 접속부(32)는 단부 영역(18)과 중복되도록 배치되어 있을 수도 있다.
배선(30)(전기적 접속부(32))의 구조 및 재료는 특별히 한정되지 않는다. 예를 들어 배선(30)은 단층으로 형성되어 있을 수도 있다. 또는, 배선(30)은 복수 층으로 형성되어 있을 수도 있다. 이 때, 배선(30)은 텅스텐화티타늄에 의해 형성된 제 1 층과 금에 의해 형성된 제 2 층을 포함하고 있을 수도 있다(도시 생략).
본 실시예에 따른 반도체 장치(1)는 이상의 구성을 이루고 있을 수도 있다. 반도체 장치(1)에 의하면, 실장 시 및 실장 후에서 배선(30)의 손상이 일어나기 어려운, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 이하, 그 효과에 대해서 설명한다.
반도체 장치(1)를 배선 기판에 실장하는 방법은 특별히 한정되지 않지만, 도 2의 (a) 및 (b)를 참조하여 그 일례에 대해서 설명한다. 우선, 배선 기판(40)에 대해서 설명한다. 배선 기판(40)은 베이스 기판(42)과 배선 패턴(44)을 포함하고 있을 수도 있다. 베이스 기판(42)의 재료는 특별히 한정되지 않아, 유기계 또는 무기계 중의 어느쪽 재료여도 상관없으며, 이들의 복합 구조로 이루어지는 것일 수도 있다. 베이스 기판(42)으로서, 무기계 재료로 형성된 기판을 이용할 수도 있다. 이 때, 베이스 기판(42)은 세라믹스 기판이나 유리 기판일 수도 있다. 베이스 기판(42)이 유리 기판일 경우, 배선 기판(40)은 전기 광학 패널(액정 패널·일렉트로루미네선스 패널 등)의 일부일 수도 있다. 배선 패턴(44)은 ITO(Indium Tin Oxide), Cr, Al 등의 금속막, 금속화합물막, 또는 이들의 복합막에 의해 형성되어 있을 수도 있다. 이 때, 배선 패턴(44)은 액정을 구동하는 전극(주사 전극, 신호 전극, 대향 전극 등)에 전기적으로 접속되어 있을 수도 있다. 또는, 베이스 기판(42)은 폴리에틸렌테레프탈레이트(PET)로 이루어지는 기판 또는 필름일 수도 있다. 또는, 베이스 기판(42)으로서 폴리이미드 수지로 이루어지는 플렉시블 기판을 사용할 수도 있다. 플렉시블 기판으로서 FPC(Flexible Printed Circuit)나, TAB(Tape Automated Bonding) 기술에서 사용되는 테이프를 사용할 수도 있다. 이 때, 배선 패턴(44)은 예를 들어 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐화티타늄(TiW) 중 어느 하나를 적층하여 형성되어 있을 수도 있다.
이하, 배선 기판(40)에 반도체 장치(1)를 실장하는 공정에 대해서 설명한다. 우선, 도 2의 (a)에 나타낸 바와 같이, 반도체 장치(1)를 배선 기판(40) 위에 배치하여, 반도체 장치(1)의 전기적 접속부(32)(수지 돌기(20))와 배선 기판(40)의 배선 패턴(44)이 대향하도록 위치 맞춤을 행한다.
이 때, 도시하지 않은 지그(jig)(본딩 툴(bonding tool))에 의해, 반도체 장치(1)를 유지할 수도 있다. 지그에는 히터가 내장되어 있을 수도 있고, 이것에 의 해, 반도체 장치(1)(전기적 접속부(32))를 가열할 수도 있다. 또한, 반도체 장치(1)를 가열함으로써, 전기적 접속부(32)가 가열되고, 전기적 접속부(32)와 배선 패턴(44)을 확실하게 전기적으로 접속할 수 있다.
또한, 반도체 장치(1)와 배선 기판(40) 사이에는 접착제(도시 생략)를 마련하여 둘 수도 있다. 접착제는 예를 들어 필름 형상의 접착제를 이용할 수도 있다. 또는, 접착제로서, 페이스트 형상의 접착제를 이용할 수도 있다. 접착제는 절연성 접착제일 수도 있다. 접착제는 수지계 접착제일 수도 있다.
그 후, 도 2의 (b)에 나타낸 바와 같이, 반도체 장치(1)와 배선 기판(40)을 근접시켜 전기적 접속부(32)와 배선 패턴(44)을 접촉시킨다. 이것에 의해, 전기적 접속부(32)와 배선 패턴(44)을 전기적으로 접속한다. 본 공정에서는 반도체 칩(10)과 배선 기판(40)에 의해 수지 돌기(20)를 꽉 눌러 수지 돌기(20)를 탄성 변형시킬 수도 있다. 이것에 의해, 수지 돌기(20)의 탄성력에 의해, 전기적 접속부(32)와 배선 패턴(44)을 꽉 누를 수 있기 때문에, 전기적인 접속 신뢰성이 높은 전자 모듈을 제조할 수 있다.
또한, 반도체 장치(1)와 배선 기판(40) 사이에 접착층(도시 생략)을 형성할 수도 있다. 접착층에 의해, 반도체 칩(10)과 배선 기판(40)의 간격을 유지할 수도 있다. 즉, 접착층에 의해, 수지 돌기(20)가 탄성 변형된 상태를 유지할 수도 있다. 예를 들어 수지 돌기(20)가 탄성 변형된 상태에서 접착층을 형성함으로써, 수지 돌기(20)가 탄성 변형된 상태를 유지할 수도 있다.
이상의 공정에 의해, 반도체 장치(1)를 배선 기판(40)에 실장할 수도 있다. 그리고, 검사 공정 등을 거쳐 도 3에 나타낸 전자 모듈(1000)을 제조할 수도 있다. 전자 모듈(1000)은 표시 디바이스일 수도 있다. 표시 디바이스는 예를 들어 액정 표시 디바이스나 EL(Electrical Luminescence) 표시 디바이스일 수도 있다. 그리고, 반도체 장치(1)(반도체 칩(10))는 표시 디바이스를 제어하는 드라이버 IC일 수도 있다.
반도체 장치(1) 및 배선 기판(40)은, 상기 실장 공정의 과정에서, 또는 실장 공정 후에 그 치수를 변화시키는 경우가 있다. 예를 들어 앞서 설명한 바와 같이, 반도체 장치(1)를 배선 기판(40)에 실장하는 공정에서, 반도체 장치(1)를 배선 기판(40)에 탑재한 후에, 지그에 의한 열 공급이 없어지면, 반도체 장치(1) 및 배선 기판(40)은 냉각되어 수축되고, 외부 치수가 작아진다. 또는, 반도체 장치(1) 및 배선 기판(40)은, 실장 후의 동작 환경 변화나, 검사를 위한 열사이클 시험이 실행되면, 그 치수가 변화된다.
그런데, 반도체 장치(1)에서는, 수지 돌기(20)는 반도체 칩(10) 위에 형성되어 이루어진다. 따라서, 수지 돌기(20)의 기단부(基端部)는 반도체 칩(10)의 치수 변화에 추종(追從)하여 위치가 어긋난다. 또한, 수지 돌기(20)의 상단부는 전기적 접속부(32)를 통하여 배선 기판(40)에 꽉 눌러진다. 따라서, 수지 돌기(20)의 상단부는 배선 기판(40)의 치수 변화(배선 패턴(44)의 위치 어긋남)에 추종하여 위치가 어긋난다. 즉, 수지 돌기(20)는 기단부가 반도체 칩(10)에 추종하여 위치가 어긋나고, 상단부가 배선 기판(40)에 추종하여 위치가 어긋난다. 따라서, 반도체 장치(1)(반도체 칩(10))와 배선 기판(40)(배선 패턴(44))의 치수 변화율이나 치수 변 화의 방향이 상이하면, 수지 돌기(20)에 힘이 가해질 우려가 있다.
그리고, 반도체 칩(10)은 직사각형을 이루기 때문에, 짧은 변(17)의 단부 영역(18)을 향하여 치수 변화가 누적된다. 따라서, 반도체 칩(10)의 면(15)은, 짧은 변(17)의 단부 영역(18)에서, 중앙 영역에 비하여 크게 치수가 변화된다. 또한, 반도체 칩(10)은, 짧은 변(17)의 단부 영역(18)에서, 긴 변(19)에 따른 방향으로의 치수 변화량이 짧은 변(17)에 따른 방향으로의 치수 변화량에 비하여 커진다. 따라서, 반도체 칩(10)의 짧은 변(17)의 단부 영역(18)에 배치된 수지 돌기(20)는 반도체 칩(10)의 짧은 변(17)과 교차하는 방향으로 큰 힘을 받는 것이 예상된다.
그리고, 수지 돌기(20)에 큰 힘이 가해지면, 수지 돌기(20)는 변형될 우려가 있다. 반도체 장치(1)에 의하면, 수지 돌기(20) 위에는 전기적 접속부(32)가 설치되어 이루어지거나, 또는 배선(30)은 수지 돌기(20) 위를 통과하도록 형성되어 이루어진다. 따라서, 수지 돌기(20)가 변형되면, 배선(30) 또는 전기적 접속부(32)에 힘이 가해져 이것을 손상시킬 우려가 있다.
그러나, 반도체 장치(1)에 의하면, 반도체 칩(10)의 짧은 변(17)의 단부 영역(18)에 배치된 수지 돌기(20)는 짧은 변(17)과 교차하는 방향으로 연장되는 형상을 이룬다. 즉, 수지 돌기(20)는, 짧은 변(17)과 교차하는 방향의 힘을 받은 경우에도, 변형되기 어려운 형상을 이루고 있다. 따라서, 반도체 장치(1)에 의하면, 반도체 칩(10)이 직사각형을 이룰 경우에도, 수지 돌기(20) 위에 형성된 전기적 접속부(32)(배선(30))가 손상되기 어려운, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 반도체 장치(1)에서는, 전기적 접속부(32)(배선(30))는, 수지 돌기(20) 위에서, 짧은 변(17)을 따라 연장되는 형상을 이루고 있을 수도 있다. 이것에 의하면, 반도체 칩(10)의 단부 영역(18)에서, 전기적 접속부(32)는 반도체 칩(10)의 팽창 수축 방향에 대하여 폭이 넓어진다. 따라서, 반도체 장치(1)가 팽창 수축된 경우에도, 반도체 칩(10)의 단부 영역(18)에서, 전기적 접속부(32)가 손상을 받기 어려워진다. 특히 이 경우에는, 배선(30)의 폭을 굵게 하지 않고, 전기적 접속부(32)의 외관상 폭을 굵게 할 수 있기 때문에, 배선(30)의 배선도 용이해진다.
(변형예)
본 발명은 이상의 실시예에 한정되지 않아, 다양한 변형예가 가능하다. 이하, 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명한다.
도 4에 나타낸 바와 같이, 1개의 수지 돌기(20)에는 복수의 전기적 접속부(32)가 형성되어 있을 수도 있다. 이것에 의하면, 전기적 접속부(32)를 치밀하게 형성하는 것이 가능해지기 때문에, 반도체 칩(10)(반도체 장치(1))의 외형을 크게 하지 않고, 전기적 접속부(32)의 수를 증가시킬 수 있다. 또한, 도 4에 나타낸 바와 같이, 수지 돌기(20)는 전극(14)보다도 내측 영역에 배치되어 있을 수도 있다.
도 5에 나타낸 예에서는, 1개의 수지 돌기(20)에는 복수의 전기적 접속부(32)가 형성되어 이루어진다. 그리고, 1개의 수지 돌기(20) 위에 형성된 전기적 접속부(32)는 상기 수지 돌기(20)를 따라 배열된 복수의 전극(14)과 전기적으로 접 속되어 이루어진다. 이것에 의하면, 배선(30)의 길이를 일정하게 할 수 있기 때문에, 신호를 고정밀도로 전달하는 것이 가능한 반도체 장치를 제공할 수 있다.
도 6에 나타낸 예에서는, 반도체 장치는 수지 돌기(25)를 포함한다. 수지 돌기(25)는, 단부 영역(18) 내에서, 면(15)의 중앙 영역으로부터 방사상으로 연장되는 가상 직선(100)을 따라 연장되는 형상을 이룬다. 반도체 칩(10)은, 온도 변화의 영향을 받아, 중앙 영역을 기점(基點)으로 하여 방사상으로 팽창 수축되는 경우가 있다. 본 변형예에 의하면, 반도체 칩(10)이 중앙 영역을 기점으로 하여 방사상으로 팽창 수축된 경우에, 수지 돌기의 변형을 보다 확실하게 방지할 수 있다. 또한, 이 때, 전기적 접속부(32)는 짧은 변(17)을 따라 연장되는 형상을 이루고 있을 수도 있고, 수지 돌기(25)와 직교하여 연장되는 형상을 이루고 있을 수도 있다.
또한, 본 발명은 상술한 실시예에 한정되지 않아, 다양한 변형이 가능하다. 예를 들어 본 발명은 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들어 기능, 방법 및 결과가 동일한 구성, 또는 목적 및 효과가 동일한 구성)을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성과 동일한 작용 효과를 나타내는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
상술한 바와 같이 본 발명에 의하면, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Claims (5)

  1. 복수의 전극이 형성되어 이루어지고, 상기 전극이 형성된 면이 직사각형을 이루는 반도체 칩과,
    상기 반도체 칩의 상기 면에 형성된 복수의 수지 돌기와,
    상기 전극과 전기적으로 접속되어 이루어지고, 상기 수지 돌기 위에 형성된 전기적 접속부를 포함하는 배선을 포함하며,
    상기 면의 짧은 변의 단부(端部) 영역 내에서, 상기 수지 돌기는 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이루는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 단부 영역 내에서, 상기 수지 돌기는 상기 짧은 변과 직교하는 방향으로 연장되는 형상을 이루는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 단부 영역 내에서, 상기 수지 돌기는 상기 면의 중앙 영역으로부터 방사상(放射狀)으로 연장되는 가상(假想) 직선을 따라 연장되는 형상을 이루는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 단부 영역 내에서는, 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이루는 복수의 상기 수지 돌기가 상기 짧은 변을 따라 배열되어 이루어지는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 복수의 수지 돌기는 모두 상기 짧은 변과 교차하는 방향으로 연장되는 형상을 이루는 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
JP4548459B2 (ja) * 2007-08-21 2010-09-22 セイコーエプソン株式会社 電子部品の実装構造体
JP4352279B2 (ja) * 2007-08-21 2009-10-28 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4888462B2 (ja) 2008-09-24 2012-02-29 セイコーエプソン株式会社 電子部品の実装構造
JP5790916B2 (ja) * 2011-03-15 2015-10-07 セイコーエプソン株式会社 半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
KR920022482A (ko) * 1991-05-09 1992-12-19 가나이 쯔도무 전자부품 탑재모듈
JPH05251455A (ja) 1992-03-04 1993-09-28 Toshiba Corp 半導体装置
JP2918087B2 (ja) 1993-10-27 1999-07-12 凸版印刷株式会社 半導体チップ搭載用多層配線基板
US5508228A (en) * 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
JPH11312711A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法
US6396145B1 (en) * 1998-06-12 2002-05-28 Hitachi, Ltd. Semiconductor device and method for manufacturing the same technical field
CN100419978C (zh) 1998-06-12 2008-09-17 株式会社瑞萨科技 半导体装置及其制造方法
JP2000252320A (ja) 1999-03-02 2000-09-14 Hitachi Ltd 半導体装置およびその製造方法
JP2001110831A (ja) 1999-10-07 2001-04-20 Seiko Epson Corp 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
JP2003045911A (ja) 2001-07-31 2003-02-14 Kyocera Corp 半導体素子の実装構造および実装用配線基板
JP2003059959A (ja) 2001-08-10 2003-02-28 Citizen Watch Co Ltd 半導体装置とその実装方法
JP3872319B2 (ja) * 2001-08-21 2007-01-24 沖電気工業株式会社 半導体装置及びその製造方法
JP4109864B2 (ja) 2001-12-26 2008-07-02 東芝松下ディスプレイテクノロジー株式会社 マトリクスアレイ基板及びその製造方法
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
JP4218622B2 (ja) 2003-10-09 2009-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JP3863161B2 (ja) 2004-01-20 2006-12-27 松下電器産業株式会社 半導体装置
JP2005301056A (ja) * 2004-04-14 2005-10-27 Hitachi Displays Ltd 表示装置とその製造方法
JP3873986B2 (ja) 2004-04-16 2007-01-31 セイコーエプソン株式会社 電子部品、実装構造体、電気光学装置および電子機器
JP3994989B2 (ja) 2004-06-14 2007-10-24 セイコーエプソン株式会社 半導体装置、回路基板、電気光学装置および電子機器
JP4235835B2 (ja) 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置

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