KR20070045970A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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semiconductor
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마꼬또 아라끼
마사까쯔 고또
시게루 나까무라
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 장치의 실장성의 향상을 도모한다. 기재(基材)가 수지에 의해 형성된 패키지 기판(3)과, 패키지 기판(3)의 주면(3a) 상에 탑재된 반도체 칩(1)과, 패키지 기판(3) 상에 복수 단에 걸쳐서 적층되고, 또한 각각 하단의 기판과 복수의 땜납 볼(15)을 통하여 전기적으로 접속된 테이프 기판(9)과, 각 단의 테이프 기판(9) 상에 탑재된 2단째 칩(21), 3단째 칩(25) 및 4단째 칩(26)과, 패키지 기판(3)의 이면(3b)에 형성된 복수의 땜납 볼(8)을 갖고, 최하단에 배치된 패키지 기판(3)의 주면(3a) 상에, 반도체 칩(1)을 수지 밀봉하며, 또한 수지 몰딩에 의해 형성된 밀봉체(6)가 형성되고, 밀봉체(6)는, 최하단의 패키지 기판(3)과 이 위에 적층된 테이프 기판(9)의 사이에 배치되어 있다.
패키지 기판, 반도체 칩, 땜납 볼, 테이프 기판, 밀봉체

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 도시하는 단면도와 확대 부분 단면도.
도 2는 도 1에 도시한 반도체 장치의 각 패키지의 두께의 일례를 도시하는 확대 부분 단면도.
도 3은 도 2에 도시한 구조의 각 부재의 두께의 수치의 일례를 도시하는 데이터도.
도 4는 도 1에 도시한 반도체 장치에서의 1단째의 제1 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도.
도 5는 도 1에 도시한 반도체 장치에서의 2단째의 제2 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도.
도 6은 도 1에 도시한 반도체 장치에서의 3단째와 4단째의 제2 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도.
도 7은 도 1에 도시한 반도체 장치의 조립에 있어서의 수지 몰딩 시의 레진 경화 수축 상태의 일례를 도시하는 단면도.
도 8은 도 1에 도시한 반도체 장치의 제2 반도체 패키지에 이용되는 테이프 기판의 구조의 일례를 도시하는 평면도 및 부분 단면도, 또한 비교예의 테이프 기판의 평면도 및 부분 단면도.
도 9는 도 1에 도시한 반도체 장치의 제2 반도체 패키지에 이용되는 테이프 기판의 표면의 구조의 일례를 도시하는 평면도.
도 10은 도 1에 도시한 반도체 장치에서의 응력 완화 작용의 구조의 일례를 도시하는 단면도.
도 11은 도 1에 도시한 반도체 장치에 있어서 1단째의 반도체 칩이 발열했을 때의 방열 경로의 구조와 그 열 저항 계산용 모델 구조의 일례를 도시하는 구성도.
도 12는 도 11에 도시한 구조에 있어서 접착제가 있는 경우의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 13은 도 11에 도시한 구조에 있어서 접착제가 없는 경우의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 14는 도 1에 도시한 반도체 장치에 있어서 3단째의 반도체 칩이 발열했을 때의 방열 경로의 구조와 그 열 저항 계산용 모델 구조의 일례를 도시하는 구성도.
도 15는 도 14에 도시한 구조에 있어서 접착제가 있는 경우의 칩 상하 방향의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 16은 도 14에 도시한 구조에 있어서 접착제가 있는 경우의 전극부의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 17은 도 14에 도시한 구조에 있어서 접착제가 없는 경우의 칩 상하 방향의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 18은 도 14에 도시한 구조에 있어서 접착제가 없는 경우의 전극부의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도.
도 19는 도 1에 도시한 반도체 장치에서의 서멀 비아의 위치의 일례를 도시하는 측면도.
도 20은 도 19에 도시한 반도체 장치의 1단째의 제1 반도체 패키지에 이용되는 배선 기판의 서멀 비아의 위치의 일례를 도시하는 평면도.
도 21은 도 1에 도시한 반도체 장치의 제1 반도체 패키지의 조립 수순의 일례를 도시하는 프로세스 플로우도와 단면도.
도 22는 도 1에 도시한 반도체 장치의 제2 반도체 패키지의 조립 수순의 일례에 있어서의 땜납 볼 공급까지의 프로세스 플로우도와 단면도.
도 23은 도 1에 도시한 반도체 장치의 제2 반도체 패키지의 조립 수순의 일례에 있어서의 선별 이후의 프로세스 플로우도와 단면도.
도 24는 도 1에 도시한 반도체 장치의 조립에 있어서의 제1 반도체 패키지와 제2 반도체 패키지의 적층 수순의 일례에 있어서의 적층까지의 프로세스 플로우도와 단면도.
도 25는 도 1에 도시한 반도체 장치의 조립에 있어서의 제1 반도체 패키지와 제2 반도체 패키지의 적층 수순의 일례에 있어서의 리플로우 이후의 프로세스 플로우도와 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: 반도체 칩
1a, 3a, 9a, 21a, 25a, 26a: 주면
1b, 3b, 9b, 21b, 25b, 26b: 이면
2: 제1 반도체 패키지
3: 패키지 기판(배선 기판)
3c, 9c: 전극
3d: 랜드
3e: 서멀 비아(방열용 비아)
3f: 칩 영역
4: 땜납 페이스트
5: 금 범프
6: 밀봉체
7: 언더필 수지
8, 15: 땜납 볼(볼 전극)
8a: 더미 볼(더미 볼 전극)
9: 테이프 기판
9d: 배선
9e: 더미 패턴(더미 도체 패턴)
9f: 슬릿
9g: 칩 영역
9h: 레지스트막
10: 적층형 패키지(반도체 장치)
11: 방열용 접착 필름(필름 부재)
12: 밀봉용 수지
13a: DSP 칩
13b: 아날로그 칩
14: 제2 반도체 패키지
16: 수지 성형 금형
16a: 캐비티
16b: 게이트
17: NCP
18: 에어 갭부
19: 다수개 취득 기판
20: 다련의 테이프 기판
20a: 테스트용 단자
21: 2단째 칩(다른 반도체 칩)
22: 전사 유닛
22a: 스퀴지
23: 캐리어 지그
24: 중석
25: 3단째 칩(다른 반도체 칩)
26: 4단째 칩(다른 반도체 칩)
H: 상방향의 방열 경로
I: 하방향의 방열 경로
J: 발열부
K: 접착 구조
L: 갭 구조
M: 전극부의 방열 경로
θ1: 칩 상방향의 합계 열저항
θ2: 칩 하방향의 합계 열저항
θ3: 전극부의 합계 열저항
[특허 문헌 1] 일본 특허 공개 공보 제2005-39020호(도 6)
본 발명은, 반도체 장치에 관한 것으로, 특히, 반도체 패키지를 다단으로 적층한 구조의 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
다층 기판과, 다층 기판과 전기적으로 접속하는 1단째 칩과, 다층 기판 상에 3단에 걸쳐서 적층되고, 또한 각각 하단의 배선 기판과 땜납 볼을 통하여 접속된 다른 패키지 기판과, 3단에 걸쳐서 적층된 다른 패키지 기판 각각에 전기적으로 접 속하여 탑재된 2단째 칩, 3단째 칩 및 4단째 칩과, 최하층의 다층 기판에 형성된 복수의 땜납 볼로 이루어지는 기술이 있다(예를 들면 특허 문헌 1 참조).
하나의 반도체 패키지(반도체 장치) 내에 복수의 반도체 칩이 탑재된 구조의 패키지의 조립에서는, 테스트에 의해 선별된 개개의 반도체 칩을 적층해서 조립을 행하고 있다.
이 경우, 그 중 하나의 반도체 칩이, 예를 들면 패키지 조립 후의 번인 검사 등에 의해 불량으로 판정되면 반도체 패키지 자체가 불량으로 된다. 그 때문에 반도체 칩의 탑재 수가 많아지면, 양품 칩인 KGD(Known Good Die)가 필수로 된다.
또한, 로직 칩과 메모리 칩을 조합한 SIP(System In Package)라고 불리는 반도체 패키지에서는, 와이어 본딩 접속이나 인터포저(기판)의 배선의 주회에 한계가 있다. 또한, 동일 사이즈의 칩이나 사이즈가 큰 칩이 상단에 적층되는 경우, 칩간에 스페이서가 필요하게 되는 등 칩의 적층 방법에 제약이 있어, 적층이 곤란한 경우가 많다.
따라서, 상기 특허 문헌 1(일본 특허 공개 공보 제2005-39020호)과 같이 선별이 완료된 반도체 패키지를 적층해서 조립하는 기술이 있다.
본원 발명자는 특허 문헌 1에 기재된 패키지 구조를 검토한 결과, 이하의 문제점을 발견했다.
즉, 특허 문헌 1에 기재된 패키지 구조에서는, 1단째(최하단)의 배선 기판에 글래스 에폭시 기판을 이용하고 있기 때문에, 탑재되는 반도체 칩과의 열 팽창 계 수의 차에 의해 휘어짐이 발생하는 것이 문제로 되는 것을 발견했다. 1단째의 글래스 에폭시 기판에서 휘어짐이 발생하면, 2단째 이후의 실장에 영향을 미쳐, 2단째 이후의 실장이 곤란해진다.
또한, 적층된 각 칩간(패키지간)에 에어 갭이 있기 때문에, 각 칩으로부터 발생되는 열은, 칩 주변부에 배치된 땜납 볼을 통하여 전해지는 것 이외에 방열 경로가 없어, 방열성이 나쁜 것이 문제임을 발견했다. 특히, 2∼4단째의 반도체 칩은, 그 상하면이 기판에 의해 삽입되어 있고, 더욱이 반도체 칩의 주위가 땜납 볼로 둘러싸여 있기 때문에, 반도체 칩으로부터 발생하는 열이 어리기 쉬워, 방열성을 향상시키는 것이 필요하다.
본 발명의 목적은, 반도체 장치의 실장성의 향상을 도모할 수 있는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, 반도체 장치에서의 방열성의 향상을 도모할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부된 도면으로부터 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 배선 기판과, 배선 기판 상에 탑재된 반도체 칩과, 반도체 칩을 밀봉하는 제1 밀봉체와, 배선 기판의 이면에 형성된 복수의 제1 볼 전극과, 테이프 기판과, 테이프 기판 상에 탑재된 다른 반도체 칩과, 테이프 기판의 주면과 다른 반도체 칩의 주면의 사이에 충전되고, 또한 제1 밀봉체보다 점도가 낮은 제2 밀봉체와, 테이프 기판의 이면에 형성된 복수의 제2 볼 전극을 갖고, 테이프 기판은 복수의 제2 볼 전극을 통하여 배선 기판 상에 1단 또는 복수 단에 걸쳐서 적층되어 있는 것이다.
또한, 본 발명은, 제1 반도체 패키지를 조립하는 공정과, 제2 반도체 패키지를 조립하는 공정과, 양품의 제1 반도체 패키지 상에 1단 또는 복수 단에 걸쳐서, 각각 땜납 페이스트가 전사된 복수의 제2 볼 전극을 통하여 양품의 제2 반도체 패키지를 적층하는 공정과, 일괄 리플로우에 의해 각 단의 제2 반도체 패키지의 땜납 페이스트를 용융해서 복수의 제2 볼 전극과 그 하단의 다련(多連)의 테이프 기판의 주면 상에 형성된 복수의 전극 또는 다수개 취득 기판(multi package substrate)의 주면 상에 형성된 복수의 전극을 접속하는 공정을 갖는 것이다.
이하의 실시예에서는 특별히 필요할 때 이외에는 동일하거나 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시예에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 상호 무관한 것이 아니라, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수 로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 되고, 이하이어도 되는 것으로 한다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태)
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 도시하는 단면도와 확대 부분 단면도이고, 도 2는 도 1에 도시한 반도체 장치의 각 패키지의 두께의 일례를 도시하는 확대 부분 단면도이고, 도 3은 도 2에 도시한 구조의 각 부재의 두께의 수치의 일례를 도시하는 데이터도이고, 도 4는 도 1에 도시한 반도체 장치에 있어서의 1단째의 제1 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도이다. 또한, 도 5는 도 1에 도시한 반도체 장치에 있어서의 2단째의 제2 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도이고, 도 6은 도 1에 도시한 반도체 장치에 있어서의 3단째와 4단째의 제2 반도체 패키지의 칩 레이아웃의 일례를 도시하는 평면도이고, 도 7은 도 1에 도시한 반도체 장치의 조립에 있어서의 수지 몰딩 시의 레진 경화 수축 상태의 일례를 도시하는 단면도이다.
또한, 도 8은 도 1에 도시한 반도체 장치의 제2 반도체 패키지에 이용되는 테이프 기판의 구조의 일례를 도시하는 평면도 및 부분 단면도 또한 비교예의 테이프 기판의 평면도 및 부분 단면도이고, 도 9는 도 1에 도시한 반도체 장치의 제2 반도체 패키지에 이용되는 테이프 기판의 표면의 구조의 일례를 도시하는 평면도이 고, 도 10은 도 1에 도시한 반도체 장치에 있어서의 응력 완화 작용의 구조의 일례를 도시하는 단면도이다. 또한, 도 11은 도 1에 도시한 반도체 장치에 있어서 1단째의 반도체 칩이 발열했을 때의 방열 경로의 구조와 그 열 저항 계산용 모델 구조의 일례를 도시하는 구성도이고, 도 12는 도 11에 도시한 구조에 있어서 접착제가 있는 경우의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이고, 도 13은 도 11에 도시한 구조에 있어서 접착제가 없는 경우의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이다.
또한, 도 14는 도 1에 도시한 반도체 장치에 있어서 3단째의 반도체 칩이 발열했을 때의 방열 경로의 구조와 그 열 저항 계산용 모델 구조의 일례를 도시하는 구성도이고, 도 15는 도 14에 도시한 구조에 있어서 접착제가 있는 경우의 칩 상하 방향의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이고, 도 16은 도 14에 도시한 구조에 있어서 접착제가 있는 경우의 전극부의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이다. 또한, 도 17은 도 14에 도시한 구조에 있어서 접착제가 없는 경우의 칩 상하 방향의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이고, 도 18은 도 14에 도시한 구조에 있어서 접착제가 없는 경우의 전극부의 열 저항의 시뮬레이션 결과의 일례를 도시하는 데이터도이고, 도 19는 도 1에 도시한 반도체 장치에 있어서의 서멀 비아의 위치의 일례를 도시하는 측면도이다.
또한, 도 20은 도 19에 도시한 반도체 장치의 1단째의 제1 반도체 패키지에 이용되는 배선 기판의 서멀 비아의 위치의 일례를 도시하는 평면도이고, 도 21은 도 1에 도시한 반도체 장치의 제1 반도체 패키지의 조립 수순의 일례를 나타내는 프로세스 플로우도와 단면도이고, 도 22는 도 1에 도시한 반도체 장치의 제2 반도체 패키지의 조립 수순의 일례에 있어서의 땜납 볼 공급까지의 프로세스 플로우도와 단면도이다. 또한, 도 23은 도 1에 도시한 반도체 장치의 제2 반도체 패키지의 조립 수순의 일례에 있어서의 선별 이후의 프로세스 플로우도와 단면도이고, 도 24는 도 1에 도시한 반도체 장치의 조립에 있어서의 제1 반도체 패키지와 제2 반도체 패키지의 적층 수순의 일례에 있어서의 적층까지의 프로세스 플로우도와 단면도이다. 또한 도 25는 도 1에 도시한 반도체 장치의 조립에 있어서의 제1 반도체 패키지와 제2 반도체 패키지의 적층 수순의 일례에 있어서의 리플로우 이후의 프로세스 플로우도와 단면도이다.
본 실시예의 반도체 장치는, 예를 들면 휴대 전화 등의 휴대형 전자 기기에 탑재되는 것으로, 반도체 패키지 상에 다른 반도체 패키지를 적층한 POP(Package On Package)라고도 불리는 적층형 패키지(10)이다. 즉, 도 1에 도시한 바와 같이 BGA(Ball Grid Array)형의 최하단의 제1 반도체 패키지(2) 상에 제1 반도체 패키지(2)보다 박형의 제2 반도체 패키지(14)를 복수 단에 걸쳐서 적층한 것이며, 본 실시예에서는, 1단째가 제1 반도체 패키지(2)이고, 또한 2단째∼4단째에 제2 반도체 패키지(14)를 적층한 4층 구조의 적층형 패키지(10)를 일례로 들어 설명한다.
또한, 최하단(1단째)의 제1 반도체 패키지(2)는, 주면(3a)과 이것에 대향하는 이면(3b)을 포함하고, 또한, 기재가, 예를 들면 글래스 에폭시계 등의 수지에 의해 형성된 배선 기판인 패키지 기판(3)을 포함하고 있다. 즉, 패키지 기판(3)은 다층 유기 기판이다.
또한, 패키지 기판(3)의 이면(3b)에는, 외부 단자로서, 복수의 볼 전극인 땜납 볼(제1 볼 전극)(8)이 격자 형상으로 배치되어 형성되어 있다. 땜납 볼(8)은, 패키지 기판(3)의 이면(3b)의 랜드(3d)에 접속되어 있다.
또한, 패키지 기판(3)의 주면(3a) 상에는, 플립 칩 접속에 의해 금 범프(5)를 통하여 전기적으로 접속된 반도체 칩(1)이 탑재되어 있다. 본 실시예에서는, 도 4에 도시한 바와 같이, 패키지 기판(3) 상에 대소 3개의 반도체 칩(1)이 탑재되어 있는 예를 들어 설명한다. 패키지 기판(3) 상에 탑재된 큰 1개의 반도체 칩(1)은, 예를 들면 DSP(Digital Signal Processing) 회로를 포함한 다핀의 DSP 칩(13a)이며, 2개의 작은 반도체 칩(1)은, 예를 들면 리니어·로직 회로를 포함한 아날로그 칩(13b)이다.
또한, 도 1에 도시한 바와 같이 대소 3개의 반도체 칩(1)은, 패키지 기판(3) 상에서 이것들을 수지 밀봉하고, 또한 수지 몰딩에 의해 형성된 밀봉체(제1 밀봉체)(6)로 덮여 있다. 밀봉체(6)는, 예를 들면 열 경화성의 에폭시계 수지이다. 밀봉체(6)는, 패키지 기판(3) 상에 형성된 복수의 전극(3c)보다 내측의 영역에 형성되어 있다. 이와 같이 반도체 칩이 탑재되어 있는 패키지 기판(3)의 중심 부근에만, 밀봉체(6)를 형성하는 이유에 대해서는, 나중에 설명한다. 또한, 제1 반도체 패키지(2)의 각 플립 칩 접속부에는 NCP(Non-Conductive Paste)(17) 또는 언더필 수지(제2 밀봉체)(7)가 배치되어 있다. 반도체 칩(1)은 플립 칩 접속에 의해 패키지 기판(3)에 탑재되기 때문에, 반도체 칩(1)의 주면(1a)과 패키지 기판(3)의 주면(3a)의 사이가 매우 좁다. 그 때문에 반도체 칩(1)의 주면(1a)과 패키지 기판(3)의 주면(3a)의 사이에 충전하는 재료로서는, 밀봉체(6)보다 점도가 낮은 NCP(17) 또는 언더필 수지(7)가 바람직하며, 이에 의해, 미충전 불량을 억제할 수 있다. 한편, 2단째∼4단째의 제2 반도체 패키지(14)는, 각각에 주면(9a)과 이것에 대향하는 이면(9b)을 포함하고, 또한 각각 가요성을 가진 테이프 기판(9)을 포함하고 있다.
또한, 각 단의 테이프 기판(9)의 주면(9a) 상에는, 각각 플립 칩 접속에 의해 금 범프(5)를 통하여 전기적으로 접속된 다른 반도체 칩인 2단째 칩(21), 3단째 칩(25), 4단째 칩(26)이 탑재되어 있고, 각각의 플립 칩 접속부에는, NCP 또는 언더필 수지(제2 밀봉체)(7)가 충전되어 있다. 이 이유에 대해서는, 제1 반도체 패키지(2)와 마찬가지이다. 2단째 칩(21)의 주면(21a), 3단째 칩(25)의 주면(25a) 및 4단째 칩(26)의 주면(26a)이 각각 기판과 대향하여 배치되어 있다.
또한, 테이프 기판(9)의 이면(9b)에는, 외부 단자로서, 복수의 볼 전극인 땜납 볼(제2 볼 전극)(15)이 형성되어 있다. 복수의 땜납 볼(15)은, 도 8에 도시한 바와 같이, 주면(9a)의 칩 영역(9g)에 대응하는 이면(9b)의 그 외측 영역의 외주부에, 예를 들면 2열로 배열해서 형성되어 있다. 즉, 제2 반도체 패키지(14)는, 팬 아웃형의 패키지이다.
도 1에 도시한 적층형 패키지(10)는, 이상의 구성으로 이루어지는 제1 반도체 패키지(2) 상에 제2 반도체 패키지(14)를 적층한 것이며, 도 1에 도시한 본 실시예의 적층형 패키지(10)의 일례는, 제1 반도체 패키지(2) 상에, 3개의 제2 반도 체 패키지(14)를 적층한 4단 패키지 구조의 것이다.
또한, 적층형 패키지(10)의 외부 접속용 단자는, 제1 반도체 패키지(2)의 패키지 기판(3)의 이면(3b)에 형성된 복수의 땜납 볼(8)이 그 기능을 보유하고 있으며, 패키지 기판(3)의 이면(9b)에 격자 형상으로 배치되어 있다.
또한, 적층형 패키지(10)에서는, 제1 반도체 패키지(2)의 밀봉체(6)가, 최하단의 패키지 기판(3)과 이 위에 적층된 2단째의 제2 반도체 패키지(14)의 테이프 기판(9)의 사이에 배치되어 있다.
또한, 적층형 패키지(10)에서는, 2단째 이후의 각 단의 제2 반도체 패키지(14)에 있어서, 각각의 외부 단자인 땜납 볼(15)이, 각각 하단의 기판의 전극(3c) 또는 전극(9c)과 전기적으로 접속되어 있다. 즉, 제2 반도체 패키지(14)는, 팬 아웃형의 패키지이기 때문에, 제2 반도체 패키지(14)를 적층했을 때에, 각 테이프 기판(9)의 이면(9b)의 땜납 볼(15)이, 이들 하단측의 기판의 주면(3a, 9a)에 있어서의 칩 탑재 영역의 외측의 외주부에 형성된 전극(3c, 9c)과 접속 가능하게 되기 때문이다.
또한, 최하단의 패키지 기판(3)과 이 위에 적층된 2단째의 제2 반도체 패키지(14)의 테이프 기판(9)의 사이에는, 밀봉체(6)가 배치되어 있기 때문에, 패키지 기판(3)과 이것에 적층된 2단째의 테이프 기판(9)의 사이에 배치된 2단째의 제2 반도체 패키지(14)의 땜납 볼(15)은, 밀봉체(6)의 두께보다도 높게 형성되어 있다. 다시 말해서, 이 땜납 볼(15)보다 상단의 3단째 이후에 배치된 땜납 볼(15)보다 크게 형성되어 있다. 더 설명하자면 복수의 제2 볼 전극은, 패키지 기판(3)의 주 면(3a)과 전기적으로 접속되는 땜납 볼(제3 볼 전극)(15)과, 테이프 기판(9)의 주면(9a)과 전기적으로 접속되는 땜납 볼(제4 볼 전극)(15)을 갖고, 제3 볼 전극의 직경은 상기 제4 볼 전극의 직경보다도 크게 형성되어 있다. 한편, 3단째 이후에 배치된 땜납 볼(15)은, 밀봉체(6)의 두께보다도 낮게 형성되어 있다.
즉, 1단째의 패키지 기판(3)과 2단째의 테이프 기판(9)의 사이에는, 대소 3개의 반도체 칩(1)을 피복하는 밀봉체(6)가 배치되어 있지만, 2단째 이후의 제2 반도체 패키지(14)에서는 칩 위를 피복하는 밀봉체(6)가 형성되어 있지 않기 때문에, 2단째 이후의 테이프 기판(9)의 간격이, 1단째의 패키지 기판(3)과 2단째의 테이프 기판(9)의 간격보다 좁게 되어 있다. 따라서, 2단째의 제2 반도체 패키지(14)의 땜납 볼(15)은, 이 땜납 볼(15)보다 상단의 3단째 이후에 배치된 땜납 볼(15)보다 크게 형성되어 있다.
또한, 적층형 패키지(10)에 있어서, 1단째의 제1 반도체 패키지(2)의 밀봉체(6)의 표면 상과, 2단째의 제2 반도체 패키지(14)의 2단째 칩(21)의 이면(21b) 상과, 3단째 칩(25)의 제2 반도체 패키지(14)의 3단째 칩(25)의 이면(25b) 상에는, 각각 방열용 접착 필름(필름 부재)(11)이 형성되어 있다. 따라서, 1단째의 제1 반도체 패키지(2)의 밀봉체(6)와 2단째의 제2 반도체 패키지(14)의 테이프 기판(9)이, 또한 2단째의 제2 반도체 패키지(14)의 2단째 칩(21)과 3단째의 제2 반도체 패키지(14)의 테이프 기판(9)이, 또한 3단째의 제2 반도체 패키지(14)의 3단째 칩(25)과 4단째의 제2 반도체 패키지(14)의 테이프 기판(9)이 각각 방열용 접착 필름(11)을 개재하여 접속되어 있다.
방열용 접착 필름(11)은, 예를 들면 열 경화성의 도전 입자를 갖는 에폭시 수지 등으로 이루어지는 접착 필름이다.
또한, 본 실시예의 적층형 패키지(10)는, 예를 들면 DSP와 메모리를 조합한 반도체 패키지이다. 따라서, 1단째의 다층 유기 기판을 가진 제1 반도체 패키지(2)의 반도체 칩(1)에는, 다 핀계의 DSP 회로가 내장되어 있는 것이 바람직하다. 예를 들면 적층형 패키지(10)의 제1 반도체 패키지(2)에는, 그 패키지 기판(3) 상에, 도 4에 도시한 바와 같이, 대소 3개의 반도체 칩(1)이 탑재되어 있다. 도 4에 있어서 큰 1개의 반도체 칩(1)에는, 예를 들면 DSP 회로가 내장되어 있고, 또한, 2개의 작은 반도체 칩(1)에는, 예를 들면 리니어·로직 회로가 내장되어 있다.
한편, 적층된 상단측의 테이프 기판(9)을 가진 제2 반도체 패키지(14)의 다른 반도체 칩인 2단째 칩(21), 3단째 칩(25) 및 4단째 칩(26)에는, 예를 들면 소 핀계의 메모리 회로가 내장되어 있다. 일례로서, 2단째 칩(21)에는, 불휘발성 메모리 회로가 내장되어 있고, 3단째 칩(25) 및 4단째 칩(26)에는, DRAM(Dynamic Random Access Memory) 회로가 내장되어 있다. 이상의 점으로부터, 소핀계의 메모리 회로가 내장되어 있는 칩은, 탑재하는 기판측의 배선 수도 적기 때문에, 테이프 기판(9)을 이용하는 것이 가능하다. 이에 대하여 다 핀계의 DSP 회로가 내장되어 있는 칩은, 탑재하는 기판측의 배선 수도 메모리 회로가 내장되어 있는 칩의 경우보다도 많아, 다층 유기 기판을 이용한다.
다음으로, 도 2∼도 6을 이용하여 적층형 패키지(10)의 두께나 평면 방향의 크기에 대하여 설명한다.
우선, 적층형 패키지(10)의 두께(높이)에 대해서 설명하면, 도 2 및 도 3에 도시한 바와 같이, 적층형 패키지(10)에서의 각 부재의 두께의 일례는, 도 3에 도시한 바와 같다. 각 부재를 적층해서 1단째의 제1 반도체 패키지(2)와 2단째 이후의 패키지의 각각의 높이를 구하면, 1단째의 제1 반도체 패키지(2)의 높이(A)는, 예를 들면 0.74㎜로 된다.
한편, 2단째 및 3단째의 제2 반도체 패키지(14)에서의 테이프 기판(9)으로부터 방열용 접착 필름(11)까지의 두께(B, C, 땜납 볼(15)은 제외함)는, 예를 들면 0.20㎜이고, 4단째의 제2 반도체 패키지(14)에서의 테이프 기판(9)으로부터 4단째 칩(26)의 이면(26b)까지의 두께(D, 땜납 볼(15)은 제외함)는, 예를 들면 0.18㎜이다.
따라서, 적층형 패키지(10)의 합계의 두께(높이) E(E=A+B+C+D)는, E=1.32㎜(typical치=1.305㎜)로 되고, 공차(tolerance)나 코플라너리티(coplanarity)를 포함하더라도 적층형 패키지(10)의 부착 높이의 Max치를 1.40㎜로 억제하는 것이 가능하다. 즉, 적층형 패키지(10)의 박형화를 도모할 수 있다.
다음으로, 적층형 패키지(10)의 평면 방향의 크기에 대해서 설명하면, 적층형 패키지(10)의 평면 방향의 크기는, 적층되는 모든 기판 중, 가장 큰 기판의 사이즈가 적층형 패키지(10)의 평면 방향의 크기로 된다. 또한, 각 기판의 사이즈는, 탑재되는 칩의 크기와 관련되어 있으며, 탑재되는 최대 칩 사이즈 +2㎜ 정도이다.
여기서, 도 4는 1단째의 패키지 기판(3)과 이것에 탑재되는 반도체 칩(1)의 크기를 나타낸 것이다. 1단째의 반도체 칩(1)은, 큰 쪽이 DSP 칩(13a)이고, 작은 쪽이 아날로그 칩(13b)이다. DSP 칩(13a)은, 예를 들면 7×7㎜의 크기이고, 한편, 아날로그 칩(13b)은, 예를 들면 3×3㎜의 크기이기 때문에, 이에 의해, 패키지 기판(3)의 사이즈는, 13×16㎜로 되어 있다.
또한, 도 5는 2단째의 테이프 기판(9)과 2단째 칩(21)의 크기를 나타내고 있으며, 2단째 칩(21)의 크기는 8×11㎜이기 때문에, 2단째의 테이프 기판(9)의 크기는, 13×16㎜로 되어 있다.
또한, 도 6은 3단째 및 4단째의 테이프 기판(9)과, 3단째 칩(25) 및 4단째 칩(26)의 크기를 나타내고 있으며, 3단째 칩(25) 및 4단째 칩(26)의 크기는 8.6×14.2㎜이기 때문에, 3단째 및 4단째의 테이프 기판(9)의 크기는, 13×16㎜로 되어 있다.
이와 같이 본 실시예의 적층형 패키지(10)에서는, 각 칩 중, 3단째 칩(25) 및 4단째 칩(26)의 크기(8.6×14.2㎜)가 가장 크며, 이에 맞추어 모든 기판의 사이즈가 13×16㎜로 되어 있다.
따라서, 적층형 패키지(10)의 평면 방향의 크기도, 13×16㎜이다.
또한, 각 단 모두, 기판의 변과 칩의 변이 대략 평행하게 되도록 각 칩이 배치되어 있다.
다음으로, 본 실시예의 적층형 패키지(10)의 휘어짐 대책에 대하여 설명한다.
도 7의 F부에 도시한 바와 같이 칩 탑재 후의 패키지 기판(3)에서는, 기판 쪽이 강성이 높기 때문에, 볼록 방향의 휘어짐이 발생한다. 따라서, 본 실시예의 적층형 패키지(10)에서는, 제1 반도체 패키지(2)의 조립에 있어서의 수지 밀봉 공정에서, 수지 성형 금형(16)을 이용한 수지 몰딩에 의해 반도체 칩(1)을 피복하는 밀봉체(6)를 형성한다.
이 때, 밀봉용 수지(12)로서, 예를 들면 필러를 함유한 열 경화성의 에폭시계 수지(비페닐계)를 이용하는 것이 바람직하다.
즉, 수지 성형 금형(16)과 밀봉용 수지(12)를 이용한 트랜스퍼 방식의 수지 몰딩에 의해 밀봉체(6)를 형성함으로써, 경화 시의 밀봉용 수지(12)의 경화 수축에 의해 휘어짐을 억제할 수 있다. 즉, 경화 시에 밀봉용 수지(12)가 경화 수축하는 작용을 이용하여, 경화 수축 시의 수축력에 의해 패키지 기판(3)을 휘어짐과 반대 방향으로 인장하고, 그 결과, 수지 성형 금형(16)에 의해 클램프된 상태에서 패키지 기판(3)을 평탄하게 제어하는 것이 가능하게 되어, 패키지 기판(3)의 휘어짐을 방지할 수 있다.
이 때, 기판의 종류·층 수, 칩 사이즈 등의 변화에 대응시켜, 밀봉용 수지(12)의 물성을 조정(필러의 함유량을 조정)함으로써, 유연하게 대응하는 것이 가능하게 된다.
또한, 적층형 패키지(10)에서는, 제2 반도체 패키지(14)의 테이프 기판(9)에 대해서도 휘어짐 대책이 실시되어 있다. 도 8은, 테이프 기판(9)의 이면(9b)에 휘어짐 대책이 실시되어 있는 경우(본 실시예)와, 휘어짐 대책이 실시되어 있지 않은 경우(비교예)를 나타낸 것이고, 또한 도 9는, 테이프 기판(9)의 주면(9a)의 휘어짐 대책을 도시한 것이다.
도 8에 도시한 본 실시예의 테이프 기판(9)에서는, 그 주면(9a)의 칩 영역(9g)의 외측 영역에 대응한 이면(9b)의 주연부에 레지스트막(절연막)(9h)이 형성되어 있다. 비교예의 테이프 기판(9)에는 그 이면(9b)에 레지스트막(9h)이 형성되어 있지 않다. 이와 같이 테이프 기판(9)의 칩 영역(9g)의 외측 영역에 대응한 이면측의 영역에 레지스트막(9h)을 형성함으로써, 이면측의 레지스트막(9h)의 경화 수축에 의해 이면측으로의 인장력이 발생하여, 칩 영역(9g)의 외측 영역의 휘어짐을 억제할 수 있다.
또한, 도 9에 도시한 바와 같이, 테이프 기판(9)의 주면(9a)의 칩 영역(9g)의 외측 영역에, 전기적으로 접속된 배선(9d)과는 상이한 더미 패턴(더미 도체 패턴)(9e)이 형성되어 있다.
이에 의해, 칩 영역(9g)의 외측 영역의 강성을 높일 수 있다.
또한, 테이프 기판(9)의 주면(9a)의 칩 영역(9g)의 외측 영역에 레지스트막(9h)이 형성되어 있고, 레지스트막(9h)의 각 부 등에 슬릿(9f)이 형성되어 있다.
이에 의해, 테이프 기판(9)의 주면측의 인장력을 저감할 수 있다.
따라서, 제2 반도체 패키지(14)의 테이프 기판(9)에 있어서, 그 칩 영역(9g)의 외측 영역의 강성을 높일 수 있음과 함께, 주면측의 인장력을 저감할 수 있기 때문에, 테이프 기판(9)의 휘어짐을 억제할 수 있다.
이와 같이 본 실시예의 적층형 패키지(10)에서는, 제1 반도체 패키지(2)의 패키지 기판(3)이나 제2 반도체 패키지(14)의 테이프 기판(9)에 있어서, 휘어짐 대 책이 실시되어 있으며, 따라서, 적층형 패키지(10)의 휘어짐을 억제할 수 있다.
그 결과, 적층형 패키지(10)를 실장 기판에 실장했을 때의 접속 불량의 발생을 방지하여 적층형 패키지(10)의 실장성을 높일 수 있다.
또한, 적층형 패키지(10)는, 도 10의 G부에 도시한 바와 같이, 제2 반도체 패키지(14)가 팬 아웃형의 패키지이기 때문에, 칩 탑재부와 볼 접속부가 떨어져 있고, 또한 테이프 기판(9)이 플렉시블한 가요성을 가지고 있기 때문에, 휘어짐의 영향을 받기 어려워, 굴곡 응력이 작용하더라도 그 응력을 완화시킬 수 있다.
따라서, 제2 반도체 패키지(14)의 접속 신뢰성을 향상시킬 수 있다.
다음으로, 본 실시예의 적층형 패키지(10)의 방열 대책에 대해서, 도 11∼ 도 18을 이용하여 설명한다.
본 실시예의 적층형 패키지(10)에서는, 도 1에 도시한 바와 같이, 1단째의 제1 반도체 패키지(2)의 밀봉체(6)의 표면, 또한 적층된 제2 반도체 패키지(14)의 2단째 칩(21)의 이면(21b) 및 3단째 칩(25)의 이면(25b)에 각각 방열용 접착 필름(필름 부재)(11)이 접착되어 있으며, 각각의 방열용 접착 필름(11)은 상단측의 기판과도 접속하고 있다.
따라서, 본 실시예의 적층형 패키지(10)에 있어서, 우선, 1단째의 DSP 칩(13a)이 발열했을 때의 열 저항을, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)와, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)에서 시뮬레이션에 의해 비교하고, 그 효과에 대해서 설명한다.
도 11은, 적층형 패키지(10)의 세로 구조와 계산용 모델 구조의 일례를 도시 한 것이다. 열 저항을 비교하는 시뮬레이션의 조건으로서는, 우선, 패키지의 세로 방향만의 1차원으로 하고, 방열 면적은 DSP 칩(13a)의 면적(7×7㎜=49㎟)으로 한다(가로 방향으로의 확산은 고려하지 않음). 또한, DSP 칩(13a)의 표면만을 발열체로 하고, 하방향과 상방향의 열 저항의 병렬 접속을 전체 열 저항(θjc)으로 한다(θjc=(θ1×θ2)/(θ1+θ2), θ1은 칩 상방향의 합계 열 저항, θ2는 칩 하방향의 합계 열 저항).
또한, 도 11에 도시한 구조에서는, 제1 반도체 패키지(2)에서의 반도체 칩(1)은, NCP(17)에 의해 패키지 기판(3)에 대하여 언더필 접속을 행한 구조로 하고 있다. 또한 도 11의 구조에서, H는 상방향의 방열 경로, I는 하방향의 방열 경로, J는 발열부를 각각 나타내고 있다.
이 조건에 기초하여, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)와, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)에서 시뮬레이션을 행한 결과를 각각 도 12, 도 13에 도시한다. 도 12는, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)의 시뮬레이션 결과를 나타내고 있으며, 이 경우의 전체 열 저항(θjc)은, θjc=2.51℃/W이다.
한편, 도 13은, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)의 시뮬레이션 결과를 나타내고 있으며, 이 경우의 전체 열 저항(θjc)은, θjc=2.83℃/W이다.
양자의 전체 열 저항(θjc)을 비교하면, 1단째의 DSP 칩(13a)의 발열에서는, 구조(K)와 구조(L)에서 큰 차가 없다고 하는 결과가 얻어졌다.
다음으로, 3단째의 제2 반도체 패키지(14)의 3단째 칩(25)(DRAM 칩)이 발열했을 때의 열 저항을, 마찬가지로, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)와, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)에서 시뮬레이션에 의해 비교하고, 그 효과에 대하여 설명한다.
도 14는, 적층형 패키지(10)의 세로 구조와 계산용 모델 구조의 일례를 도시하는 것이다. 여기에서의 열 저항을 비교하는 시뮬레이션의 조건으로서는, 우선, 3단째 칩(25)의 상하 방향의 열 저항을 산출한다. 이 때의 방열 면적은 3단째 칩(25)의 면적(7×7㎜=49㎟)으로 한다. 또한 3단째의 제2 반도체 패키지(14)의 테이프 기판(9)의 전극 배선을 경유하여, 땜납 볼(15)로부터 하방향으로의 열 저항을 산출한다. 또한, 칩 상하 방향의 열 저항과 땜납 볼 경유의 열 저항을 병렬 접속한 것을 전체 열 저항(θjc)으로 한다(θjc=(θ1×θ2×θ3)/((θ1×θ2)+(θ2×θ3)+(θ3×θ1)), θ1은 칩 상방향의 합계 열 저항, θ2는 칩 하방향의 합계 열 저항, θ3은 전극부의 합계 열 저항).
또한, 도 14에 도시한 구조는, 도 11에 도시한 구조와 동일하지만, M은 전극부의 방열 경로를 나타내고 있다.
이 조건에 기초하여, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)와, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)에서 시뮬레이션을 행한 결과를 각각 도 15∼도 18에 도시한다. 도 15는, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K)에서의 칩 상하 방향의 열 저항의 시뮬레이션 결과를, 또한, 도 16은, 구조(K)에서의 전극부의 열 저항의 시뮬레이션 결과를 각각 나타내고 있으 며, 이 경우의 전체 열 저항(θjc)은, θjc=3.03℃/W이다.
한편, 도 17은, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)에서의 칩 상하 방향의 열 저항의 시뮬레이션 결과를, 또한, 도 18은, 구조(L)에서의 전극부의 열 저항의 시뮬레이션 결과를 각각 나타내고 있으며, 이 경우의 전체 열 저항(θjc)은, θjc=9.82℃/W이다.
양자의 전체 열 저항(θjc)을 비교하면, 방열용 접착 필름(11)에 의해 층간을 접착한 구조(K) 쪽이, 층간을 접착하지 않은 에어 갭부(18)로 한 구조(L)보다 열 저항이 약 1/3 작아진다고 하는 결과가 얻어졌다.
시뮬레이션의 결과로부터, 각 패키지 층간에 방열용 접착 필름(11)을 접착함으로써, 상단측에서의 칩이 발열한 경우에는 적층형 패키지(10)에서의 방열성을 높이는 것이 가능해진다.
단, 방열용 접착 필름(11)은, 모든 패키지에 접착하지 않아도 된다. 복수의 반도체 칩 중에서, 다 핀계의 DSP 회로가 내장되어 있는 반도체 칩(1)은, 메모리 회로가 내장되어 있는 칩(21, 25, 26)보다 처리 동작이 많아, 가장 발열하는 칩이다. 따라서, 예를 들면 1단째의 반도체 칩(1)으로부터 발생하는 열을 상단측의 칩에 전하고 싶지 않은 경우 등에는, 1단째의 제1 반도체 패키지(2)의 밀봉체(6)의 표면에는 방열용 접착 필름(11)은 접착하지 않고, 2단째 이후의 칩 이면에만 접착하도록 하여도 된다. 이와 같이 하면, 상단측의 DRAM 칩의 회로가 1단째의 DSP 칩(13a)으로부터의 열의 영향을 받지 않고 완료된다.
또한, 본 실시예의 적층형 패키지(10)에서는, 그 밖의 방열 대책으로서, 도 19 및 도 20에 도시한 바와 같이, 1단째의 패키지 기판(3)의 DSP 칩(13a)을 탑재하는 칩 영역(3f)에 복수의 방열용 비아인 서멀 비아(3e)가 형성되어 있고, 또한 패키지 기판(3)의 이면(3b)에, 이들의 서멀 비아(3e)에 접속하는 복수의 더미 볼(더미 볼 전극)(8a)이 형성되어 있다.
이에 의해, DSP 칩(13a)으로부터 발생하는 열을 서멀 비아(3e) 및 더미 볼(8a)을 통하여 실장 기판에 전달하여 방열할 수 있다. 또한, 적층형 패키지(10)에 있어서, 모든 패키지의 층간에 방열용 접착 필름(11)을 접착해 놓음으로써, 상단측의 칩으로부터 발생하는 열도 각 층간의 방열용 접착 필름(11)을 통하여 또한 서멀 비아(3e) 및 더미 볼(8a)을 통하여 실장 기판에 전달하여 방열하는 것이 가능하게 된다.
따라서, 적층형 패키지(10)에서는, 최하단에 다층 유기 기판인 패키지 기판(3)을 배치하고, 이 패키지 기판(3)의 주면(3a)의 칩 영역(3f)에 다핀이고, 또한 발열량이 큰 DSP 칩(13a)을 배치함으로써, 패키지 사이즈를 크게 하지 않고, 외부 단자(땜납 볼(8))의 핀 수를 확보할 수 있으며, 또한, 발열량이 큰 DSP 칩(13a) 등의 다핀의 칩의 방열도 도모할 수 있다.
다음으로, 본 실시예의 반도체 장치(적층형 패키지(10))의 제조 방법에 대하여 설명한다.
우선, 도 21에 도시한 제1 반도체 패키지(2)의 조립에 대하여 설명한다.
최초로 스텝 S1에 도시한 바와 같이, Au 스터드 범프 형성을 행한다. 즉, 각 반도체 칩(1)의 패드(표면 전극)에 스터드 범프에 의해 금 범프(5)를 형성한다. 단, 이것에 한정되는 것이 아니라, 도금법에 의해 금 범프(5)를 형성해도 된다.
그 후, 스텝 S2에 도시한 수지 도포를 행한다. 여기에서는, 다수개 취득 기판(19)의 각 디바이스 영역에 NCP(17)를 도포한다. 또한, 기판측의 전극에는 땜납을 프리코팅해 놓는다.
그 후, 스텝 S3에 도시한 칩 마운트를 행한다. 여기에서는, 다수개 취득 기판(19)의 주면 상에 플립 칩 접속으로 복수의 반도체 칩(1)을 탑재한다. 이 때, 우선, 반도체 칩(1)의 주면(1a)을 다수개 취득 기판(19)과 대향시켜 배치하고, 또한 Au-땜납 접속에 의해 반도체 칩(1)과 기판의 전극을 접속한다.
그 후, 스텝 S4에 도시한 몰드를 행한다. 여기에서는, 수지 몰딩에 의해 반도체 칩(1)을 수지 밀봉하여 다수개 취득 기판(19)의 주면 상에 복수의 밀봉체(6)를 형성한다. 또한, 본 실시예에서는, 수지 몰딩을 행할 때에, 도 7에 도시한 바와 같이, 반도체 칩(1)을 수지 성형 금형(16)의 캐비티(16a)로 피복한 후, 수지 성형 금형(16)에 있어서의 반도체 칩(1)의 이면(1b)에 대향하여 배치된 게이트(16b)로부터 밀봉용 수지(12)를 주입해서 밀봉체(6)를 형성한다. 즉, 반도체 칩(1)의 이면(1b) 상에 배치된 게이트(16b)(이와 같은 게이트(16b)를 톱 게이트라고도 함)로부터 캐비티(16a) 내에 밀봉용 수지(12)를 공급하여 밀봉체(6)를 형성한다.
이와 같이 수지 몰딩에 의해 밀봉체(6)를 형성함으로써, 밀봉용 수지(12)의 경화 시에, 수지의 경화 수축이 야기되어, 기판이 밀봉체측으로 인장되기 때문에, 기판의 볼록 방향의 휘어짐을 억제할 수 있다.
또한, 수지 몰딩을, 반도체 칩(1)의 이면(1b) 상에 배치된 게이트(16b)로부 터 수지의 충전을 행하는 톱 게이트 방식으로 행함으로써, 게이트 레진 박리용의 메탈부를 기판 상에 형성하지 않고서 완료되기 때문에, 상단측의 제2 반도체 패키지(14)의 땜납 볼 접속용의 전극을, 다수개 취득 기판(19) 상의 밀봉체(6)의 가로의 영역에 형성할 수 있다.
그 후, 도 21에 도시한 스텝 S5에 도시한 땜납 볼 공급을 행한다. 즉, 다수개 취득 기판(19)의 이면의 각 디바이스 영역에 복수의 땜납 볼(8)을 형성한다.
그 후, 스텝 S6에 도시한 개편 절단·선별을 행한다. 즉, 개편화(individuation)에 의해 복수의 제1 반도체 패키지(2)를 잘라냄과 함께, 선별을 행하여 양품의 제1 반도체 패키지(2)를 취득한다.
다음으로, 도 22 및 도 23에 도시한 제2 반도체 패키지(14)의 조립에 대하여 설명한다.
우선, 스텝 S11에 도시한 바와 같이, Au 스터드 범프 형성을 행한다. 즉, 2단째 칩(21), 3단째 칩(25) 및 4단째 칩(26) 등의 다른 반도체 칩의 패드(표면 전극)에 스터드 범프에 의해 금 범프(5)를 형성한다. 단, 금 범프(5)는, 도금에 의해 형성하여도 된다.
그 후, 스텝 S12에 도시한 칩 마운트(chip mounting)를 행한다. 여기에서는, 가요성을 포함한 다련의 테이프 기판(20)의 주면 상에, 예를 들면 다른 반도체 칩인 복수의 2단째 칩(21)을 탑재한다. 이 때, 다련의 테이프 기판(20)의 주면 상에 2단째 칩(21)의 주면(21a)을 대향시켜 배치하고, 그 후에 이너 리드 본딩(inner lead bonding: ILB)에 의한 Au-Au 또는 Au-Sn의 열 압착으로 2단째 칩(21)을 다련 의 테이프 기판(20) 상에 탑재한다.
그 후, 스텝 S13에 도시한 밀봉을 행한다. 여기에서는, 각각의 2단째 칩(21)과 다련의 테이프 기판(20)의 사이에 언더필 수지(7)를 공급하여 밀봉을 행한다.
그 후, 스텝 S14에 도시한 땜납 볼 공급을 행한다. 즉, 다련의 테이프 기판(20)의 이면의 각 칩 영역의 외측에 복수의 땜납 볼(15)을 형성한다. 여기서 탑재하는 땜납 볼(15)은, 예를 들면 납 프리 땜납에 의해 형성되는 것이다.
그 후, 스텝 S15에 도시한 선별을 행한다. 여기에서는, 도 23에 도시한 바와 같이, 릴 상태에서 선별·테스트(예를 들면, 번인 테스트)를 행한다. 이 때, 다련의 테이프 기판(20)에 형성된 복수의 테스트용 단자(20a)를 이용하여 선별 테스트를 행하여 양품인지의 여부를 판별한다.
또한, 양품의 제2 반도체 패키지(14)의 2단째 칩(21)(다른 반도체 칩)의 이면(21b)에 방열용 접착 필름(11)을 접착한다.
그 후, 스텝 S16에 도시한 개편 절단을 행한다. 여기에서는, 양품으로 판별된 패키지만을 잘라내고, 불량품으로 판별된 패키지는 절단하지 않고 그대로 다련의 테이프 기판(20) 상에 남긴다.
이에 의해, 양품의 제2 반도체 패키지(14)를 취득한다.
다음으로, 제1 반도체 패키지(2) 상에 제2 반도체 패키지(14)를 적층하는 수순에 대하여 설명한다. 여기에서는, 도 24 및 도 25에 도시한 바와 같이, 제1 반도체 패키지(2) 상에 3개의 제2 반도체 패키지(14)를 순차적으로 적층해서 합계 4 단 구조의 적층형 패키지(10)를 조립하는 경우에 대하여 설명한다.
우선, 스텝 S21에 도시한 접착제 접착을 행한다. 여기에서는, 제1 반도체 패키지(2)의 밀봉체(6)의 표면에 방열용 접착 필름(11)을 접착한다.
그 후, 스텝 S22에 도시한 땜납 페이스트 전사를 행한다. 우선, 스퀴지(22a)를 이용하여 전사 유닛(22)의 표면에 땜납 페이스트(4)를 도포하고, 그 후, 제2 반도체 패키지(14)의 땜납 볼(15)을 땜납 페이스트(4)에 접촉시켜 땜납 볼(15)에 땜납 페이스트(4)를 전사한다.
그 후, 스텝 S23에 도시한 적층을 행한다. 여기에서는, 우선, 캐리어 지그(23) 내에 제1 반도체 패키지(2)를 배치하고, 그 후에 제1 반도체 패키지(2) 상에 3개의 제2 반도체 패키지(14)를, 땜납 페이스트(4)가 전사된 땜납 볼(15)을 통하여 각각 순차 적층한다.
그 후, 스텝 S24에 도시한 리플로우+세정을 행한다. 여기에서는, 일괄 리플로우를 행하여, 각 단의 제2 반도체 패키지(14)의 땜납 볼(15)의 땜납 페이스트(4)를 용융해서 땜납 볼(15)과 그 하단의 기판의 전극을 전기적으로 접속한다.
일괄 리플로우를 행함으로써, 리플로우 횟수를 저감하는 것이 가능하다. 또한, 공정 수를 삭감할 수 있어, 코스트의 저감화를 도모할 수 있다.
또한, 일괄 리플로우 시에는, 최상단의 제2 반도체 패키지(14)의 칩 상에 중석(24)을 실어 일괄 리플로우를 행해도 되고, 중석(24)을 싣지 않고 행해도 된다. 또한 제2 반도체 패키지(14)의 땜납 볼(15)은, 미리, 하단측의 기판의 전극 상에 탑재해 놓아도 된다.
그 후, 스텝 S25에 도시한 O/S 체크(선별)를 행한다. 여기에서는, 각각의 땜납 볼(15)이 하단측의 기판의 전극과 접속되어 있는지의 여부를 확인한다.
이에 의해, 스텝 S26에 도시한 바와 같이 적층형 패키지(10)의 조립을 완성한다.
본 실시예의 반도체 장치 및 그 제조 방법에 따르면, 최하단의 제1 반도체 패키지(2)의 패키지 기판(3) 상에 트랜스퍼 방식의 수지 몰딩으로 이루어지는 밀봉체(6)가 형성되어 있음으로써, 수지 몰딩 시에 밀봉용 수지(12)의 경화 수축 작용이 일어나고, 이에 의해, 패키지 기판(3)의 휘어짐을 저감할 수 있다. 그 결과, 패키지의 적층에 대하여 그 실장성의 향상을 도모할 수 있다. 즉, 유저에서의 기판 실장성을 향상할 수 있다.
또한, 최하단의 제1 반도체 패키지(2)의 패키지 기판(3) 상의 밀봉체(6)의 표면, 및 제1 반도체 패키지(2) 상에 적층된 제2 반도체 패키지(14)의 2단째 칩(21)이나 3단째 칩(25) 등의 다른 반도체 칩의 이면에 방열용 접착 필름(11)이 배치되어 있음으로써, 상단부에 적층된 패키지에 있어서의 다른 반도체 칩으로부터 발해지는 열을, 반도체 칩의 외주에 형성된 땜납 볼(15)을 경유하지 않고, 반도체 칩으로부터 방열용 접착 필름(11)을 통하여 바로 아래에 하단의 패키지에 전할 수 있다. 그 결과, 실장 기판에 열을 밀어낼 수 있어, 적층형 패키지(10)의 방열성의 향상을 도모할 수 있다.
또한, 본 실시예의 적층형 패키지(10)는, 칩 적층과 달리, 패키지를 적층하기 때문에, 선별이 용이하다. 따라서, 양품 패키지만을 적층하는 것이 가능하다.
또한, 1단의 패키지마다 선별을 실시하여, 양품 패키지만을 적층하기 때문에, 선별 수율을 고려하면 저코스트화를 실현할 수 있다. 또한 패키지마다 선별하기 때문에, 타사 칩의 선별도 가능하다. 따라서, KGD 칩을 사용하지 않아도 실현 가능하다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면 상기 실시예에서는, 패키지를 합계 4단으로 적층한 적층형 패키지(10)의 경우를 설명했지만, 패키지의 적층 수에 대해서는, 2단 이상이면, 몇 단이더라도 무방하다.
본 발명은, 패키지 적층형의 반도체 장치 및 그 조립에 적합하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
최하단의 배선 기판 상에 수지 몰딩으로 이루어지는 밀봉체가 형성되어 있음으로써, 수지 몰딩 시에 밀봉용 수지의 경화 수축 작용이 일어나며, 이에 의해서 배선 기판의 휘어짐을 저감할 수 있다. 그 결과, 패키지의 적층에 대하여 그 실장성의 향상을 도모할 수 있다. 또한 최하단의 배선 기판 상의 밀봉체의 표면 또는 배선 기판 상에 적층된 패키지의 다른 반도체 칩의 이면 중 어느 하나에 필름 부재가 배치되어 있음으로써, 상단에 적층된 패키지에서의 다른 반도체 칩으로부터 발 생하는 열을 필름 부재를 통하여 하단의 패키지에 전할 수 있다. 그 결과, 반도체 장치의 방열성의 향상을 도모할 수 있다.

Claims (18)

  1. 주면과 이것에 대향하는 이면을 포함하고, 또한 기재(基材)가 수지에 의해 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 상에 탑재된 반도체 칩과,
    상기 반도체 칩을 밀봉하는 제1 밀봉체와, 상기 배선 기판의 상기 이면에 형성된 복수의 제1 볼 전극과,
    주면과 이것에 대향하는 이면을 포함한 테이프 기판과,
    상기 테이프 기판의 상기 주면 상에 탑재된 다른 반도체 칩과,
    상기 테이프 기판의 상기 주면과 상기 다른 반도체 칩의 주면의 사이에 충전되고, 또한 상기 제1 밀봉체보다 점도가 낮은 제2 밀봉체와,
    상기 테이프 기판의 상기 이면에 형성된 복수의 제2 볼 전극
    을 포함하고,
    상기 테이프 기판은 상기 복수의 제2 볼 전극을 통하여 상기 배선 기판의 주면 상에 1단 또는 복수 단에 걸쳐서 적층되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 테이프 기판의 상기 주면의 칩 영역의 외측 영역에 대응한 상기 이면 상에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 테이프 기판의 상기 주면의 칩 영역의 외측 영역에 더미 도체 패턴이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 테이프 기판의 상기 주면의 칩 영역의 외측 영역에 절연막이 형성되어 있고, 상기 주면의 상기 절연막에 슬릿이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 제2 볼 전극은 상기 배선 기판의 상기 주면과 전기적으로 접속되는 제3 볼 전극과, 상기 테이프 기판의 상기 주면과 전기적으로 접속되는 제4 볼 전극을 갖고, 상기 제3 볼 전극의 직경은 상기 제4 볼 전극의 직경보다 큰 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 제2 볼 전극은 상기 배선 기판의 상기 주면과 전기적으로 접속되는 제3 볼 전극과, 상기 테이프 기판의 상기 주면과 전기적으로 접속되는 제4 볼 전극을 갖고, 상기 제3 볼 전극은 상기 제1 밀봉체보다도 높게 형성되고, 상기 제4 볼 전극은 상기 제1 밀봉체보다도 낮게 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 배선 기판은, 그 기재가 글래스 에폭시계 수지(glass epoxy series resin)인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 칩은 로직 회로를 갖고 있고, 상기 다른 반도체 칩은 메모리 회로를 갖고 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 칩 및 상기 다른 반도체 칩은, 상기 배선 기판에 플립 칩 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 배선 기판의 상기 주면과 상기 반도체 칩의 상기 주면의 사이에는 상기 제2 밀봉체가 충전되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 배선 기판은 상기 테이프 기판보다 배선 수가 많은 것을 특징으로 하는 반도체 장치.
  12. 주면과 이것에 대향하는 이면을 포함하고, 또한 기재가 수지에 의해 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 상에 탑재된 복수의 반도체 칩과,
    상기 복수의 반도체 칩을 일괄 밀봉하는 제1 밀봉체와,
    상기 배선 기판의 상기 이면에 형성된 복수의 제1 볼 전극과,
    주면과 이것에 대향하는 이면을 포함한 테이프 기판과,
    상기 테이프 기판의 상기 주면 상에 탑재된 다른 반도체 칩과,
    상기 테이프 기판의 상기 주면과 상기 다른 반도체 칩의 주면의 사이에 충전되고, 또한 상기 제1 밀봉체보다 점도가 낮은 제2 밀봉체와,
    상기 테이프 기판의 상기 이면에 형성된 복수의 제2 볼 전극
    을 포함하고,
    상기 테이프 기판은 상기 복수의 제2 볼 전극을 통하여 상기 배선 기판의 주면 상에 1단 또는 복수 단에 걸쳐서 적층되어 있는 것을 특징으로 하는 반도체 장치.
  13. 주면과 이것에 대향하는 이면을 포함하고, 또한 기재가 수지에 의해 형성된 배선 기판과,
    상기 배선 기판의 상기 주면 상에 탑재된 반도체 칩과,
    상기 배선 기판의 상기 이면에 형성된 복수의 제1 볼 전극과,
    주면과 이것에 대향하는 이면을 포함한 테이프 기판과,
    상기 테이프 기판의 상기 주면 상에 탑재된 다른 반도체 칩과,
    상기 테이프 기판의 상기 이면에 형성된 복수의 제2 볼 전극
    을 포함하고,
    상기 테이프 기판은 상기 복수의 제2 볼 전극을 통하여 상기 배선 기판의 주면 상에 복수 단에 걸쳐서 적층되고, 상기 다른 반도체 칩의 이면에는 필름 부재가 접착되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 배선 기판의 상기 주면 상에는 상기 반도체 칩을 밀봉하는 제1 밀봉체를 갖고, 상기 제1 밀봉체의 표면에 상기 필름 부재가 접착되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 배선 기판의 칩 영역에 복수의 방열용 비아가 형성되고, 상기 배선 기판의 이면에, 상기 방열용 비아에 접속하는 복수의 더미 볼 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. (a) 다수개 취득 기판(multi package substrate)의 주면에 플립 칩 접속으로 복수의 반도체 칩을 탑재하는 공정과,
    (b) 수지 몰딩에 의해 상기 반도체 칩을 수지 밀봉하여 상기 다수개 취득 기판의 주면 상에 복수의 제1 밀봉체를 형성하는 공정과,
    (c) 상기 다수개 취득 기판의 이면에 복수의 제1 볼 전극을 형성하고, 그 후, 개편화(individuation)와 선별(sorting)을 행하여 양품의 제1 반도체 패키지를 취득하는 공정과,
    (d) 다련(多連)의 테이프 기판의 주면에 열 압착으로 복수의 다른 반도체 칩을 탑재하는 공정과,
    (e) 각각의 상기 다른 반도체 칩과 상기 테이프 기판의 사이에 상기 제1 밀봉체보다도 점도가 낮은 제2 밀봉체를 형성하는 공정과,
    (f) 상기 다련의 테이프 기판의 이면에 복수의 제2 볼 전극을 형성하고, 그 후, 선별과 개편화를 행하여 양품의 제2 반도체 패키지를 취득하는 공정과,
    (g) 상기 제2 반도체 패키지의 상기 복수의 제2 볼 전극에 땜납 페이스트를 전사한 후, 상기 제1 반도체 패키지 상에 1단 또는 복수 단에 걸쳐서, 각각 상기 땜납 페이스트가 전사된 상기 복수의 제2 볼 전극을 통하여 상기 제2 반도체 패키지를 적층하는 공정과,
    (h) 일괄 리플로우에 의해 각 단의 상기 제2 반도체 패키지의 상기 복수의 제2 볼 전극의 땜납 페이스트를 용융해서 상기 복수의 제2 볼 전극과 그 하단의 상기 다련의 테이프 기판의 상기 주면 상에 형성된 복수의 전극 또는 상기 다수개 취득 기판의 상기 주면 상에 형성된 복수의 전극을 전기적으로 접속하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 (b) 공정에서 상기 수지 몰딩을 행할 때에, 수지 성형 금형에 있어서의 상기 반도체 칩의 이면에 대향하여 배치된 게이트로부터 밀봉용 수지를 주입해서 상기 밀봉체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 (b) 공정에서 상기 복수의 제1 밀봉체의 각각은 상기 다수개 취득 기판의 상기 주면 상에 형성된 복수의 전극의 내측 영역에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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