KR20070042457A - 에피탁시된 도너 웨이퍼 재활용 방법 - Google Patents
에피탁시된 도너 웨이퍼 재활용 방법 Download PDFInfo
- Publication number
- KR20070042457A KR20070042457A KR1020060099717A KR20060099717A KR20070042457A KR 20070042457 A KR20070042457 A KR 20070042457A KR 1020060099717 A KR1020060099717 A KR 1020060099717A KR 20060099717 A KR20060099717 A KR 20060099717A KR 20070042457 A KR20070042457 A KR 20070042457A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- negative
- epitaxy
- thickness
- wafer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000004064 recycling Methods 0.000 title abstract description 18
- 238000000407 epitaxy Methods 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000005498 polishing Methods 0.000 claims description 31
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 21
- 238000012546 transfer Methods 0.000 claims description 21
- 238000000137 annealing Methods 0.000 claims description 12
- 238000007872 degassing Methods 0.000 claims description 11
- 238000003795 desorption Methods 0.000 claims description 11
- 238000003486 chemical etching Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000002002 slurry Substances 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 2
- 239000011347 resin Substances 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 230000032683 aging Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 130
- 235000012431 wafers Nutrition 0.000 description 79
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910011208 Ti—N Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- -1 helium ions Chemical class 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
본 발명은, -지지기판(1) 상에 에피탁시 성장에 의해 형성된 층(4)으로부터 재료의 일정 두께(Tr)를 제거하는 표면 예비단계(13);- 수용 웨이퍼(B) 상에 박층을 형성하고, 또한 지지기판(1) 및 상기 에피탁시 층의 잔여 비-이송부 (40)를 포함하는 네가티브 (A')를 형성하기 위하여, 수용 웨이퍼(B)로 상기 에피탁시 층 일부 (5,50)를 이송하는 단계를 포함하는, 수용 웨이퍼(B) 상에 반도체 재료로 제조된 박층(5,50)으로 이루어진 구조체(structure) 형성 방법에 있어서, 상기 표면 예비단계에서 제거되는 두께(thickness, Tr)는, 상기 표면 예비 단계가 네가티브(A')에 적용되어, 표면 제거 단계에 의해 감소된 두께의 잔여부(40)로부터 새로운 박층 형성이 가능하도록 조작되는 (adapted) 것을 특징으로 하는, 구조체 형성방법에 관한 것이다.
네가티브, 재활용
Description
도 1은 연약영역에서 탈리를 동반하는 이송 방법의 일 형태의 주요 단계들을 도시한 것이고,
도 2는 박층 이송을 보이는 도이다.
본 발명은 총괄적으로 도너 웨이퍼로부터 이송되어 수용 웨이퍼상에 형성되는 반도체 재료 박층으로 이루어진 구조체 형성에 관한 것이다.
본 발명은 박층 이송(transferred) 후 도너 웨이퍼 재활용이 가능하도록 한다. 더욱 상세하게는, 본 발명은 이송 전 에피탁시 성장 (epitaxial growth)으로 형성된 층을 지지하는 지지기판 (support substrate)을 포함하며, 이송 후 지지기판 및 상기 에피탁시 층의 잔여 비-제거부로 구성되는 도너 웨이퍼의 재활용이 가능하도록 하기 위한 것이다.
재활용 도너 웨이퍼는 전형적으로 이송 방법으로부터 유래되는 네가티브(negative)이며, 이송 방법은 도너 웨이퍼를 수용 웨이퍼와 접촉하는 단계 및 에피탁시 막 두께 내부에, 특히 이온 임플란트 처리에 의해, 발생된 연약영역 (embrittlement zone)에서의 탈리(detachment) 단계로 구성된다.
예를 들면, 탈리 단계는 가능하다면 기계적 스트레스와 병합된 열적 스트레스 (특히 SMARTCUT® 공정과 같은)를 적용, 또는 단독으로 기계적 스트레스(예를 들면 다공성 연약층에 압축액 분사를 사용하는 ELTRAN® 공정)를 적용, 또는 기타 수단 (초음파 사용 등)에 의하여 달성될 수 있다.
연약영역에서 탈리를 동반하는 이송 방법의 일 형태의 주요 단계들은 도 1에 도시된다.
이 도면은 단계 11에서 18까지의 연속 단계들을 도시하며, 지지기판 1 및 수용 웨이퍼 B를 출발하여, SeOI (절연체 상 반도체) 타입 구조체를 제조하고, 또한 도너 웨이퍼 A로부터 유래되는 잔여물 A'를 생성하고, 이러한 잔여물 (remainder)은 상기 언급된 '네거티브'에 상응된다.
지지기판 1 (본 실시예에서는 실리콘으로 제조) 단계 11에서 출발하여, 에피탁시 성장에 의해 단계 12에서는 지지기판상에 층 또는 중첩 층들로 구성되는 구조체 2가 형성된다.
도 1에 도시된 예에서, 에피탁시 구조체 2는 버퍼층 3 및 상기 버퍼층 3 상의 층 4로 구성된다. 헤테로-에피탁시 구조체 (hetero-epitaxial structure)라는 용어는 이러한 타입의 구조체를 언급하는 것으로 사용된다.
지지기판 1에 위치한 버퍼층 3은 지지기판 1의 메쉬 인자와 상당히 다른 표면에서의 메쉬 인자 (mesh parameter)를 가진다. 예를 들면, 상기 버퍼층은 SiGe층일 수 있고, Ge농도가 Si 지지기판과의 인터페이스로부터 점차적으로 증가하여 결과적으로 두 메쉬 인자들 사이의 전이(transition)가 형성되도록 메쉬 인자는 점차적으로 변형된다.
예를 들면, 메쉬 인자의 점차적 변형은 버퍼 두께층 내부에서 점차적으로 달성될 수 있다.
또한 이것은 '스테이지(stages)'에 의해 달성될 수 있고, 각 스테이지는 실질적으로 일정한 메쉬 인자를 가지는 박층이고 이것은 하부 스테이지에서의 메쉬 인자와는 차별되어, 메쉬 인자는 불연속적으로 스테이지별로 변형될 수 있다.
층 4는 버퍼층 3 상에 위치하며, 버퍼층 표면 메쉬 인자를 가지고, 지지기판 메쉬 인자와는 차별된다. 층 4는 전형적으로 버퍼층 3에 의해 이완된 (relaxed) 재료로 이루어지고, 이 경우에는 이완 SiGe이다.
버퍼층 3 및 층 4는, CVD (화학증착법) 및 MBE (분자빔증착법) 기술과 같은 공지 기술을 적용하여, 지지기판 1상에 형성된다.
층 4는 하부 버퍼층 3 형성 직후 그 위치에 형성될 수 있다. 층 4 성장은 또한 하부 버퍼층 단기 종료 단계 후에 이루어질 수도 있다.
단계 11 및 12는 따라서 본 명세서 이하에서, 재활용 재료로부터 유래되지 않았으므로 '플레쉬(fresh)'라고 언급되는 도너 웨이퍼 형성에 적용된다.
다음 단계 13은, 에피탁시 구조체 2 (이 경우에는 층 4 표면) 표면 예비 단계이다. 이 표면 예비 단계는 전형적으로 '플레쉬' 웨이퍼 표면으로부터 재료 제거, 예를 들면 화학적 기계적 연마 (CMP) 형태로 이루어진다.
단계 14는 도너 웨이퍼 A 표면, 즉 본 명세서에서 제안된 실시예에서는 이완 SiGe 층 4 표면에 오버층 (overlayer) 5 형성을 위한 옵션 단계이고, 에피탁시 성장 (실제로는 상기 층 4 형성에서 기술된 동일한 방법으로)에 의한다. 이러한 경우, 버퍼층 3, 층 4 및 오버층 5를 포함한 헤테로-에피탁시 구조체 2'이 지지기판 1 상에 형성되었다.
유리하게는, 오버층 5의 메쉬 인자는 실제로는 구조체 2 자유면 (free face)에서의 이완 재료 메쉬 인자와 동일하며; 제안된 실시예에서, 이것은 전형적으로 이완 SiGe층 4 표면상에서 변형 Si 층 (strained Si layer)이다.
또한 오버층 5는 이완 Si로 제조되는 제1층 및 상기 제1층 상에 배열되는 변형 Si로 제조되는 제2층을 포함할 수 있다. 즉, SiGe 에피탁시는 변형 Si층이 증착되기 이전에 또한 에피탁시 수행된다.
도너 웨이퍼 A의 가능한 하나의 응용은 지지기판 1 상의 에피탁시 구조체 2의 층 4 일부에서, 만일 적용될 수 있다면, 옵션 단계 14에서 구조체 2 표면에 형성된 오버층 5에서 형성된 박막을 떼어내는 것이다.
옵션 단계가 15에서 수행될 수 있고, 이것은 도너 웨이퍼 및/또는 수용 웨이퍼 표면상에 산화층을 형성하여 산화층 6을 형성하기 위한 것이고, 이 단계는 수득 최종 생성물과 관계되며, 이 경우 SeOI 구조체는 산화층에 해당되는 절연층을 포함 한다.
단계 16에서 도너 웨이퍼에 이온을 임플란트하여 (예를 들면 수소 및/또는 헬륨 이온) 에피탁시 구조체 2, 2' 두께층 내부에, 더욱 상세하게는 주어진 실시예에서 층 4 두께층 내부에서 연약영역 7를 형성한다.
다음 단계 17은 산화된 도너 웨이퍼 A와 수용 웨이퍼 B를 결합(bond)하는 것이다.
"결합"이란 밀접하고 영구적인 접촉을 형성하는 것이며 이것은 분자 결합에 해당될 수 있으며 산화된 도너 웨이퍼 및 수용 웨이퍼의 대향 표면들 사이에 이러한 두 요소들의 결합을 촉진하기 위하여 생성물질 (a product)을 추가하여 보강될 수도 있다. 어떤 경우든, 결합 단계는 통상 결합 표면들을 세척한 후 진행된다.
단계 18에서, 이러한 결합에 의해 형성된 어셈블리는 연약영역 7에서 탈리된다. 상기 언급한 바와 같이, 이러한 탈리는 예를 들면 열적 및/또는 기계적 스트레스를 이러한 어셈블리에 적용하여 수행될 수 있다.
단계 18에서 언급된 바와 같이, 따라서 결과적으로는:
- 우선, SeOI 구조체에 해당하는 포지티브 (positive) P, 이것의 표면층은 연약영역 (층 4의 일부 및 가능하게는 옵션 단계 14에서 형성된 오버층 5를 포함)으로 경계되는 층에 해당된다. 달리 말하면, 이송된 박층은 구조체 2 (및 가능하게는 2') 일부에 해당되며, 이것은 수용 웨이퍼 B와 접촉된 측면에서 연약영역에 의해 경계하여진다 (delimited).
따라서, 단계 14 및 15가 완성될 때, 얻어지는 포지티브 P는 산화층 6, 변형 실리콘 오버층 5 및 이완 SiGe 층 4 이송부 50가 연속적으로 적층된 수용 웨이퍼 B로 구성된다. 상기 이송부 50은 전형적으로 제거되어 최종 결과물은 sSOI (절연체 상의 변형 실리콘) 타입 구조체이다.
단계 14가 완성되지 않으면, 결과물은 산화층 6 및 이완 SiGe 층 4 이송부 50가 연속적으로 적층된 수용 웨이퍼 B로 구성된다. 다음 단계는 전형적으로 층 50 (이후 성장 기판으로 작용)에 실리콘층을 에피탁시 성장하여 증착하는 것이고 증착층에서의 실리콘은 이후 하부 층 50에서의 이완 SiGe 에 의해 변형된다. 최종 결과물은 SGOI (절연체 상의 SiGe 상의 변형 실리콘) 타입 구조체이다.
- 두번째, 네가티브 A'이며, 이것은 수용 웨이퍼 B에 결합되지 않은 도너 웨이퍼 부분에 해당되고, 결과적으로 지지기판 1 및 에피탁시 구조체 2, 2'의 잔여 비-이송부 40로 구성된다. 이 경우, 상기 잔여부 40은 수용 웨이퍼 B에 결합되어 남지 않은 층 4 일부에 해당된다 (왜냐하면, 이것은 탈리가 이루어지는 연약영역 7 하부이기 때문이다).
도너 웨이퍼로부터 박층을 떼어낼 때, 이 박층은 에피탁시에 의해 적층된 도너 웨이퍼 일부에서 형성된 것이고, 특히 상기 주어진 실시예 (sSOI 또는 SGOI) 구조체에서는, 네가티브는 통상 재활용되지 아니한다.
네가티브 A'를 재활용하지 않는 결과, (새로운) 도너 웨이퍼 형성 (다른 박층을 떼어내기 위한)에 있어서, 새로운 지지기판의 사용 및 단계 11 및 12의 반복에 의하여, 에피탁시 성장으로 지지기판 1 상에 층 또는 중첩층들로 구성된 구조체 2를 적층한 새로운 플레쉬 웨이퍼 형성은 필수적이다.
네가티브 A'는 재활용되지 않고, 지지기판상에 에피탁시 구조체 2를 형성하기 위하여 복잡하고, 장기적인 고가의 조작들이 반복되어야 하므로, 재활용이 되지 아니한다는 것이 불리하다는 것은 이해될 수 있는 것이다.
그러나, 본 출원인은 도너 웨이퍼 지지기판에 에피탁시 구조체 일부로부터 형성되는 박층을 떼어내기 위하여 사용된 도너 웨이퍼를 재활용하는 기술을 제안한 바 있다.
그리고, US 2004/0152284호는 Si 기판상에 에피탁시된 SiGe 층들 스택 (stack)로 구성된 에피탁시 구조체를 위한 도너 웨이퍼 재활용을 다루고 있다. 상기 문서는 특정 층, 즉 심각한 (material) 공격에 대한 장애로써 기능하는 스톱층(stop layer)이라 불리는 층을 층들 스택에 배치하는 것을 제안한다. 이러한 스톱층이 존재한다는 것은, 재활용되는 동안 재료가 선택적으로 제거될 수 있다는 것을 의미한다 (특히 선택적인 화학 에칭에 의해). 상기 문서에서 도면 7a-7f를 참조하면, 스톱층 3은 에티탁시 구조체 1를 떼어낸 후 잔여부 7의 선택적 제거를 위하여 사용된다. 이러한 선택적 재료 제거 후, 특정의 에피탁시 조작이 수행되어 구조체를 초기 에피탁시 구조체 (층 4' 에피탁시)와 유사하게 재형성시키고 이에 따라 도너 웨이퍼로 작용될 수 있는 웨이퍼를 생성하는 것이다.
그러나, 이러한 접근은 많은 단점을 가진다.
이것은 상기 스톱층을 형성하기 위하여 특정 에피틱시가 수행되어야 한다.
이것은 또한 선택적 재료 제거 단계, 및 박층이 떼어진 에피탁시 구조체를 재형성하기 위하여 추가적 에피탁시 단계가 요구된다.
그러나, 에피탁시 단계 비용은, 특히 특정 장비의 사용, 특정 가스 또는 상대적으로 긴 수행시간으로 인하여 상대적으로 높다.
따라서, 이러한 접근은 충분히 만족스럽지 못하여, 얇은 에피탁시 층을 떼어내기 위하여 사용된 네가티브에 대하여, 간단하면서도 저비용의 재활용 기법이 요구된다.
본 발명의 목적은 이러한 수요를 충족하는 것이고, 특히 SMARTCUT® 타입 이송공정에 따른 SeOI 구조체 제조 방법과 용이하게 통합될 수 있는 재활용 기법의 사용에 관한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은:
-지지기판 상에 에피탁시 성장에 의해 형성된 층으로부터 재료의 일정 두께를 제거하는 표면 예비단계;
- 수용 웨이퍼 상에 박층을 형성하고, 또한 지지기판 및 상기 에피탁시 층의 잔여 비-이송부를 포함하는 네가티브를 형성하기 위하여, 수용 웨이퍼로 상기 에피탁시 층 일부를 이송하는 단계를 포함하는, 수용 웨이퍼 상에 반도체 재료로 제조된 박층으로 이루어진 구조체 형성 방법에 있어서,
상기 표면 예비단계에서 제거되는 두께는, 상기 표면 예비 단계가 상기 네가티브에 적용되어, 표면 제거 단계에 의해 감소된 두께의 잔여부로부터 새로운 박층 형성이 가능하도록 조작되는 (adapted) 것을 특징으로 하는 방법을 제안한다.
하기 바람직한 그러나 비-제한적인 측면을 기술한다:
- 재료는 비-선택적으로 제거되며;
- 재료는 연마, 예를 들면 CMP 타입 연마에 의해 제거되며;
- 재료 제거 단계에 의해 제거되는 두께는 0.1 내지 4㎛이며;
- 네가티브가 표면 예비 단계에 사용되기 전에, 네가티브에 고정 잔여된 이송층 주변부에 해당하는 떼어지는 (taking off) 링 부분을 제거하기 위하여, 일 단계가 네가티브에 수행되며;
- 재료 제거 단계에 의해 제거되는 두께는 0.1 내지 2㎛이며;
- 링은 네가티브 에지(edge) 연마에 의해 제거되며,
- 링은 네가티브로부터 국부적 재료 제거, 예를 들면 국부 플라즈마 에칭에 의해 제거되며,
- 소위 도너 웨이퍼는 에피탁시 성장에 의해 층이 상부에 형성되는 지지기판으로 구성되며, 이송 단계는 상기 에피탁시 층 두께층 내부에 연약영역 형성, 도너 웨이퍼 및 수용 웨이퍼의 긴밀한 접촉 및 연약영역에서의 탈리 단계로 이루어지며, 네가티브 형성 후에, 네가티브에 남아있는 마이크로-공동들(cavities)이 무너지도록 (burst) 탈기(degassing) 열처리 단계가 적용되며;
- 탈기 열처리는 탈리 단계에서의 열처리에 사용된 이상의 열수지로 수행되 는 아닐링이며;
- 아닐링은 700℃ 이상의 온도에서 수행되며;
- 네가티브 표면은 탈기 열처리 후 수행되는 단계에서 세척되며;
- RCA 타입 세척이 수행되며;
- 세척 이후 산화층을 제거하기 위한 단계가 수행되며;
- 산화층은 HF 타입 화학적 에칭에 의해 제거되며;
- 에피탁시 층이 SiGe 버퍼층 상에 에피탁시 성장에 의해 형성된 이완 SiGe 층이고, 상기 버퍼층이 Si 지지 기판 상에 에피탁시 성장으로 형성되며, Ge 함량은 지지 기판과의 인터페이스로부터 점차적으로 증가하고, 이송 박층은 상기 이완 SiGe 층 일부를 포함하며, CMP 연마조작이 표면 예비 단계에서 네가티브에 적용될 때, 이완 SiGe 층의 잔여 비-제거부 표면은 압축률 2 내지 15%의 연마 패드 및 70 내지 210nm 사이즈의 실리카 입자들이 적어도 20% 함유된 슬러리를 사용하여 연마되며;
- 에피탁시 층이 이완 SiGe로 제조될 때, 표면 예비 단계 후에 에피탁시 성장에 의해 이완 SiGe로 제조된 층 상에 변형 Si 층으로 구성되는 오버층을 형성하는 단계로 구성된다.
본 발명의 기타 측면, 목적들 및 장점들은, 기 설명된 도 1 및 박층 이송을 보이는 도 2 첨부도면 및 비-제한적인 실시예로 주어지는 본 발명의 바람직한 실시에의 상세한 설명을 독해한 후 더욱 명백할 것이다.
도 2를 참조하면, 도면은 결합 단계 17 이후 단계 18에서 탈리가 발생하는 방식, 특히 네가티브 A' 표면에서 링 80 (비-이송 영역) 형성 이유를 도시한 것이다.
도 2 (단계 18)는 도너 웨이퍼 A 및 수용 웨이퍼 B가 이들 두 요소들 전체 대향 표면 영역에서 탈리되지 않는 것을 보여준다.
사실상, 이들 두 요소들 에지는 도 1에서 매우 개략적으로 급각도로 도시되지만, 모서리가 깍여있다 (chamfered).
이것은 쇼크 (shock)가 깍여있지 않은 에지에 유발할 수 있는 손실로부터 웨이퍼 노출을 제한하기 위하여 반도체 재료의 얇은 웨이퍼에서는 표준 절차이다.
따라서, 각 처리된 웨이퍼는 웨이퍼 에지에서 약 1.5mm 정도의 깍임부 (chamfer)를 가진다. 이러한 깍임부는 웨이퍼 주위에서 주변 환상 영역을 형성한다.
일반적으로 평면도 상에서 웨이퍼는 디스크-형상이라는 점에 주목된다. 또한 도 2에 도시된 깍임부들은 실측으로 도시되지 않는다는 점에 주목할 수 있다.
이러한 도면 (특히 단계 17을 참조)은 임플란트 단계 (또는 더욱 일반적으로는 연약영역이 형성되는 단계)에서 수용 웨이퍼 B와 접촉되는 표면 하부의 거의 일정한 깊이로 도너 웨이퍼 A 두께층 내부에서 웨이퍼 A 일측 에지에서 타측으로 연장되는 연약영역 7을 발생시키는 것을 보여준다.
따라서, 연약영역 7는 웨이퍼 A 주변부로 가능한 연장되며, 웨이퍼 깍인 주변부로 확장된다.
도 2 단계 17을 참조하면, 웨이퍼 A 및 수용 웨이퍼 B에 의해 형성된 어셈블리 주위에서 환상 노치 (annular notch) E 형상의 주변영역이 있고, 상기 어셈블리 주위로 약 1.5mm 정도 깊이 (도면은 실측되지 않는다는 점을 기억할 것)로 존재한다.
상기 연약영역 7은 이 노치 영역으로 확장된다.
탈리될 때 (단계 15), 연약영역 7에 의해 경계된 웨이퍼 A 층 50의 모두가 웨이퍼 A 잔여부에서 탈리되는 것이 아니다 (포지티브 P의 형성).
사실은, 층 50의 주변부에 해당되는 링 80은 웨이퍼 A에 고정되어 남고 주변으로 연장된다.
웨이퍼 잔여부에서 실질적으로 탈리된 층 50 부분은 실질적으로 수용 웨이퍼 B와 결합된 상기 층 영역에만 해당된다.
환상 노치 E 존재로 인하여, 이 영역은 중심 영역 (central region)이므로 웨이퍼 A에서 노치 E 깊이 정도의 폭을 가지는 링 80을 남긴다.
특히, 이러한 돌출 링 80은 제거되어야 되며, 따라서 이송 방법에서 유래된 네가티브는 재활용될 수 있다 (이러한 네가티브는 도 2, 단계 18에서 A' 요소에 해당된다).
또한 탈리가 표면 교란을 발생시키므로 네가티브 표면 조건은 그 중심 영역에서 개선되어야 한다.
연약영역 7의 주변부 70 (도 2)은 링 80 두께층 내부에 잔존한다는 것에 주목된다.
탈리 단계 동안, 이러한 주변부는 링 두께층 내부에 매장되어 잔존하는 마이크로-공동들 또는 공동들을 발생시킨다.
이러한 공동들은 제거되어야 하며, 이러한 마이크로-공동들이 네가티브 내부에 매장되어 잔존한다면, 기타 열처리가 네가티브에서 재활용되는 웨이퍼에 수행될 때 이들은 팽창 또는 무너질 수 있기 때문이다.
이러한 무너짐 (burst)은 네가티브 표면 하부로 입자들을 분출할 수 있고, 이것은 양호한 조건하에서 재사용될 수 없을 것이다.
그러나, 네가티브를 이러한 열처리 (예를 들면 산화층으로 커버하기 위한 - 단계 14, 또는 연약영역에서 탈리를 수행하기 위한 - 단계 18)에 노출시켜 이를 재활용할 수 있으면 바람직할 것이다.
따라서, 만일 네가티브가 재 사용되려면:
- 링 80의 제거,
- 네가티브에 매장되어 잔존하는 연약영역의 주변부 70의 제거,
- 전(全) 네가티브 표면 조건의 개선이 필요하다.
네가티브 A'가 얻어진 후, 상기 네가티브 A' 열처리가 달성되어 네가티브 에지에서의 마이크로-공동들을 무너뜨릴 수 있다 (연약영역의 부분 70에 해당). 이러한 열처리는 또한 링의 탈기 열처리라 언급된다.
이러한 열처리는 모든 이러한 에지 결함을 제거하기 위하여 충분히 큰 열수지를 가지는 아닐링일 수 있다
따라서, 특히 이러한 열수지는 네가티브를 생성하였던 도너 웨이퍼에 적용된 열처리들 (특히 도너 웨이퍼 A로부터의 네가티브 탈리를 위한 아닐링) 수지보다 더욱 커야한다. 이들 처리는 마이크로-공동들을 무너뜨리기에 충분하지 않다.
마이크로-공동들을 제거하기 위한 목적의 이러한 아닐링은 따라서 네가티브 구성 동안에 노출된 온도들 이상의 온도에서 (달리 말하면 특히 탈리를 유발하는 아닐링 온도 이상의 온도) 수행되는 아닐링일 수 있다.
예를 들면, 이러한 아닐링은 700℃ 이상의 온도에서 수행될 수 있다.
이러한 아닐링은 중성 또는 산화 분위기 (아르곤, 질소, 등)에서 수행될 수 있다.
이러한 아닐링은 또한 '평탄 (smoothing)' 분위기, 예를 들면 수소를 함유하는 분위기에서 수행될 수 있어 네가티브 표면 거칠기를 줄일 수 있다.
탈기 열처리 후, 예를 들면 RCA 타입 세척을 적용하여 네가티브의 표면 세척이 수행될 수 있다.
전형적으로는, RCA 세척단계는 결합 표면을 다음의 것들과 순서대로 처리하는 것으로 구성된다:
- 암모늄 하이드록사이드 (NH4OH), 과산화수소 (H2O2) 및 이온제거 수의 혼합물을 포함하는 'SC1 (표면 클린 1)'으로 알려진 용액의 제1 배스(bath),
- 염산 (HCl), 과산화수소 (H2O2) 및 이온제거 수의 혼합물을 포함하는 'SC2 (표면 클린 2)'로 불리는 용액의 제2 배스.
제1 배스는 주로 웨이퍼 표면에 존재하는 분리된 입자들을 제거하고 표면을 친수성으로 만들기 위하여 사용되는 것이고, 제2 배스는 금속성 오염물들을 제거하기 위하여 특별히 사용되는 것이다.
이러한 세척 단계 후, 네가티브 표면의 일부를 덮고 있는 산화층을 제거할 수 있다 (전형적으로는 상기 언급된 링 및 배면 - 및 또한 만일 선행 탈기 열처리가 산화 분위기에서 수행되었다면, 네가티브 전(全) 표면).
이것은 화학적 에칭, 예를 들면 HF 에칭으로 수행될 수 있다.
이 단계는 만일 네가티브가 산화되지 아니한 도너 웨이퍼에서 유래된 경우에는 생략될 수 있다는 점에 주목된다.
본 발명은 표면 예비 단계에서 네가티브 A'가 도너 웨이퍼로 사용되는 도 1에 도시된 이송 방법을 제안한다.
달리 말하면, 네가티브 A'는 마치 '플레쉬' 웨이퍼인 양 기존 이송 방법 단계 13에 '삽입'되는 것이다. 도 1에서 화살표 R은 이러한 '삽입'을 보여준다.
이러한 네가티브 A'는 도 1에서 도시된 단계 18 탈리 후에 형성된 타입이다. 언급한 바와 같이, 탈기 열처리는 유리하게 이러한 네가티브에 수행되며, 형성 후 및 표면 예비 단계에서의 도너 웨이퍼로 사용되기 전, 세척 및 탈산화를 동반하거나 하지 않을 수 있다.
본 발명에 의한 방법에 있어서, 표면 처리 단계는 따라서 네가티브 A'에 적용되며, 달리 말하면 지지기판 1에 에피탁시된 구조체 2의 잔여 비-제거 부분 40에 적용된다 (층 및 중첩층들).
표면 예비 단계에서 제거되는 두께는 특히, 상기 표면 예비 단계를 네가티브 에 적용하여 상기 잔여부 두께를 감소시키고 새로운 박층의 제거가 상기 감소 두께를 가지는 잔여부에서 직접 가능하도록 설계된다.
특히, 상기 목적은 링을 제거하고 에피탁시 층 4의 잔여부 표면조건을 개선하기 위하여 충분한 두께를 소모시키는 것이다.
네가티브에 적용하는 표면 예비 단계는 플레쉬 웨이퍼에 통상 적용된 것과 동일한 타입 (특히 동일한 장비에 의함)이다. 따라서, 본 발명은 플레쉬 도너 웨이퍼를 위한 종래 표면 예비 단계를 적용하여 명백하게 재활용되는 수단을 제공한다. 이러한 종래 방법에서 기 존재하는 단계는 간단하게 개선되어 재활용을 가능하게 한다 (특히 더 큰 두께층 소모를 위하여).
달리 말하면, 탈리 단계 18에서 유래하는 네가티브 A'를 표준 박층 이송 방법에 직접 재통합하는 것이 가능할 수 있고 (예를 들면, SMARTCUT® 공정을 사용하여 SeOI 타입 구조체를 제조하기 위하여), 더욱 상세하게는 이것을 재통합하여 표면 예비 단계 13은 고가의 에피탁시 단계 12를 거치지 않고 직접 수행될 수 있다.
이러한 표면 예비 단계는 또한 잔여부의 표면 조건을 새로운 박층 제거와 양립될 수 있도록 하는 수단을 제공한다.
플레쉬 도너 웨이퍼를 위한 표면 예비 단계에서, 20nm 정도의 두께가 일반적으로 제거되고 에피탁시 구조체 2의 표면을 제조한다. 링 두께는 전형적으로 200nm 정도이고, 따라서 종래 표면 예비 단계는 더 큰 두께를 소모하도록 조절되어 네가티브에 적용될 수 있다.
따라서 본 발명에 의한 방법의 일 장점은 네가티브는 기존 제조 라인에 삽입될 수 있다는 사실에 있다. 따라서 특히 상기 언급된 US 2004/0152284 문서에 제안된 방법과 달리, 네가티브 재활용을 위한 특정의 기술을 실시할 필요가 없다. 특히, 선택적 에칭 또는 에피탁시 타입 조작과 같은 추가적인 조작이 수행될 필요가 없다.
이것은 특히 본 발명이 표준 장비로 적용될 때 (화학적 에칭은 특수 장치가 요구된다) 선택적 재료 제거 (특히 화학적 에칭)와 관련된 단점을 해결한다는 점에 주목된다.
예를 들면, 재료는 층 4의 잔여부 40 (도 1 참조)을 연마하여 제거될 수 있다.
특히, 여기서의 목적은 링 80을 제거하기 위하여 네가티브 A' 표면을 연마하는 것이다.
이러한 연마는 또한 네가티브 전(全) 표면 거칠기를 새로운 박층 이송이 가능한 필요 수준으로 낮출 수 있다. 전형적으로, 이러한 목적은 거칠기를 10 × 10 um2 AFM에서 2 Å RMS 이하로 줄이는 것이다.
유리하게는, 연약영역 7의 부분 70은 마이크로-공동들을 무너뜨리는 탈기 열처리로 중화되었으므로, 이 부분 70은 선행 열처리가 없었을 때 연마에서 발생될 수 있는 문제는 없을 것이라는 점에 주목된다 (연마 중 무너짐, 또는 매장되어 남은 마이크로-공동들은 연속되는 열처리에서 무너질 수 있다).
연약영역의 부분 70에서 마이크로-공동들이 무너졌고, 이것은 링을 연약하게 하며 연마시 링 제거에 유리하다는 사실에 따라 링 연마가 원할하다는 점에 주목된다.
표면 예비 단계는 잔여부 40에서 두께 Tr을 제거한다.
낮아진 두께를 가지는 잔여부에서 새로운 박층 이송이 가능하게 하기 위하여, 제거되는 최소 두께는 특히 링 두께 및 도달되어야 할 표면 조건에 따라 다르다. 제거되는 최대 두께는 줄어둔 두께를 가지는 잔여부가 Ts 두께의 박층 이송이 더 이상 불가능한 두께 이하의 최소 두께 Tm 보다 더 두꺼워야 한다.
플레쉬 웨이퍼 A에 대한 표면 예비 단계 13 이후 두께 Ti (1 내지 50um)의 층 4를 고려하자. 임플란트 단계 16 및 탈리 단계 17에 이어, 층 4의 잔여부 40의 두께는 Ti-Ts이고, 여기서 Ts는 제거된 박막 50 두께이다.
네가티브 표면 예비 단계에 이어, 잔여부 40의 두께는 Ti-(Ts+Tr)이다.
따라서, 각 재활용 단계에서, (Ts+Tr)는 떼어내기 (Ts) 및 링 제거와 표면 예비를 위한 재료 제거 (Tr) 결과 제거되는 두께이다.
따라서 Ti-N.(Ts+Tr) > Tm에 따라 가능한 재활용 조작 횟수 N을 계산할 수 있다. N 횟수의 예는 본 발명에 의한 방법을 적용하기 위한 특별한 경우를 대표한다.
여기서 주어진 실시예에서 최소 두께 Tm은 전형적으로는 0.4um라는 점에 주목된다.
최소 두께 Tm에 도달하면 (여러 재활용 사이클 후, 또는 한번의 재활용 사이 클 후), 층 4의 에피탁시 성장에 의해 다른 적층이 수행될 수 있으나, 하부 버퍼층 3을 다시 생성할 필요는 없다는 점에 주목된다. 이 결과 도 1 참조번호 12로 도시되는 에피탁시 성장의 시간 및 비용에서 절감이 이루어진다.
명백하게, 이러한 층 4의 에피탁시 성장에 의한 새로운 적층은 또한 최소 두께 Tm에 도달되기 전에도 수행될 수 있다. 예를 들면, 이러한 새로운 적층은 네가티브에 적용되는 재료 제거 각 단계 이후, 두께 Ti의 층 4를 재생성하기 위하여 규칙적으로 수행될 수 있다.
sSOI 구조체가 제조될 때, 단계 14가 수행되어 오버층 5를 형성한다는 점에 주목된다. 언급한 바와 같이, 이러한 단계는 이완 SiGe로 제조된 제1층의 에피탁시 수행 및 이어 상기 제1층 상에 배열되는 변형 Si 층의 에피탁시 수행에 의해 이루어진다. 이러한 경우 및 언급된 층 4의 새로운 적층과 유사한 경우에, 이완 SiGe의 제1층은 네가티브에 적용되는 표면 예비 단계 이후 및 변형 Si층의 새로운 적층 이전에 에피탁시될 수 있다.
표면 예비 단계 기술로 돌아와서, 연마는 비-선택적 재료 제거 연마와 같은 종래의 방법으로 수행될 수 있으며, 이것은 회전 연마 헤드를 사용하고, (헤드 회전축과 평행한 회전축으로) 자유 회전하는 연마판에 대향하여 회전하고, 상기 연마판은 연마패드로 덮여있으며, 네가티브는 헤드 및 판 사이에 삽입되고, 표면은 판을 덮고 있는 패브릭 패드에 대향되어 연마된다.
유리하게는, 연마는 헤테로-에피탁시 구조체에서 재료 제거에 적절할 수 있으며, 예를 들면 출원인에 의한 2004.6.8.자 출원되고 미공개된 국제특허출원 PCT/EP2004/006186에 기술된 타입의 연마일 수 있다.
전형적으로, 이러한 목적은 2 내지 15% 압축률을 가지는 연마 패드 및 70 내지 210nm 사이즈의 실리카 입자들이 적어도 20% 함유된 연마액 (슬러리)을 사용하는 화학적 기계적 연마 (CMP)를 수행하는 것이다.
본 발명의 특히 유리한 하나의 실시예에 의하면, 표면 예비 단계가 네가티브에 적용될 때, 링의 최소한 일부를 제거하기 위한 단계가 상기 표면 예비 단계 이전에 수행되는 것이다.
만일 링의 최소 일부가 선행하여 제거되면, 링이 최소한 일부가 미리 제거되지 않은 경우보다 낮은 연마가 가능할 것이다.
예를 들면, 에피탁시 구조체의 잔여부 40에서 대한 표면 제거 단계 동안 소모되는 두께 Tr은 링이 미리 제거되지 않은 경우에는 전형적으로 0.1 내지 4um이다. 이러한 두께 Tr은 링이 선행하여 제거될 때는 0.1 내지 2um 정도이다.
여기서 링이 미리 제거되지 않은 실시예에서 두께 Tr은 일반적으로 링의 두께 보다 더 크다는 점에 주목된다. 통상적으로 웨이퍼 주변부 (링이 위치한)에서 CMP를 수행하는 것은 어려우므로, 링 두께보다 더 큰 두께를 소모하는 것이 요구된다.
링 제거 단계의 장점은 네가티브의 표면 예비 단계 동안 제거되는 두께를 제한한다는 사실에 있다. 이러한 더 낮은 두께를 소모하면 재활용 가능 횟수를 높일 수 있다.
더욱이, 소모되는 두께는 플레쉬 웨이퍼를 위한 기존 표면 예비 단계 동안에 소모되는 두께와 가깝다. 따라서 이러한 본 발명의 유리한 실시예는 본 분야 기술에 의한 방법의 약간의 변형을 요구할 뿐이라는 점에서 장점이 있다.
링 제거는:
- 네가티브 에지 연마에 의한 링 두께를 감소시키도록 변형된 소위 '에지 연마' 기법을 사용한다. 이러한 기법에서, 두개의 다른 연마판들이 적용되며, 각 판은 연마패드로 덮여있고, 여기에 연마액이 전달된다. 예를 들면, 네가티브 표면에서 15° 경사진 상부 판 Ps는 22° 경사진 하부 판 Pi와 함께 사용될 수 있다. 각도를 조절하여, 웨이퍼 내부 다소 정도로 지나갈 수 있다는 것은 이해될 수 있다. 링 두께를 소모하는 것 외에, 이러한 기법은 또한 웨이퍼 에지 주위의 깍임부 (chamfer)를 재구성하는 수단을 제공하는 것이다.
- 국부 재료 제거 기법에 의해, 예를 들면 DCP (건식 화학 연마법) 타입 기법을 사용한다. 예를 들며, 국부 플라즈마 에칭은 네가티브 중앙부에 마스크를 배치하고 플라즈마 에칭 (H2 또는 O2)을 적용하여 마스크에 의해 보호되지 않은 네가티브 부분의 두께를 소모시킬 수 있고, 달리 말하면 링을 소모할 수 있다.
상기 제안된 발명에 따른 유리한 실시예의 예시가 하기 주어지며, 이때 층 4 초기 두께 Ti (달리 말하며, 플레쉬 웨이퍼에 적용되는 제1 표면 예비 단계 이후)는 10um (Ti는 통상 1 내지 50um)이다.
0.2um 두께 Ts 박층 제거를 고려할 것이다 (Ts 는 통상 0.05 내지 0.5um).
박층은 SMARTCUT® 이송 방법을 사용하여 제거되며, 재활용 동안 링은 제거되고 재료는 비-선택적으로 에피탁시 구조체의 잔여부 40에서 CMP 타입 연마를 사용하여 두께 Tr이 0.5um 되도록 제거된다.
가능한 재활용 조작 횟수 N은 13이다.
Claims (17)
- -지지기판(1) 상에 에피탁시 성장에 의해 형성된 층(4)으로부터 재료의 일정 두께(Tr)를 제거하는 표면 예비단계(13);- 수용 웨이퍼(B) 상에 박층을 형성하고, 또한 지지기판(1) 및 상기 에피탁시 층의 잔여 비-이송부 (40)를 포함하는 네가티브 (A')를 형성하기 위하여, 수용 웨이퍼(B)로 상기 에피탁시 층 일부 (5,50)를 이송하는 단계를 포함하는, 수용 웨이퍼(B) 상에 반도체 재료로 제조된 박층(5,50)으로 이루어진 구조체(structure) 형성 방법에 있어서,상기 표면 예비단계에서 제거되는 두께(thickness, Tr)는, 상기 표면 예비 단계가 네가티브(A')에 적용되어, 표면 제거 단계에 의해 감소된 두께의 잔여부(40)로부터 새로운 박층 형성이 가능하도록 조작되는 (adapted) 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 재료 제거는 비-선택적으로 제거되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 재료 제거는 연마, 예를 들면 CMP 타입 연마에 의해 제거되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 재료 제거에 의해 제거되는 두께는 0.1 내지 4㎛인 것을 특징으로 하는, 구조체 형성방법.
- 선행 항들 중 어느 하나의 항에 있어서, 네가티브가 표면 예비 단계에 사용되기 전에, 네가티브(A')에 고정 잔여된 이송층(5,50) 주변부에 해당하는 떼어지는 (taking off) 링(80) 부분을 제거하기 위한 단계가 네가티브에 수행되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 재료 제거에 의해 제거되는 두께는 0.1 내지 2㎛인 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 링은 네가티브 에지(edge) 연마에 의해 제거되는 것을 특징으로 하는, 구조체 형성방법.
- 제5항 및 6항의 어느 하나의 항에 있어서, 링은 네가티브로부터 국부적 재료 제거, 예를 들면 국부 플라즈마 에칭에 의해 제거되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항들 중 어느 하나의 항에 있어서, 소위 도너 웨이퍼(A)는 에피탁시 성장에 의해 층(4)이 상부에 형성되는 지지기판(1)으로 구성되며, 이송 단계는 상기 에피탁시 층(4) 두께층 내부에 연약영역(7) 형성, 도너 웨이퍼 및 수용 웨이퍼의 긴밀한 접촉(17) 및 연약영역(7)에서의 탈리단계(18)로 이루어지며, 네가티브(A') 형성 후에, 네가티브(A')에 남아있는 마이크로-공동들(cavities, 70)이 무너지도록 (burst) 탈기(degassing) 열처리 단계가 적용되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 탈기 열처리는 탈리 단계에서의 열처리에 사용된 이상의 열수지로 수행되는 아닐링인 것을 특징으로 하는, 구조체 형성방법,
- 선행 항에 있어서, 아닐링은 700℃ 이상의 온도에서 수행되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 세 항들 중 어느 하나에 있어서, 네가티브(A') 표면은 탈기 열처리 후 수행되는 단계에서 세척되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, RCA 타입 세척이 수행되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 두 항들 중 어느 하나의 항에 있어서, 세척 이후 산화층을 제거하기 위한 단계가 수행되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항에 있어서, 산화층은 HF 타입 화학적 에칭에 의해 제거되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항들 중 어느 하나의 항에 있어서, 에피탁시 층이 SiGe 버퍼층(3) 상에 에피탁시 성장에 의해 형성된 이완 SiGe층(4)이고, 상기 버퍼층이 Si 지지기판(1) 상에 에피탁시 성장으로 형성되며, Ge 함량은 지지기판(1)과의 인터페이스로부터 점차적으로 증가하고, 이송 박층은 상기 이완 SiGe층(4) 일부를 포함하며, CMP 연마조작이 표면 예비 단계에서 네가티브에 적용되며, 이때 압축률 2 내지 15%의 연마 패드 및 70 내지 210nm 사이즈의 실리카 입자들이 적어도 20% 함유된 슬러리를 사용하여 연마되는 것을 특징으로 하는, 구조체 형성방법.
- 선행 항들 중 어느 하나의 항에 있어서, 에피탁시 층(4,40)이 이완 SiGe 층이며, 표면 예비 단계 후에, 이완 SiGe로 제조된 층 (4,40) 상에 변형 Si 층으로 구성되는 오버층(5)을 형성하는 에피탁시 성장 단계를 포함하는 것을 특징으로 하는, 구조체 형성방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0510596A FR2892228B1 (fr) | 2005-10-18 | 2005-10-18 | Procede de recyclage d'une plaquette donneuse epitaxiee |
| FR0510596 | 2005-10-18 | ||
| US11/386,967 US20070087526A1 (en) | 2005-10-18 | 2006-03-21 | Method of recycling an epitaxied donor wafer |
| US11/386,967 | 2006-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070042457A true KR20070042457A (ko) | 2007-04-23 |
| KR100840428B1 KR100840428B1 (ko) | 2008-06-20 |
Family
ID=37771120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060099717A KR100840428B1 (ko) | 2005-10-18 | 2006-10-13 | 에피탁시된 도너 웨이퍼 재활용 방법 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1777735A3 (ko) |
| JP (1) | JP2007116161A (ko) |
| KR (1) | KR100840428B1 (ko) |
| SG (1) | SG131874A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101007273B1 (ko) * | 2007-06-06 | 2011-01-13 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 | 배제 영역을 가지지 않는 에피택시를 위한 구조의 제조방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2015354A1 (en) * | 2007-07-11 | 2009-01-14 | S.O.I.Tec Silicon on Insulator Technologies | Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate |
| DE102007032969A1 (de) | 2007-07-16 | 2009-01-29 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Vorrichtung zum Vorauserkennen von Schubbetriebsphasen eines Fahrzeugs |
| KR100873299B1 (ko) | 2007-08-20 | 2008-12-11 | 주식회사 실트론 | Ｓｓｏｉ 기판의 제조방법 |
| FR2928775B1 (fr) | 2008-03-11 | 2011-12-09 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semiconducteur sur isolant |
| FR2929758B1 (fr) * | 2008-04-07 | 2011-02-11 | Commissariat Energie Atomique | Procede de transfert a l'aide d'un substrat ferroelectrique |
| FR3048548B1 (fr) | 2016-03-02 | 2018-03-02 | Soitec | Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant |
| JP2019527477A (ja) * | 2016-07-12 | 2019-09-26 | キューエムエイティ・インコーポレーテッド | ドナー基材を再生するための方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3500063B2 (ja) * | 1998-04-23 | 2004-02-23 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
| US6524935B1 (en) * | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
| FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
| US7008857B2 (en) * | 2002-08-26 | 2006-03-07 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Recycling a wafer comprising a buffer layer, after having separated a thin layer therefrom |
| WO2004061943A1 (en) * | 2003-01-07 | 2004-07-22 | S.O.I.Tec Silicon On Insulator Technologies | Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof |
| JP2004247610A (ja) * | 2003-02-14 | 2004-09-02 | Canon Inc | 基板の製造方法 |
| FR2855909B1 (fr) * | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat |
| FR2858462B1 (fr) * | 2003-07-29 | 2005-12-09 | Soitec Silicon On Insulator | Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique |
| FR2867310B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
-
2006
- 2006-10-05 EP EP06121833A patent/EP1777735A3/fr not_active Withdrawn
- 2006-10-10 SG SG200607051-0A patent/SG131874A1/en unknown
- 2006-10-13 KR KR1020060099717A patent/KR100840428B1/ko not_active IP Right Cessation
- 2006-10-18 JP JP2006284086A patent/JP2007116161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101007273B1 (ko) * | 2007-06-06 | 2011-01-13 | 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 | 배제 영역을 가지지 않는 에피택시를 위한 구조의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1777735A2 (fr) | 2007-04-25 |
| SG131874A1 (en) | 2007-05-28 |
| EP1777735A3 (fr) | 2009-08-19 |
| KR100840428B1 (ko) | 2008-06-20 |
| JP2007116161A (ja) | 2007-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100840428B1 (ko) | 에피탁시된 도너 웨이퍼 재활용 방법 | |
| US20070087526A1 (en) | Method of recycling an epitaxied donor wafer | |
| JP3385972B2 (ja) | 貼り合わせウェーハの製造方法および貼り合わせウェーハ | |
| US7018910B2 (en) | Transfer of a thin layer from a wafer comprising a buffer layer | |
| KR100855083B1 (ko) | 타겟 기판에 결합된 박막을 구비하는 적층 구조의 제조 방법 | |
| US8314007B2 (en) | Process for fabricating a heterostructure with minimized stress | |
| US7276428B2 (en) | Methods for forming a semiconductor structure | |
| JP4674844B2 (ja) | 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法 | |
| US20050029224A1 (en) | Detachable substrate or detachable structure and method for the production thereof | |
| KR20110086038A (ko) | 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비 | |
| US7972939B2 (en) | Transfer method with a treatment of a surface to be bonded | |
| US20110195560A1 (en) | Method of producing a silicon-on-sapphire type heterostructure | |
| TWI492275B (zh) | The method of manufacturing the bonded substrate | |
| JP2001345435A (ja) | シリコンウェーハ及び貼り合わせウェーハの製造方法、並びにその貼り合わせウェーハ | |
| KR100733112B1 (ko) | 접합웨이퍼의 제조방법 | |
| US6113721A (en) | Method of bonding a semiconductor wafer | |
| KR100882380B1 (ko) | 도너웨이퍼 양면으로부터의 반도체 재료 박막 제조방법 및 이에 의한 반도체-온-절연체 구조체 | |
| CN109155277B (zh) | 制造应变绝缘体上半导体衬底的方法 | |
| WO2006109614A1 (ja) | Ｓｏｉウェーハの製造方法およびこの方法により製造されたｓｏｉウェーハ | |
| JP3707200B2 (ja) | 半導体基板の製造方法 | |
| KR100854856B1 (ko) | 버퍼층을 포함하는 웨이퍼를 그것으로부터 층을 취한 후에기계적으로 재활용하는 방법 | |
| US20090325362A1 (en) | Method of recycling an epitaxied donor wafer | |
| JPH05226305A (ja) | 張合せウェハの製造方法 | |
| JP4846363B2 (ja) | 薄層除去後のバッファ層を有するウエハの再利用 | |
| KR102568640B1 (ko) | 도너 기판의 잔류물을 제조하는 방법, 그 방법에 의해 제조된 기판 및 그 기판의 사용 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110613 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |