KR20070027619A - 휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템 - Google Patents

휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템 Download PDF

Info

Publication number
KR20070027619A
KR20070027619A KR1020067027314A KR20067027314A KR20070027619A KR 20070027619 A KR20070027619 A KR 20070027619A KR 1020067027314 A KR1020067027314 A KR 1020067027314A KR 20067027314 A KR20067027314 A KR 20067027314A KR 20070027619 A KR20070027619 A KR 20070027619A
Authority
KR
South Korea
Prior art keywords
refresh
bank
target
memory
volatile memory
Prior art date
Application number
KR1020067027314A
Other languages
English (en)
Other versions
KR100870478B1 (ko
Inventor
페리 윌만 주니어. 레마클루우스
로버트 마이클 왈커
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20070027619A publication Critical patent/KR20070027619A/ko
Application granted granted Critical
Publication of KR100870478B1 publication Critical patent/KR100870478B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 시스템에 관한 것이다. 메모리 시스템은 각각이 다수의 뱅크를 갖는 휘발성 메모리, 및 휘발성 메모리가 오토-리프레시 모드에 관련하도록 구성된 메모리 제어기를 포함하며, 메모리 제어기는 타겟 뱅크 어드레스를 휘발성 메모리에 제공하도록 추가로 구성된다. 휘발성 메모리는 오토-리프레시 모드에서 오토-리프레시 동작을 실행하도록 구성되며, 오토-리프레시 동작은 타겟 뱅크 어드레스에 의해 식별된 타겟 뱅크에 대해 실행된다. 타겟 뱅크가 아닌 다수의 뱅크에서 나머지 뱅크는 메모리 액세스에 유용한 반면 오토-리프레시 동작은 타겟 뱅크에 대해 실행된다.

Description

휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는 방법 및 시스템{METHOD AND SYSTEM FOR PROVIDING INDEPENDENT BANK REFRESH FOR VOLATILE MEMORIES}
본 출원은 2004년 5월 27일 출원된 미국 가출원 No.60/575,333을 우선권으로 청구한다. 본 발명은 통상적으로 메모리 장치에 관한 것으로, 특히 휘발성 메모리에 대한 독립적인 뱅크 리프레시를 제공하는 방법 및 시스템에 관한 것이다.
휘발성 메모리는 다수의 어레이(또는 뱅크)로 통상적으로 구성된 저장 매체이다. 각각의 뱅크는 행 및 열로 "메모리 셀"의 매트릭스로 추가로 구성되는데, 각각의 열은 메모리의 입력/출력(I/O) 폭으로 분할된다. 메모리 내의 위치는 뱅크, 행 및 열로 유일하게 지정된다. 메모리 제어기는 데이터의 뱅크, 행 및 열 위치를 나타냄으로써 메모리로부터 데이터를 수신하는데 사용될 수도 있다. 예를 들어, 16 비트 외부 데이터 버스를 갖는 4중 뱅크 128Mb 메모리의 경우, 가능한 논리적 어드레스 맵핑은 9비트 열 컬럼 어드레스, 2비트 뱅크 어드레스 및 12비트 행 어드레스를 포함한다.
메모리 위치를 판독 또는 기록하기 전에, 대응하는 행이 우선 오픈되어야 한다. 행을 오프닝하는 프로세스는 행 대 열 지연을 나타내는 최소수의 클록 사이 클, tRCD를 필요로 한다. 일단 행이 오픈되면, 행 내의 열 어드레스는 원하는 대로 기록 또는 판독될 수 있다. 동기 DRAM(SDRAM)과 같은 소정의 동적 랜덤 액세스 메모리(DRAM)의 경우, 뱅크당 단지 하나의 행이 소정의 시간에 오픈 상태를 유지하며; 연속한 메모리 액세스가 동일한 뱅크 내에서 실행되지만, 상이한 행에서는 현재 행을 클로징하고 새로운 행을 오프닝하는 것을 필요로 한다.
동적 휘발성 메모리의 경우, 각각의 셀은 데이터 무결성을 유지하기 위해 평균 간격, tREFI에서 주기적으로 리프레시되거나 에너지가 재공급되어야 한다. 셀들은 시간의 경과에 따라 방전될 수도 있는 전하를 저장하는 캐패시터 주위에 설계되기 때문에, 리프레시되어야 한다. 리프레시는 메모리의 셀들을 재충전하거나 에너지를 재공급하는 프로세스이다. 셀들은 통상적으로 한 번에 한 행씩 리프레시된다. 현재 휘발성 메모리를 리프레시하도록 설계된 다수의 방법이 존재한다. 전부는 아니지만, 이들 방법의 일부는 실행 및/또는 전력에서 높은 비용을 초래한다. 예를 들어, 현대의 디지털 시스템의 휘발성 메모리의 리프레시를 제어하는데 일반적으로 사용되는 두 가지 통상의 방법 및 기술이 존재한다. 일 방법은 메모리 상에서 유용한 내장형 리프레시 메카니즘을 이용하여 리프레시할 필요가 있는 행 및 뱅크의 트랙을 추적하기 위해 메모리에 의존하며; 다른 방법은 리프레시할 필요가 있는 행 및 뱅크를 추적하기 위해 메모리 제어기에 의존한다.
첫 번째 통상적으로 이용되는 방법은 휘발성 메모리의 오토-리프레시 및 셀프-리프레시 기능에 의해 실행된다. 이러한 기능은 메모리의 내장 리프레시 어드 레스를 이용한다. 메모리의 능동적인 사용 동안, 만일 리프레시 사이클이 필요하면, 메모리 제어기는 모든 뱅크를 프리차지하고, 이어 내부 리프레시 사이클을 나타내도록 메모리에 지시하기 위해 오토-리프레시 명령을 이용한다. 오토-리프레시 명령을 수신할 때, 메모리는 내부 리프레시 어드레스 카운터를 증가시키고 내부 리프레시 사이클을 실행시킨다. 오토-리프레시 모드에서, 메모리는 어떤 행/뱅크가 관련된 행을 통해 리프레시 사이클 및 사이클을 실행할지를 결정하기 위해 자신의 내부 리프레시 어드레스에서 리프레시 어드레스를 이용한다. 일 실시예에서, 내부 리프레시 어드레스 카운터는 행 어드레스 레지스터 및 뱅크 어드레스 레지스터를 포함한다. 내부 리프레시 어드레스 카운터는 리프레시 클록에 의해 제어된다. 뱅크 어드레스 레지스터는 행 어드레스 레지스터가 증가하게 하는 뱅크 어드레스 레지스터의 실행으로 각각의 메모리 뱅크를 통해 순환하도록 증가된다. 다른 구현예는 모든 뱅크가 동시에 리프레시되기 때문에 뱅크 어드레스 레지스터를 갖지 않는다.
현재의 비동시 뱅크 오토-리프레시 구현의 단점은, 메모리 제어기가 어떤 내부 뱅크기 리프레시될지를 모르기 때문에, 메모리 제어기는 오토-리프레시 명령을 나타내기 전에 모든 오픈 행을 클로즈할 필요가 있다. 그 결과, 오토-리프레시 시퀀스 동안 메모리 데이터 버스 유용성은 제로이다. 기껏해야, 이러한 시퀀스는 tRP+tRFC+tRCD 사이클을 필요로 하는데, 여기서, tRP는 행 프리차지 지연이며, tRFC는 리프레시 사이클 시간이며, tRCD는 행 대 열 지연을 나타낸다. 133MHz 메모리의 경 우, 이는 16클록 사이클(120ns)일 수 있다. 이러한 사이클은, 메모리 데이터 버스가 이러한 기간 동안 유용하지 않기 때문에, 종종 쓸모없는 사이클로 언급된다.
비사용 기간 동안, 메모리 제어기는 셀프 리프레시 모드에서 메모리를 대체할 수도 있다. 셀프 리프레시 모드에서, 메모리는 메모리의 행을 리프레시하기 위해 리프레시를 생성하도록 자신 고유의 내부 클록 및 리프레시 어드레스 카운터를 사용한다. 이러한 방법은, 셀프-리프레시 모드가 사용될 수 있기 때문에, 휴지 상태 동안 전력을 절약하는데 유용하다. 셀프-리프레시 상태는 적은 양의 전력을 사용하며, 메모리를 리프레시함으로써 메모리의 콘텐츠를 유지한다. 필요한 적은 양의 전력으로 인해, 이러한 방법은 통상적으로 낮은 전력 애플리케이션을 위해 사용된다.
제2의 방법이 전술한 메모리 데이터 버스에 대한 쓸모없는 사이클을 방지하기 위해 종종 사용된다. 이러한 제2의 방법에 따르면, 리프레시의 제어는 메모리 제어기를 통해 효과를 얻는다. 이러한 방법은 메모리에 대해 유용한 소정의 내장형 리프레시 메카니즘을 사용하지 않는다. 이러한 방법하에서, 일정하게 주어진 간격(tREFI)에서, 메모리 제어기는 명백하게 뱅크/행 어드레스 조합을 이용하여 연속한 방식으로 행을 오픈 및 클로징하여 리프레시를 생성한다. 리프레시 레이트를 결정하는 리프레시 클록 및 뱅크/열 어드레스 조합은 메모리 제어기의 내부에 있다. 이러한 방법은 고속/고성능 애플리케이션에 최적이다. 이러한 방법은 메모리 제어기가 특정한 메모리 뱅크를 리프레시하게 하는 반면, 다른 메모리 뱅크가 액세 스를 위해 오픈 상태를 유지하게 하여 고성능을 달성하며; 다른 뱅크에 대한 판독 및 기록이 통상적으로 병렬로 그리고 방해 없이 연속할 수 있다. 이러한 방법에 대한 단점은 시스템 전력 다운 또는 긴 휴지 상태 동안, 메모리 제어기가 메모리를 리프레시하지 않을 경우, 메모리는 셀프 리프레시 상태를 유지할 수 없다. 전술한 바와 같이, 셀프 리프레시 상태는 대부분의 휘발성 메모리의 내장형 기능이다. 메모리의 셀프 리프레시 기능이 메모리의 리프레시 어드레스 카운터에 저장된 리프레시 어드레스(즉 행/뱅크 어드레스)를 증가시키기 때문에, 메모리 제어기에 독립적으로, 메모리에 의해 유지된 리프레시 어드레스는 메모리 제어기와 일치 또는 조화하지 않기 때문에 사용될 수 없다.
리프레시 동작은 각각의 리프레시 사이클이 메모리가 데이터 액세스가 이용가능하지 않는 휴지 상태로 있는 것을 강제하기 때문에 메모리 서브시스템의 성능을 감소시킬 수 있다. 예를 들어, 만일 리프레시 사이클이 특정 메모리 뱅크에 대해 요구되는 반면, 이러한 뱅크가 활성 상태에 있다면, 뱅크는 리프레시 동작이 발생할 수 있도록 셧다운되어야 한다. 뱅크의 셧다운은 실행될 어떠한 데이터 동작도 지연되어야 함을 의미하며, 결국 시스템 성능에 영향을 미친다.
소정의 현재 방식은 리프레시 동작의 성능에 대한 악영향을 감소시키기에 유용한다. 이러한 방식은 통상적으로 요구된 리프레시 레이트보다 더 높은 레이트를 이용하는 것을 포함함으로써, 더 많은 메모리 뱅크가 예정된 리프레시 기간 내에서 리프레시될 수 있게 한다. 더 많은 메모리 뱅크가 리프레시되게 함으로써, 리프레시를 위해 활성 메모리 뱅크를 셧다운할 기회가 감소된다. 그러나 더 높은 리프레 시 레이트를 이용하는 것은 단점을 갖는다. 예를 들어, 리프레시 레이트의 증가는 더 많은 전력이 요구되며, 이는 차례로 더 낮은 성능을 초래한다. 또한, 단지 더 높은 리프레시 레이트를 이용하는 것은 리프레시가 요구될 때 활성 메모리 뱅크를 셧다운할 필요성을 언제나 제거하는 것은 아니며, 소정의 상황에서, 활성 메모리 뱅크는 더 높은 리프레시 레이트를 이용하는 장점을 부정하는 것과는 무관하게 셧다운해야 한다.
따라서, 비휘발성 메모리에 대한 독립적인 뱅크 리프레시를 제공하기 위해 더욱 효율적인 방법 및 시스템을 제공하는 것이 요구된다.
본 발명의 일 특징에서, 메모리 시스템은 다수의 뱅크를 갖는 휘발성 메모리를 포함하며, 각각의 뱅크는 다수의 행, 및 휘발성 메모리가 오토-리프레시 모드에 관여하게 하도록 구성된 메모리 제어기를 가지며, 메모리 제어기는 휘발성 메모리에 타겟 뱅크 어드레스를 제공하도록 추가로 구성되는데, 여기서 휘발성 메모리는 오토-리프레시 모드에서 자동-리프레시 동작을 실행하도록 구성되며, 오토-리프레시 동작은 타겟 뱅크 어드레스에 의해 한정된 타겟 뱅크상에서 실행되며, 타겟 뱅크가 아닌 다수의 뱅크의 잔여 뱅크는 메모리 액세스에 유용한 반면, 오토-리프레시 동작은 타겟 뱅크상에서 실행된다.
본 발명의 다른 특징에서, 메모리 시스템은 뱅크 어드레스 래치, 다수의 뱅크, 다수의 리프레시 행 카운터-각각의 리프레시 행 카운터는 대응하는 뱅크와 관련되고 타겟 행 어드레스를 저장하도록 구성됨-, 및 휘발성 메모리가 오토-리프레시 모드에 관여하도록 구성된 메모리 제어기를 포함하며, 메모리 제어기는 타겟 뱅크 어드레스를 데이터 어드레스 래치로 로딩하도록 추가로 구성되는데, 휘발성 메모리는 오토-리프레시 모드에서 오토-리프레시 동작을 실행하도록 구성되며, 오토-리프레시 동작은 타겟 뱅크와 관련된 리프레시 행 카운터에 저장된 타겟 행 어드레스를 이용하여 타겟 뱅크에 의해 식별된 타겟 뱅크에 대해 실행된다.
본 발명의 또다른 특징에서, 메모리 시스템은 다수의 뱅크, 타겟 뱅크 어드레스를 저장하는 래치 수단, 각각의 대응하는 뱅크에 대해 타겟 행 어드레스를 유지하는 카운터 수단, 및 휘발성 메모리가 오토-리프레시 모드에 관여하게 하고 타겟 뱅크 어드레스를 래치 수단으로 로딩하는 제어기 수단을 포함하며, 휘발성 메모리는 래치 수단으로부터 타겟 뱅크 어드레스를 수신하고 오토-리프레시 모드에서 오토-리프레시 동작을 실행하도록 구성되며, 오토-리프레시 동작은 타겟 뱅크에 대해 타겟 행 어드레스를 이용하여 타겟 뱅크 어드레스에 의해 식별된 타겟 뱅크에 대해 실행된다.
본 발명의 추가 특징에서, 다수의 뱅크를 갖는 후발성 메모리에 대한 메모리 리프레시를 제공하는 방법은, 다수의 뱅크 각각에 대한 타겟 행 어드레스를 유지하는 단계를 포함하는데, 다수의 뱅크에 대한 타겟 행 어드레스는 서로 독립적이며; 타겟 뱅크 어드레스를 로딩하는 단계, 및 타겟 뱅크에 대응하는 타겟 행 어드레스를 이용하여 휘발성 메모리가 오토-리프레시 모드로 진입하게 하고 타겟 뱅크 어드레스에 의해 식별된 타겟 뱅크에 대한 오토-리프레시 동작을 실행하게 하는 단계를 포함한다.
본 발명의 실시예는 이하의 상세한 설명으로부터 기술 분야의 당업자에게 명백할 것임을 이해해야 하며, 다양한 본 발명의 실시예가 예로써 설명된다. 이해할 수 있는 바와 같이, 본 발명은 본원 발명의 사상을 벗어나지 않고 다른 실시를 할 수 있으며, 몇몇 세부 사항이 변경될 수 있다. 결론적으로, 도면 및 상세한 설명은 설명을 위한 것일 뿐 이에 한정되지는 않는다.
본 발명의 특징은 첨부된 도면과 함께 예로써 설명되며, 이에 한정되지는 않는다.
도1은 본 발명에 따른 독립적인 리프레시 방법을 실행하는데 사용될 수 있는 장치를 설명한 블록도이다.
도2는 본 발명에 따른 독립적인 리프레시 방법을 실행하는데 사용될 수 있는 휘발성 메모리를 설명한 블록도이다.
첨부된 도면과 관련하여 이하에 설명된 상세한 설명은 본 발명의 다양한 실시예의 설명을 위한 것이며, 본 발명이 실행될 실시예만을 나타내는 것은 아니다. 상세한 설명은 본 발명의 완전한 이해를 제공하기 위한 목적으로 특정한 세부 설명을 포함한다. 그러나 본 발명이 세부 사항 없이도 실시될 수 있음을 당업자는 이해할 것이다. 소정의 예에서, 공지된 구조 및 컴포넌트는 본 발명의 개념을 혼란시키지 않을 의도로 블록도로 도시되었다.
메모리 시스템의 다양한 실시예가 설명될 것이다. 일 실시예에서, 리프레시 동작 동안 메모리의 데이터 유용성을 증진시키는 독립적인 리프레시 방법이 제공된다. 도1은 독립적인 리프레시 방법을 실행하는데 사용할 수 있는 장치(100)를 도시한다. 도1의 도시와 같이, 독립적인 리프레시 방법은 휘발성 메모리 및 휘발성 메모리를 제어하도록 구성된 제어기(120)로 실행될 수 있다. 휘발성 메모리(110)는 예를 들어, DRAM(동적 랜덤 액세스 메모리), SDRAM(동기 DRAM), 및 다른 다양한 타입의 DRAM 등 일 수 있다. 개시된 설명 및 기술에 기초하여, 당업자는 리프레시 동작을 필요로 하는 다른 타입의 메모리로 본 발명을 실행하는 방법을 이해할 것이다. 일 실시예에서, 독립적 리프레시 방법은 메모리 제어기(120) 및 휘발성 메모리(110)를 제어하는 제어 로직 또는 프로세서를 통해 실행된다. 제어 로직 또는 프로세서가 독립적 모듈로서 구현되거나 메모리 제어기와 같이 다른 컴포넌트의 일부로서 집적되리 수 있다.
도2는 독립적인 리프레시 방법을 실행하는데 사용될 수 있는 휘발성 메모리(110)의 일 실시예를 도시한다. 휘발성 메모리(110)는 뱅크 어드레스 래치(200), 리프레시 트리거(230), 다수의 리프레시 행 카운터(210a-d) 및 다수의 뱅크(220a-d)를 더 포함할 수 있다. 뱅크 어드레스 래치(200)는 리프레시될 특정한 뱅크에 대한 타겟 뱅크어드레스를 저장하는데 사용된다. 뱅크(220a-d)는 각각 이들의 대응하는 리프레시 행 카운터(210a-d)와 관련된다. 리프레시 행 카운터(210a-d)에 대한 초기값은 파워-업 또는 리셋시 초기화된다. 예를 들어, 리프레시 행 카운터(210a)는 뱅크(220a)와 관련된다. 리프레시 행 카운터(210a-d)는 각각의 뱅크(220a-d)에서 리프레시될 행에 대한 타겟 행 어드레스를 유지하는데 사용된다. 리 프레시 행 카운터(210a-d)에 저장된 타겟 행 어드레스는 서로 독립적이다. 리프레시 트리거(230)는 셀프 리프레시 모드 동안 뱅크 어드레스 래치(200)를 제어하는데 사용되며, 이하에서 추가로 설명될 것이다. 리프레시 트리거(230)는 예를 들어, 클록 또는 다른 시간 메카니즘일 수 있다.
메모리 제어기(120)(도1 참조)는 휘발성 메모리(110)가 오토-리프레시 모드 및 휘발성 메모리(110) 내의 오토-리프레시 뱅크, 예를 들어, 뱅크(220a)로 진입하게 할 수 있는 반면 다른 뱅크(예를 들어, 뱅크(220b-d))는 액세스할 수 있게 남는다. 오토-리프레시 사이클을 시작하기 위해, 메모리 제어기(120)(도1 참조)는 휘발성 메모리(110)로 오토-리프레시 명령을 전달하고 뱅크 어드레스(240)를 뱅크 어드레스 래치(200)로 로딩한다. 뱅크 어드레스(240)는 리프레시를 위해 타겟팅된 뱅크(220a-d) 중 하나를 식별하기 위해 사용된다. 뱅크 어드레스(240)는 또한 리프레시될 뱅크와 관련된 대응하는 리프레시 행 카운터를 식별하는데 사용된다. 따라서, 뱅크 어드레스 래치(200)에 저장된 뱅크 어드레스 및 대응하는 리프레시 행 카운터에 저장된 타겟 행 어드레스로 인해, 특정한 뱅크의 특정한 행이 리프레시를 위해 식별될 수 있다. 리프레시 동작이 실행된 후, 리프레시된 뱅크와 관련된 리프레시 행 카운터는 제어 로직에 의해 증가(미도시)된다. 메모리 제어기(120)가 리프레시될 특정한 뱅크를 알기 때문에, 다른 뱅크로의 액세스는 방해 없이 계속할 수 있다. 이는 메모리 데이터 버스 이용을 최대화하고 불필요한 행 클로즈/오픈 시퀀스를 방지함으로써 전력 소비를 감소시키고, 전달 지연을 최소화하는 작용을 한다.
게다가, 뱅크(220a-d)가 자신 고유의 리프레시 행 카운터(210a-d)를 가지기 때문에, 메모리 제어기(120)는 독립적인 리프레시를 특정한 뱅크로 알리는 유연성을 갖는다. 다시 말해, 뱅크(220a-d)는 서로에 대해 독립적일 수 있다. 예를 들어, 일 예에서, 메모리 제어기(120)는 뱅크(220a)를 오토-리프레시하기 위해 비휘발성 메모리(110)로 오토-리프레시 명령을 전달할 수 있다. 이어 뱅크(220a)에서 하나 이상의 행은 뱅크(220a)와 관련된 리프레시 행 카운터(210a)에 저장된 타겟 행 어드레스로 시작하여 리프레싱된다. 다른 예에서, 메모리 제어기(120)는 상이한 뱅크인 뱅크(220c)를 리프레시하기 위해 오토-리프레시 명령을 휘발성 메모리(110)에 전달할 수 있다. 뱅크(220c)에서 하나 이상의 행은 뱅크(220c)와 관련된 리프레시 행 카운터(210c)에 저장된 타겟 행 어드레스로 시작하여 리프레시된다. 리프레시 행 카운터(210a 및 210c)에 각각 저장된 타겟 행 어드레스가 동일하거나 상이할 수 있다는 것을 이해해야 한다.
각각의 뱅크가 독립적으로 리프레시하게 함으로써, 진보된 리프레시가 이들의 만료 이전에 스케줄에 앞서 휴지 뱅크에 대해 실행될 수 있도록 소정의 뱅크가 휘발성 메모리(110)로 오토-리프레시 명령을 전달할 때 메모리 제어기(120)는 이러한 시간 기간을 이용할 수 있다. 결론적으로, 뱅크(220a-d)의 이용도는 스케줄링된 리프레시가 뱅크(220a-d)가 활성화될 때 덜 빈번하게 실행되므로 증가된다. 일례에서, 만일 뱅크(220a)가 연장된 기간 동안 휴지이면, 추가의 진보된 리프레시가 뱅크(220a)에 대해 실행될 수 있으며; 연속하여, 뱅크(220a)에 대해 스케줄링된 리프레시가 뱅크(220a)가 활성인 동안 스킵될 수 있다. 다른 예에서, 만일 뱅크 (220b)가 더 짧은 기간 동안 휴지이면, 메모리 제어기(120)는 더 적은 진보된 리프레시를 초기화하기 위해 선택할 수 있다.
스케줄에 앞서 리프레시하는 능력을 갖는 것은 뱅크(220a-d)가 높은 데이터 트래픽 기간 동안 더욱 효율적으로 동작하게 한다. 예를 들어, 만일 소정의 뱅크가 스케줄에 앞서 n 리프레시이면, 메모리 제어기(120)는 뱅크에 대한 n 정규적인 스케줄링된 리프레시를 전달하는 오버헤드를 피할 수 있지만, 대신에 메모리 액세스 동작을 계속 실행할 수 있다. 이는 메모리 버스 이용도를 최대화하고 불필요한 행 클로즈/오픈 시퀀스를 방지함으로써 전력 소비를 감소시키며, 전달 지연을 최소화하도록 작용한다.
더욱이, 메모리 제어기(120)는 휘발성 메모리(110)가 셀프-리프레시 모드로 진입하게 할 수 있다. 셀프-리프레시 모드로 진입할 때, 휘발성 메모리(110)는 뱅크 어드레스 래치(200)에 저장된 가장 최근의 뱅크 어드레스로 시작한다. 가장 최근의 뱅크 어드레스는 통상적으로 최소의 오토-리프레시 동작에 사용되는 뱅크 어드레스이다. 뱅크 어드레스 래치(200)에 현재 저장된 뱅크 어드레스를 이용함으로써, 휘발성 메모리(110)는 메모리 제어기(120)가 최종 오토-리프레시 동작 이후 어디서 멈추었는지 알 수 있다.
각각의 셀프-리프레시 동작 동안, 리프레시될 타겟 뱅크는 뱅크 어드레스 래치(200)에 현재 저장된 뱅크 어드레스에 의해 식별된다. 리프레시될 타겟 뱅크의 특정 행은 타겟 뱅크와 관련된 리프레시 행 카운터에 현재 저장된 타겟 행 어드레스에 의해 추가로 식별된다. 따라서, 리프레시 동작은 타겟 뱅크의 특정 행에 대 해 실행될 수 있다.
더욱이, 각각의 셀프-리프레시 동안, 뱅크 어드레스 래치(200)는 리프레시 트리거(230)에 의해 증가된다. 뱅크 어드레스 래치(200)를 증가시킴으로써, 뱅크 어드레스는 리프레시될 다음의 타겟 뱅크를 식별하기 위해 업데이트된다. 추가로, 리프레시될 뱅크와 관련된 리프레시 행 카운터는 또한 뱅크에 대한 업데이트된 타겟 행 어드레스를 제공하기 위해 제어 로직(미도시)에 의해 증가될 수 있다; 업데이트된 타겟 행 어드레스는 뱅크가 리프레시될 다음 시간에 사용될 것이다.
이어 다음의 셀프-리프레시 동작은 업데이트된 뱅크 어드레스에 의해 식별된 뱅크와 관련한 대응하는 리프레시 행 카운터 및 뱅크 어드레스 래치(200)의 업데이트된 뱅크 어드레스를 이용하여 실행된다.
그 결과, 휘발성 메모리(110)가 셀프-리프레시 모드로 진입할 때, 뱅크(2209a-d)는 대응하는 리프레시 행 카운터(210a-d)를 이용하여 순환된다.
택일적으로, 휘발성 메모리(110)가 셀프-리프레시 모드로 진입하며, 모든 뱅크(220a-d)는 대응하는 리프레시 행 카운터(210a-d)에 각각 저장된 타겟 행 어드레스를 동시에 이용하여 리프레시될 수 있다. 모든 뱅크(220a-d)의 동시 리프레시 및 리프레시 행 카운터(210a-d)의 관련된 동작은 제어 로직(미도시)을 통해 달성될 수 있다. 설명 및 개시된 특징에 기초하여, 당업자는 본 명세서에 설명된 개념과 조화롭게 동시 리프레시를 실행하는 방법을 이해할 것이다.
본 명세서에 개시된 실시예와 관련하여 설명되는 방법 또는 알고리즘의 단계는 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 그들의 조 합에서 즉시 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 제거가능한 디스크, CD-ROM 또는 임의의 다른 저장 매체 형태로 당업자에게 공지된다. 저장 매체는 프로세스가 저장 매체로 정보를 기록 및 그로부터 판독할 수 있도록 프로세서에 결합될 수 있다. 택일적으로, 저장 매체는 프로세서에 통합될 수도 있다.
개시된 실시예의 앞선 설명은 당업자가 본 발명을 실시 또는 이용하게 하도록 제공된다. 이러한 실시예에 대한 다양한 변경이 당업자에게 명백하며, 설명된 일반 원칙은 본 발명의 사상을 벗어나지 않고 다른 실시예에 적용가능하다. 따라서, 본 발명은 실시예를 한정하기 위한 것이 아니지만, 청구항과 관련된 전체 개념과 조화되는데, 유일한 구성 요소에 대한 참조 번호는 특별히 언급되지 않으면 "하나 및 단지 하나"를 의미하는 것은 아니며 "하나 이상"을 의미한다. 공지되거나 이후 공지될 이러한 설명을 통해 개시된 다양한 실시예의 구성 요소와 모든 구조적 기능적 등가물은 참조로 통합되며 청구항에 의해 포함된다. 더욱이, 개시되지 않은 사항은 청구항에 개시되었는지에 무관하게 공용에 전용할 의도이다. 구성 요소가 "~하기 위한 수단"으로 사용되지 않으면 어떠한 청구항의 구성 요소도 법률 35 U.S.C §112의 6번째 단락에 따라 해석되지 않으며, 또는 방법 청구항의 경우, 구성 요소는 "~하는 단계"를 이용하여 열거된다.

Claims (29)

  1. 메모리 시스템으로서,
    각각이 다수의 행을 가진 다수의 뱅크를 갖는 휘발성 메모리; 및
    상기 휘발성 메모리가 오토-리프레시 모드에 사용되게 조정하도록 구성된 메모리 제어기를 포함하며,
    상기 메모리 제어기는 상기 휘발성 메모리에 타겟 뱅크 어드레스를 제공하도록 추가로 구성되며, 상기 휘발성 메모리는 상기 오토-리프레시 모드에서 상기 오토-리프레시 모드를 실행하도록 구성되며,
    상기 오토-리프레시 동작은 상기 타겟 뱅크 어드레스에 의해 식별된 타겟 뱅크에 대해 실행되며,
    상기 오토-리프레시 동작이 상기 타겟 뱅크에 대해 실행되는 동안 상기 타겟 뱅크가 아닌 상기 다수의 뱅크의 나머지 뱅크들은 메모리 액세스에 대해 이용가능한,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 휘발성 메모리는 각각이 대응하는 뱅크와 관련되고 타겟 행 어드레스를 유지하도록 구성된 다수의 리프레시 행 카운터를 더 포함하며,
    상기 휘발성 메모리는 상기 타겟 뱅크와 관련된 상기 리프레시 행 카운터에 저장된 상기 타겟 행 어드레스를 이용하여 상기 타겟 뱅크에 대한 상기 오토-리프레시 동작을 실행하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 다수의 리프레시 행 카운터에 각각 저장된 상기 타겟 행 어드레스들은 서로 독립적인 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 제어기는 상기 휘발성 메모리가 셀프-리프레시 모드에 사용되게 조정하도록 추가로 구성되며,
    상기 휘발성 메모리는 현재 타겟 뱅크 어드레스를 생성하도록 상기 타겟 뱅크 어드레스를 증가시킴으로써 상기 셀프-리프레시 모드의 상기 다수의 뱅크를 통해 순환하도록 추가로 구성되며,
    각각의 셀프-리프레시 동작 동안, 상기 휘발성 메모리는 상기 관련된 리프레시 행 카운터에 저장된 상기 타겟 행 어드레스에 기초하여 상기 현재 타겟 뱅크 어드레스에 의해 식별된 상기 뱅크를 리프레시하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 휘발성 메모리는, 만일 상기 타겟 뱅크가 휴지인 경우, 상기 타겟 뱅크 에 대한 하나 이상의 진보된 리프레시를 생성하기 위해 상기 오토-리프레시 모드에서 상기 타겟 뱅크에 대해 하나 이상의 추가의 오토-리프레시 동작을 실행하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 휘발성 메모리는, 만일 하나 이상의 진보된 리프레시가 실행되고 자신의 표준 동작을 계속하면, 정규적으로 스케줄링된 리프레시의 실행을 방지하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 휘발성 메모리는 동적 랜덤 액세스 메모리(DRAM) 또는 동기 DRAM 중 하나인 것을 특징으로 하는 메모리 시스템.
  8. 메모리 시스템으로서,
    뱅크 어드레스 래치, 다수의 뱅크, 각각이 대응하는 뱅크와 관련되고 타겟 행 어드레스를 저장하도록 구성된 다수의 리프레시 행 카운터를 갖는 휘발성 메모리; 및
    상기 휘발성 메모리가 오토-리프레시 모드에 사용되게 조정하도록 구성된 메모리 제어기를 포함하며, 상기 메모리 제어기는 타겟 뱅크 어드레스를 상기 뱅크 어드레스 래치로 로딩하도록 추가로 구성되며,
    상기 휘발성 메모리는 상기 오토-리프레시 모드에서 오토-리프레시 동작을 실행하도록 구성되며, 상기 오토-리프레시 동작은 상기 타겟 뱅크와 관련된 상기 리프레시 행 카운터에 저장된 상기 타겟 행 어드레스를 이용하여 상기 타겟 뱅크 어드레스에 의해 식별된 타겟 뱅크에 대해 실행되는,
    메모리 시스템.
  9. 제8항에 있어서,
    상기 타겟 뱅크가 아닌 다수의 뱅크 중 나머지 뱅크들은 상기 오토-리프레시 동작이 상기 타겟 뱅크에 대해 실행되는 동안 메모리 액세스에 대해 이용가능한 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 다수의 리프레시 행 카운터에 각각 저장된 상기 타겟 행 어드레스는 서로 독립적인 것을 특징으로 하는 메모리 시스템.
  11. 제8항에 있어서,
    상기 메모리 제어기는 상기 휘발성 메모리가 셀프-리프레시 모드에 사용되게 조정하도록 추가로 구성되며,
    상기 휘발성 메모리는 상기 현재 타겟 뱅크 어드레스를 생성하도록 상기 뱅크 어드레스 래치를 증가시킴으로써 상기 셀프-리프레시 모드의 상기 다수의 뱅크 를 통해 순환하도록 추가로 구성되며,
    각각의 셀프-리프레시 동작 동안, 상기 휘발성 메모리는 상기 관련된 리프레시 행 카운터에 저장된 상기 타겟 행 어드레스에 기초하여 상기 현재 타겟 뱅크 어드레스에 의해 식별된 상기 뱅크를 리프레시하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  12. 제8항에 있어서,
    상기 휘발성 메모리는, 만일 상기 타겟 뱅크가 휴지인 경우, 상기 타겟 뱅크에 대한 하나 이상의 진보된 리프레시를 생성하기 위해 상기 오토-리프레시 모드에서 상기 타겟 뱅크에 대해 하나 이상의 추가의 오토-리프레시 동작을 실행하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 휘발성 메모리는, 만일 하나 이상의 진보된 리프레시가 실행되고 자신의 표준 동작을 계속하면, 정규적으로 스케줄링된 리프레시의 실행을 방지하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  14. 제11항에 있어서,
    상기 휘발성 메모리가 상기 셀프-리프레시 모드로 진입할 때, 상기 뱅크 어드레스 래치에 저장된 상기 타겟 뱅크 어드레스는 상기 최종 오토-리프레시 동작에 사용된 최종 뱅크 어드레스를 나타내는 것을 특징으로 하는 메모리 시스템.
  15. 제8항에 있어서,
    상기 휘발성 메모리는 동적 랜덤 액세스 메모리(DRAM) 또는 동기 DRAM 중 하나인 것을 특징으로 하는 메모리 시스템.
  16. 메모리 시스템으로서,
    다수의 뱅크를 갖는 휘발성 메모리;
    타겟 뱅크 어드레스를 저장하는 래칭 수단;
    각각의 대응하는 뱅크에 대해 타겟 행 어드레스를 유지하는 카운터 수단; 및
    상기 휘발성 메모리를 오토-리프레시 모드로 관련하도록 조정하고 상기 타겟 뱅크 어드레스를 상기 래칭 수단으로 로딩하는 제어기 수단을 포함하며,
    상기 휘발성 메모리는 상기 래칭 수단으로부터 상기 타겟 뱅크 어드레스를 검색하고 상기 오토-리프레시 모드에서 오토-리프레시 동작을 실행하도록 구성되며, 상기 오토-리프레시 동작은 상기 타겟 뱅크에 대한 상기 타겟 행 어드레스를 이용하여 상기 타겟 뱅크 어드레스에 의해 식별된 상기 타겟 뱅크에 대해 실행되는,
    메모리 시스템.
  17. 제16항에 있어서,
    상기 타겟 뱅크가 아닌 다수의 뱅크 중 나머지 뱅크들은 상기 오토-리프레시 동작이 상기 타겟 뱅크에 대해 실행되는 동안 메모리 액세스에 대해 이용가능한 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 카운터 수단에 의해 유지된 상기 다수의 뱅크에 대한 상기 타겟 행 어드레스는 서로 독립적인 것을 특징으로 하는 메모리 시스템.
  19. 제16항에 있어서,
    상기 제어기 수단은 상기 휘발성 메모리가 셀프-리프레시 모드에 사용되게 조정하기 위해 사용되며,
    상기 휘발성 메모리는 상기 현재 타겟 뱅크 어드레스를 생성하도록 상기 래칭 수단을 증가시킴으로써 상기 셀프-리프레시 모드의 상기 다수의 뱅크를 통해 순환하도록 추가로 구성되며,
    각각의 셀프-리프레시 동작 동안, 상기 휘발성 메모리는 상기 뱅크에 대한 상기 타겟 행 어드레스에 기초하여 상기 현재 타겟 뱅크 어드레스에 의해 식별된 상기 뱅크를 리프레시하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  20. 제16항에 있어서,
    상기 휘발성 메모리는, 만일 상기 타겟 뱅크가 휴지인 경우, 상기 타겟 뱅크 에 대한 하나 이상의 진보된 리프레시를 생성하기 위해 상기 오토-리프레시 모드에서 상기 타겟 뱅크에 대해 하나 이상의 추가의 오토-리프레시 동작을 실행하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서,
    상기 휘발성 메모리는, 만일 하나 이상의 진보된 리프레시가 실행되고 자신의 표준 동작을 계속하면, 정규적으로 스케줄링된 리프레시의 실행을 방지하도록 추가로 구성된 것을 특징으로 하는 메모리 시스템.
  22. 제19항에 있어서,
    상기 휘발성 메모리가 상기 셀프-리프레시 모드로 진입할 때, 상기 래칭 수단에 저장된 상기 타겟 뱅크 어드레스는 상기 최종 오토-리프레시 동작에 사용된 최종 뱅크 어드레스를 나타내는 것을 특징으로 하는 메모리 시스템.
  23. 제16항에 있어서,
    상기 휘발성 메모리는 동적 랜덤 액세스 메모리(DRAM) 또는 동기 DRAM 중 하나인 것을 특징으로 하는 메모리 시스템.
  24. 다수의 뱅크를 갖는 비휘발성 메모리에 대해 메모리 리프레시를 제공하는 방법으로서,
    상기 다수의 뱅크 각각에 대해 타겟 행 어드레스를 유지하는 단계를 포함하는데, 상기 다수의 뱅크에 대한 상기 타겟 행 어드레스는 서로 독립적이며;
    타겟 뱅크 어드레스를 로딩하는 단계; 및
    상기 휘발성 메모리가 오토-리프레시 모드로 진입하고 상기 타겟 뱅크에 대응하는 상기 타겟 행 어드레스를 이용하여 상기 타겟 뱅크 어드레스에 의해 한정된 타겟 뱅크에 대한 오토-리프레시 동작을 실행하도록 조정하는 단계를 포함하는,
    메모리 리프레시를 제공하는 방법.
  25. 제24항에 있어서,
    상기 타겟 뱅크가 아닌 다수의 뱅크 중 나머지 뱅크들은 상기 오토-리프레시 동작이 상기 타겟 뱅크에 대해 실행되는 동안 메모리 액세스에 대해 이용가능한 것을 특징으로 하는 메모리 리프레시를 제공하는 방법.
  26. 제24항에 있어서,
    상기 휘발성 메모리가 셀프-리프레시 모드에 사용되게 조정하는 단계; 및
    상기 타겟 뱅크 어드레스를 증가시킴으로써 상기 셀프-리프레시 모드의 다수의 뱅크를 통해 순환하고 각각의 셀프-리프레시 동작 동안 상기 식별된 뱅크에 대응하는 상기 타겟 행 어드레스에 기초하여 상기 타겟 뱅크 어드레스에 의해 식별된 상기 뱅크에 대해 리프레시를 실행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 리프레시를 제공하는 방법.
  27. 제24항에 있어서,
    만일 상기 타겟 뱅크가 휴지인 경우, 상기 타겟 뱅크에 대한 하나 이상의 진보된 리프레시를 생성하기 위해 상기 오토-리프레시 모드에서 상기 타겟 뱅크에 대해 하나 이상의 추가의 오토-리프레시 동작을 실행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 리프레시를 제공하는 방법.
  28. 제27항에 있어서,
    하나 이상의 앞선 리프레시가 실행되면, 정규적으로 스케줄링된 리프레시의 실행을 방지하고 상기 휘발성 메모리의 표준 동작을 계속하는 단계를 더 포함하는 것을 특징으로 하는 메모리 리프레시를 제공하는 방법.
  29. 제24항에 있어서,
    상기 휘발성 메모리는 동적 랜덤 액세스 메모리(DRAM) 또는 동기 DRAM 중 하나인 것을 특징으로 하는 메모리 리프레시를 제공하는 방법.
KR1020067027314A 2004-05-27 2005-05-27 휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템 KR100870478B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US57533304P 2004-05-27 2004-05-27
US60/575,333 2004-05-27
US10/982,691 2004-11-05
US10/982,691 US7184350B2 (en) 2004-05-27 2004-11-05 Method and system for providing independent bank refresh for volatile memories

Publications (2)

Publication Number Publication Date
KR20070027619A true KR20070027619A (ko) 2007-03-09
KR100870478B1 KR100870478B1 (ko) 2008-11-27

Family

ID=34981522

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067027314A KR100870478B1 (ko) 2004-05-27 2005-05-27 휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템

Country Status (9)

Country Link
US (2) US7184350B2 (ko)
EP (1) EP1756833B1 (ko)
JP (2) JP5175093B2 (ko)
KR (1) KR100870478B1 (ko)
CN (1) CN102543158B (ko)
IL (1) IL179501A0 (ko)
MX (1) MXPA06013732A (ko)
TW (1) TW200615969A (ko)
WO (1) WO2005119690A1 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543914B1 (ko) * 2003-04-30 2006-01-23 주식회사 하이닉스반도체 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
US7236416B2 (en) * 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US7079440B2 (en) * 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7088633B2 (en) * 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US9384818B2 (en) * 2005-04-21 2016-07-05 Violin Memory Memory power management
JP5109388B2 (ja) * 2007-02-07 2012-12-26 富士通セミコンダクター株式会社 メモリ装置，メモリコントローラ及びメモリシステム
US20080151670A1 (en) * 2006-12-22 2008-06-26 Tomohiro Kawakubo Memory device, memory controller and memory system
US7590021B2 (en) * 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
KR100909630B1 (ko) * 2007-11-02 2009-07-27 주식회사 하이닉스반도체 어드레스 카운터 회로
US20090204837A1 (en) * 2008-02-11 2009-08-13 Udaykumar Raval Power control system and method
US7990795B2 (en) * 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9293187B2 (en) * 2011-09-26 2016-03-22 Cisco Technology, Inc. Methods and apparatus for refreshing digital memory circuits
KR20130090633A (ko) 2012-02-06 2013-08-14 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로 및 리프레쉬 제어 방법
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9728245B2 (en) 2015-02-28 2017-08-08 Intel Corporation Precharging and refreshing banks in memory device with bank group architecture
US9721640B2 (en) * 2015-12-09 2017-08-01 Intel Corporation Performance of additional refresh operations during self-refresh mode
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10141042B1 (en) 2017-05-23 2018-11-27 Micron Technology, Inc. Method and apparatus for precharge and refresh control
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10726903B2 (en) 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
US10685696B2 (en) * 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4687107A (en) * 1985-05-02 1987-08-18 Pennwalt Corporation Apparatus for sizing and sorting articles
JPH02260195A (ja) * 1989-03-30 1990-10-22 Mitsubishi Electric Corp リフレッシュコントロール回路
JPH03124399U (ko) * 1990-03-28 1991-12-17
DE69228233T2 (de) * 1991-12-18 1999-09-16 Sun Microsystems Inc Wahlfreie Auffrischung
JPH07141862A (ja) * 1993-06-25 1995-06-02 Toshiba Corp リフレッシュタイミング制御装置
JPH08129881A (ja) * 1994-10-31 1996-05-21 Ricoh Co Ltd Ｓｄｒａｍ制御装置
JPH10505728A (ja) 1995-06-30 1998-06-02 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 高調波出力を有する可同調発振器
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH1166843A (ja) * 1997-08-08 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
JP3490887B2 (ja) * 1998-03-05 2004-01-26 シャープ株式会社 同期型半導体記憶装置
WO1999046775A2 (en) * 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
US6046953A (en) * 1998-03-30 2000-04-04 Siemens Aktiengesellschaft Decoded autorefresh mode in a DRAM
JP2001332083A (ja) * 2000-05-18 2001-11-30 Nec Corp 半導体記憶装置およびそのアドレス制御方法
JP2001332084A (ja) * 2000-05-22 2001-11-30 Fujitsu Ltd 半導体記憶装置及び半導体記憶装置のリフレッシュ方法
US20020069319A1 (en) * 2000-12-01 2002-06-06 Ming-Hsien Lee Method and apparatus of event-driven based refresh for high performance memory controller
US6529433B2 (en) * 2001-04-03 2003-03-04 Hynix Semiconductor, Inc. Refresh mechanism in dynamic memories
KR100429872B1 (ko) * 2001-06-27 2004-05-04 삼성전자주식회사 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법
US6859407B1 (en) * 2004-01-14 2005-02-22 Infineon Technologies Ag Memory with auto refresh to designated banks
KR100653688B1 (ko) * 2004-04-29 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리프레쉬 방법, 및 이장치를 위한 메모리 시스템
US7236416B2 (en) * 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US7079440B2 (en) * 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7088633B2 (en) * 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories

Also Published As

Publication number Publication date
EP1756833A1 (en) 2007-02-28
EP1756833B1 (en) 2014-06-04
TW200615969A (en) 2006-05-16
US20070121409A1 (en) 2007-05-31
US20050265104A1 (en) 2005-12-01
JP2008500644A (ja) 2008-01-10
US7184350B2 (en) 2007-02-27
JP5819125B2 (ja) 2015-11-18
KR100870478B1 (ko) 2008-11-27
JP5175093B2 (ja) 2013-04-03
CN102543158B (zh) 2015-01-21
JP2012009129A (ja) 2012-01-12
US7583552B2 (en) 2009-09-01
IL179501A0 (en) 2007-05-15
WO2005119690A1 (en) 2005-12-15
CN102543158A (zh) 2012-07-04
MXPA06013732A (es) 2007-03-15

Similar Documents

Publication Publication Date Title
KR100870478B1 (ko) 휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템
KR100871080B1 (ko) 휘발성 메모리들을 위해 지시된 뱅크 리프레시를 제공하는방법 및 시스템
EP1751769B1 (en) Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
JP5627953B2 (ja) 揮発性メモリの性能へのリフレッシュ動作の影響を最小化する方法およびシステム
US7236416B2 (en) Method and system for controlling refresh in volatile memories
JP2012089231A (ja) 有向自動リフレッシュ同期

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121030

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131030

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 12