KR20070024397A - 필터 및 안테나 분파기 - Google Patents

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KR20070024397A
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쇼고 이노우에
도끼히로 니시하라
다까시 마쯔다
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후지쓰 메디아 데바이스 가부시키가이샤
후지쯔 가부시끼가이샤
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Abstract

본 발명은 소형화가 가능, 또는, 설계의 자유도를 향상시키는 것이 가능한 필터 및 안테나 분파기를 제공하기 위한 것으로, 제1 공진자와, 제1 공진자보다 여기 효율을 저감시킨 제2 공진자(S31)와, 제2 공진자(S31)와 병렬로 접속되는 인덕터(L31)를 구비하는 것을 특징으로 하는 필터, 안테나 분파기 및 분파기이다. 본 발명에 따르면, 감쇠 특성을 개선하기 위해 공진자에 부가하는 인덕턴스를 작게 할 수 있어, 실장 면적을 삭감할 수 있다. 또는, 2개의 반공진점을 임의로 설정할 수 있다.
수신용 필터, 압전 기판, DMS 필터, 적층 패키지, 다이어태치면, 범프 패드, 인덕터, 프린트 기판

Description

필터 및 안테나 분파기{FILTER AND ANTENNA DUPLEXER}
도 1의 (a)는 공진자를 도시하는 도면이고, 도 1의 (b)는 SAW 공진자의 상면도이며, 도 1의 (c)는 FBAR의 상면도, 도 1의 (d)는 FBAR의 단면도.
도 2는 래더형 필터의 구성도.
도 3의 (a)는 직렬 공진기의 구성도이고, 도 3의 (b)는 병렬 공진기의 구성도이며, 도 3의 (c)는 직렬 공진기 및 직렬 공진기의 통과 특성을 도시하는 도면.
도 4의 (a)는 1단 래더형 필터의 구성도이고, 도 4의 (b)는 1단 래더형 필터의 통과 특성을 도시하는 도면.
도 5는 종래예에 따른 래더형 필터의 구성도.
도 6의 (a)는 공진자의 등가 회로를 도시하는 도면이고, 도 6의 (b)는 공진자의 통과 특성을 도시하는 도면.
도 7의 (a)는 종래예에 따른 공진기의 구성도이고, 도 7의 (b)는 종래예에 따른 등가 회로를 도시하는 도면이며, 도 7의 (c)는 종래예에 따른 공진기의 통과 특성을 도시하는 도면.
도 8은 종래예에 따른 공진기에서의, C0 및 C0×L21에 대한 반공진 주파수 및 공진 주파수를 도시하는 도면.
도 9의 (a)는 여진 효율을 저감한 공진자의 구성도이고, 도 9의 (b)는 그의 등가 회로를 도시하는 도면이며, 도 9의 (c)는 그의 통과 특성을 도시하는 도면.
도 10의 (a)는 실시예 1에 따른 공진기의 구성도이고, 도 10의 (b)는 실시예 1에 따른 공진기의 등가 회로를 도시하는 도면이며, 도 10의 (c)는 실시예 1에 따른 공진기의 통과 특성을 도시하는 도면.
도 11은 실시예 1에 따른 공진기에서의, C0 및 C0×L31에 대한 반공진 주파수 및 공진 주파수를 도시하는 도면.
도 12의 (a)는 종래예 1에 따른 공진기, 도 12의 (b)는 비교예 1에 따른 공진기, 도 12의 (c)는 실시예 1에 따른 공진기의 구성도.
도 13의 (a)는 종래예 1, 비교예 1 및 실시예 1에 따른 공진기의 통과 특성을 도시하는 도면이고, 도 13의 (b)는 반공진점 1 부근의 확대도.
도 14의 (a)는 정규형 공진자(공진자 0)의 평면도이고, 도 14의 (b)는 전극 핑거 주변의 확대도.
도 15의 (a)는 여진 효율을 저감한 공진자(공진자 1)의 평면도이고, 도 15의 (b)는 전극 핑거 주변의 확대도.
도 16은 여진 효율을 저감한 공진자(공진자 2)의 평면도.
도 17은 여진 효율을 저감한 공진자(공진자 3)의 평면도.
도 18의 (a)는 여진 효율을 저감한 공진자(공진자 4)의 평면도이고, 도 18의 (b)는 전극 핑거 주변의 확대도.
도 19의 (a)는 여진 효율을 저감한 공진자(공진자 5)의 평면도이고, 도 19의 (b)는 전극 핑거 주변의 확대도.
도 20은 여진 효율을 저감한 공진자(공진자 6)의 평면도.
도 21의 (a)는 여진 효율을 저감한 공진자(공진자 7)의 평면도이고, 도 21의 (b)는 전극 핑거 주변의 확대도.
도 22의 (a)는 여진 효율을 저감한 공진자(공진자 8)의 평면도이고, 도 22의 (b)는 전극 핑거 주변의 확대도.
도 23은 여진 효율을 저감한 공진자(공진자 9)의 평면도.
도 24의 (a)는 여진 효율을 저감한 공진자(공진자 10)의 평면도이고, 도 24의 (b)는 전극 핑거 주변의 확대도.
도 25의 (a)는 제1 공진자(공진자 00)의 단면도이고, 도 25의 (b)는 여진 효율을 저감한 공진자(공진자 01)의 단면도이며, 도 25의 (c)는 막 두께비에 대한 여진 효율을 도시하는 도면.
도 26의 (a)는 제1 공진자(공진자 00)의 평면도이고, 도 26의 (b)는 그의 구성도이며, 도 26의 (c)는 여진 효율을 저감한 공진자(공진자 02)의 평면도이고, 도 26의 (d)는 그 구성도이며, 도 26의 (e)는 공진자의 정전 용량에 대한 여진 효율을 도시하는 도면.
도 27의 (a)는 종래예 2에 따른 분파기, 도 27의 (b)는 비교예 2에 따른 분파기, 도 27의 (c)는 실시예 2에 따른 분파기의 구성도.
도 28은 종래예 2에 따른 분파기의 여진 효율을 저감한 공진기의 구성을 도 시하는 도면.
도 29의 (a)는 종래예 2에 따른 분파기의 칩의 상면도, 도 29의 (b)는 칩을 실장하기 전의 적층 패키지의 상면도(리드를 형성하기 전), 도 29의 (c)는 적층 패키지를 위로부터 투시한 도면.
도 30의 (a)는 비교예 2에 따른 분파기의 칩의 상면도, 도 30의 (b)는 칩을 실장하기 전의 적층 패키지의 상면도(리드를 형성하기 전), 도 30의 (c)는 적층 패키지를 위로부터 투시한 도면.
도 31은 실시예 2에 따른 분파기의 칩의 상면도.
도 32의 (a)는 칩을 실장하기 전의 적층 패키지의 상면도(리드를 형성하기 전), 도 32의 (b)는 적층 패키지를 위로부터 투시한 도면, 도 32의 (c)는 칩을 실장하고 리드를 형성한 적층 패키지의 단면도.
도 33의 (a)는 종래예 2, 비교예 2 및 실시예 2에 따른 분파기의 수신용 필터 및 송신용 필터의 통과 특성 및 안테나 단자의 반사 특성을 도시하는 도면, 도 33의 (b)는 수신용 필터 및 송신용 필터의 통과 특성의 통과 대역 부근의 확대도.
도 34의 (a)는 실시예 3에 따른 분파기의 칩을 실장한 적층 패키지의 상면도(리드를 형성하기 전), 도 34의 (b)는 칩을 실장하고 리드를 형성한 적층 패키지의 단면도(리드를 형성하기 전).
도 35는 실시예 3에 따른 분파기의 적층 패키지 내의 적층의 상면도.
도 36은 실시예 4에 따른 분파기의 칩을 실장한 적층 패키지의 상면도(리드를 형성하기 전).
도 37은 실시예 5에 따른 분파기의 칩을 실장한 적층 패키지 및 적층 패키지를 실장한 프린트 기판의 상면도(리드를 형성하기 전).
도 38은 실시예 6에 따른 분파기의 칩을 실장한 적층 패키지의 상면도(리드를 형성하기 전).
도 39는 실시예 7에 따른 분파기의 칩 및 IPD 칩을 실장한 적층 패키지의 상면도(리드를 형성하기 전).
도 40은 실시예 8에 따른 분파기의 구성도.
도 41은 실시예 9에 따른 분파기의 구성도.
도 42는 실시예 10에 따른 분파기의 구성도.
도 43은 실시예 11에 따른 래더형 필터의 구성도.
도 44는 실시예 12에 따른 래더형 필터의 구성도.
도 45의 (a)는 실시예 13에 따른 필터의 구성도이고, 도 45의 (b)는 2중 모드 SAW 필터의 상면도.
도 46은 실시예 14에 따른 필터의 구성도.
도 47의 (a)는 실시예 15에 따른 필터의 구성도이고, 도 47의 (b)는 밸런스형 SAW 필터의 상면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10c, 10d : 수신용 필터
12, 12c, 12d : 송신용 필터
14 : 압전 기판
15 : 칩
18, 19 : 공진기
20 : 범프
22a, 22b, 22c : 정합 회로
24, 24a : DMS 필터
30 : 적층 패키지
31 : 리드
32 : 다이어태치면
34 : 이면
36 : 범프 패드
38, 41 : 비아
40 : 풋 패드
42 : 와이어
44, 46 : 적층
48 : 프린트 기판
50, 51, 53 : 인덕터(선로 패턴)
54 : 인덕터(스파이럴 코일)
55, 57 : 칩 인덕터
56 : 인덕터(스파이럴 코일)
58 : IPD 칩
72 : 압전 기판
73, 73a : 상부 전극막
74, 74a : 압전막
75, 75a : 하부 전극막
76 : 공극
78, 78a : 멤브레인 영역
80, 82 : 전극
84, 86 : 전극 핑거
84a, 86a : 전극 핑거(씨닝한 전극 핑거)
84b, 86b : 전극 핑거(베타 전극)
84c, 86c : 더미 전극 핑거
84d, 86d : 전극 핑거(씨닝한 전극 핑거)
84e, 86e, 84f, 86f : 전극 핑거
84g 86g, 84h, 86h : 전극 핑거
110 : 필터
S31 :제2 공진자
L31, L32 : 인덕터
In : 입력 단자
Out : 출력 단자
Ant : 안테나 단자
Tx : 송신 단자
Rx : 수신 단자
Gnd : 그라운드 단자
[특허 문헌 1] 일본 특개 2003-332885호 공보
[특허 문헌 2] 일본 특개 2003-69382호 공보
[특허 문헌 3] 일본 특개 2004-135322호 공보
[특허 문헌 4] 일본 특개 2004-242281호 공보
[특허 문헌 5] 일본 특개 2002-176336호 공보
[특허 문헌 6] 일본 특개 2002-319842호 공보
본 발명은 필터 및 안테나 분파기에 관한 것으로, 특히 인덕터가 공진자에 병렬로 접속된 필터 및 안테나 분파기에 관한 것이다.
최근, 이동체 통신 시스템의 발전에 따라 휴대 전화, 휴대 정보 단말기 등이 급속히 보급되고 있다. 예를 들면, 휴대 전화 단말기에서는, 800MHz∼1.0GHz대 및 1.5GHz∼2.0GHz대와 같은 고주파대가 사용되고 있다. 이들 이동 통신 시스템용의 기기에는, 공진기를 이용한 고주파용 필터나, 고주파용 필터를 이용한 안테나 분파 기가 이용되고 있다.
이들에 이용되는 공진기는 도 1의 (a)와 같이 입력 단자 In과 출력 단자 Out 사이에 공진자 S21이 형성되어, 1단자쌍 공진기를 구성한다. 공진자로서는 탄성 표면파(SAW:Surface Acoustic Wave) 공진자나 압전 박막 공진자(FBAR:Film Bulk Acoustic Resonator)가 이용된다. 도 1의 (b)는 SAW 공진자의 상면도이다. 압전 기판(70) 상에 입력 단자 In과 출력 단자 Out에 접속된 발 전극(IDT:인터디지털 트랜스듀서, Interdigital Transducer)과 IDT의 양측의 반사기 R0이 형성된다. 발 전극 IDT 및 반사기 R0은 예를 들면 알루미늄(Al) 등의 금속으로 형성된다. 또한, 도면 중, 반사기 R0 및 IDT의 전극 핑거는 실제보다 적게 기재하고 있다.
도 1의 (c)는 FBAR의 상면도, 도 1의 (d)는 FBAR의 단면도이다. 기판(72)(예를 들면 실리콘 기판)의 공극(76) 상에 하부 전극막(75), 압전막(74), 상부 전극막(73)이 적층되어 있다. 압전막(74)은 예를 들면 질화 알루미늄이 이용된다. 공극(76) 대신에 다층 반사막이 형성되는 경우도 있다.
SAW 공진자나 FBAR은, 입력된 전기 에너지를 트랜스듀서에 의해, 탄성 에너지로 변환하고, 이 탄성 에너지를 다시 전기 에너지로 변환함으로써 공진 현상을 얻고 있다. 예를 들면, SAW 공진자에서는, IDT에 의해 입력된 전기 에너지가 탄성 표면파로 변환된다. 이 탄성 표면파는, IDT에 의해 다시 전기 에너지로 변환되어 출력된다. FBAR에서는, 상부 전극과 하부 전극 사이에서 입력한 전기 에너지가 두께 종진동(탄성파)을 유도한다. 이 탄성파는 상부 전극과 하부 전극에 의해 다시 전기 에너지로 변환된다. 트랜스듀서에 부여된 전기 에너지가 탄성파를 여진하는 효율을 여진 효율 또는 변환 효율이라고 한다.
고주파 필터로서는, 예를 들면 1단자 공진기를 직렬과 병렬로 접속한 래더형 필터가 이용된다. 도 2는 래더형 필터의 구성도를 도시한 도면이다. 입력 단자 In과 출력 단자 Out 사이에, 직렬로 직렬 공진자 S11, S12 및 병렬로 병렬 공진자 P11, P12가 접속된다. 도 3 및 도 4를 이용하여, 래더형 필터의 동작 원리에 대해서 설명한다. 래더형 필터는 직렬 공진기와 병렬 공진기로 분해할 수 있다. 도 3의 (a)를 참조하면, 직렬 공진기는, 공진자 S21을 1단자쌍 공진기로 하였을 때, 그 2개의 신호 단자 중, 한쪽을 입력 단자 In, 다른 쪽을 출력 단자 Out로 한 것이다. 도 3의 (b)를 참조하면, 병렬 공진기는, 공진자 P21을 1단자쌍 공진기로 하였을 때, 그 2개의 신호 단자 중, 한쪽을 그라운드 단자에 접속하고, 다른 쪽을 입력 단자 In과 출력 단자 Out의 단락 선로에 접속한 것이다.
도 3의 (c)는, 직렬 공진기와 병렬 공진기의 입력 단자 In으로부터 출력 단자 Out에의 통과 특성을 도시한 도면이다. 횡축은 주파수, 종축은 통과량이다. 직렬 공진기의 통과 특성은 실선, 병렬 공진기의 통과 특성은 파선으로 도시한다. 직렬 공진기의 통과 특성은, 1개의 공진점(공진 주파수) frs와 1개의 반공진점(반공진 주파수) fas를 갖는다. 공진점 frs에서 통과량은 최대로 되며, 반공진점 fas에서 통과량은 최소로 된다. 한편, 병렬 공진기의 통과 특성은, 1개의 공진점 frp와 1개의 반공진점 fap를 갖는다. 공진점 frp에서 통과량은 최소로 되며, 반공진점 fap에서 통과량은 최대로 된다.
도 4의 (a)는 1단 구성의 래더형 필터의 구성도이다. 도 4의 (a)를 참조하 면, 직렬 공진자 S22가 직렬 공진기로서 입력 단자 In과 출력 단자 Out에 직렬로 접속되며, 병렬 공진자 P22가 병렬 공진기로서 출력 단자 Out와 그라운드 사이에 접속된다. 이 때, 직렬 공진기의 공진점 frs와 병렬 공진기의 반공진점 fap는 대략 일치하도록 설계한다. 도 4의 (b)는 1단 구성의 래더형 필터의 입력 단자 In으로부터 출력 단자 Out에의 통과 특성이다. 횡축은 주파수, 종축은 통과량을 나타낸다. 도 4의 (a)의 구성에 의해, 직렬 공진기와 병렬 공진기의 통과 특성이 합성되어, 도 4의 (b)의 통과 특성이 얻어진다. 통과량은, 직렬 공진기의 공진점 frs와 병렬 공진기의 반공진점 fap 부근이 최대로 되며, 직렬 공진기의 반공진점 fas 및 병렬 공진기의 공진점 frp가 극소로 된다. 그리고, 병렬 공진기의 공진점 frp로부터 직렬 공진기의 반공진점 fas의 주파수 대역이 통과 대역으로 되며, 병렬 공진기의 공진점 frp 이하 및 직렬 공진기의 반공진점 fas 이상의 주파수 대역이 감쇠 영역으로 된다. 이와 같이, 래더형 필터는 대역 통과 필터로서 기능한다.
이러한, 공진자를 이용한 필터를 사용하여 안테나 분파기가 제공되어 있다. 안테나 분파기는 2개의 대역 통과 필터를 이용하여, 송신용 필터를 송신 단자와 안테나 단자 사이, 수신용 필터를 수신 단자와 안테나 단자 사이에 배치한다. 안테나 단자와 송신용 필터 또는 안테나 단자와 수신용 필터 사이에 정합 회로(예를 들면 이상기)를 형성한다. 그리고, 안테나 분파기는 송신 단자로부터 입력한 송신 신호를 안테나 단자로부터 출력하고, 안테나 단자로부터 입력한 수신 신호를 수신 단자로부터 출력하는 기능을 갖는다.
정합 회로의 기능을, 예를 들면 안테나 단자와 수신용 필터 사이에 정합 회 로를 형성한 경우에 대해 설명한다. 정합 회로는 송신 단자로부터 입력한 송신 신호의 전력이 수신용 필터에 침입하는 것을 억제하여, 안테나 단자로부터 출력시키는 기능을 갖는다. 통상적으로, 송신 신호의 주파수대에서는 수신용 필터의 임피던스는 거의 0이다. 따라서, 송신 신호의 전력의 대부분은 수신용 필터에 침입하게 된다. 따라서, 정합 회로에 의해 수신용 필터의 송신 신호의 주파수대에서의 임피던스를 거의 무한대로 변환한다. 이에 의해, 송신 신호의 전력이 수신용 필터에 침입하는 것을 억제할 수 있다.
특허 문헌 1 내지 특허 문헌 4에는 래더형 필터를 구성하는 공진자에 병렬로 인덕터가 접속된 필터가 개시되어 있다. 도 5는 상기 종래예에 따른 필터의 구성도이다. 도 5를 참조하면, 입력 단자 In과 출력 단자 Out 사이에 직렬로 직렬 공진자 S11, S12가 접속하고, 공진자 S11 및 S12 간의 노드와 그라운드 사이에 병렬 공진자 P11이 접속하고 있다. 출력 단자 Out와 그라운드 사이에 병렬 공진자 P12가 접속하고 있다. 또한, 직렬 공진자 S11 및 S12에, 각각 병렬로 인덕터 L11 및 L12가 접속하고 있다. 이와 같이 구성함으로써, 직렬 공진기의 반공진점이 2개 얻어진다. 그래서, 이 2개의 반공진점을 이용함으로써 감쇠 특성이 우수한 필터를 제공할 수 있다. 또한, 특허 문헌 5 및 6에는, 탄성 표면파 공진자의 여진 효율을 저감한 공진자가 개시되어 있다.
또한, 도 3 및 도 4를 이용하여 설명한 공진점, 반공진점을 갖는 기능(이중 공진 특성)은, 공진자로서 SAW 공진자 또는 FBAR을 이용한 경우도 마찬가지이다. 본 명세서에서는, SAW 공진자 또는 FBAR과 같이 이중 공진 특성을 갖는 공진자를 간단히 공진자라고 한다. 또한, 공진자 단독 또는 공진자에 병렬로 인덕터 혹은 캐패시터를 접속한 것을 공진기(1단자쌍 공진기)라고 한다. 또한, 본 명세서에서, 캐패시터의 부호(예를 들면 C0)는 캐패시터의 캐패시턴스로서도 사용한다. 인덕터에 대해서도 마찬가지이다.
그러나, 특허 문헌 1 내지 특허 문헌 4에 따른 종래예에서는, 공진자에 병렬로 접속한 인덕터가 대형으로 되어, 공진기, 필터 및 분파기를 소형화할 수 없다고 하는 과제가 있다. 또한, 2개의 반공진점을 임의로 설정할 수 없다. 이 때문에, 예를 들면, 2개의 반공진점을 이용하는 필터에서 설계의 자유도가 저하한다고 하는 과제가 있다.
본 발명은, 상기 과제를 감안하여, 소형화가 가능, 또는, 설계의 자유도를 향상시키는 것이 가능한 필터 및 안테나 분파기를 제공하는 것을 목적으로 한다.
본 발명은, 제1 공진자와, 이 제1 공진자보다 여기 효율을 저감시킨 제2 공진자와, 이 제2 공진자와 병렬로 접속되는 인덕터를 구비하는 것을 특징으로 하는 필터이다. 본 발명에 따르면, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선할 수 있다. 따라서, 소형화가 가능, 또는, 설계의 자유도를 향상시키는 것이 가능한 필터를 제공할 수 있다.
본 발명은, 상기 제1 공진자 및 상기 제2 공진자는 탄성 표면파 공진자인 것 을 특징으로 하는 필터로 할 수 있다. 또한, 본 발명은, 상기 제1 공진자 및 상기 제2 공진자는 압전 박막 공진자인 것을 특징으로 하는 필터로 할 수 있다.
본 발명은, 상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중, 적어도 1개의 전극 핑거는 반대측의 전극에 접속되는 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 저감할 수 있다.
본 발명은, 상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거보다 폭이 넓은 전극 핑거를 갖는 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 저감할 수 있다.
본 발명은, 상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중, 적어도 연속되는 2개의 전극 핑거는 전기 극성을 반전시킨 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 저감할 수 있다.
본 발명은, 상기 제2 공진자는, IDT가 갖는 2개의 전극에 복수개씩 교대로 접속하는 전극 핑거를 갖는 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 저감할 수 있다.
본 발명은, 상기 제2 공진자의 탄성 표면파의 전파 방향은, 상기 제1 공진자의 전파 방향과 서로 다른 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제2 공진자의 IDT가 갖는 전극 핑거의 폭은, 상기 제1 공진 자의 IDT가 갖는 전극 핑거의 폭과 서로 다른 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제1 공진자 또는 상기 제2 공진자의 IDT는 여진에 기여하지 않는 더미 전극 핑거가 형성되는 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 손실을 저감할 수 있다.
본 발명은, 상기 제2 공진자의 상부 전극막에 대한 압전막의 막 두께비 및 하부 전극막에 대한 압전막의 막 두께비가, 상기 제1 공진자의 대응하는 상부 전극막 또는 하부 전극막에 대한 압전막의 막 두께비보다 작은 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
상기 제2 공진자의 상부 전극막 및 하부 전극막 중 적어도 한쪽의 막 두께가, 상기 제1 공진자의 대응하는 상부 전극막 또는 하부 전극막의 막 두께보다 두꺼운 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제2 공진자의 압전막의 막 두께가, 상기 제1 공진자의 압전막보다 얇은 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제2 공진자의 멤브레인 영역의 면적은, 상기 제1 공진자의 멤브레인 영역의 면적보다 작은 것을 특징으로 하는 필터로 할 수 있다. 본 발명 에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제2 공진자가 갖는 정전 용량은, 상기 제1 공진자의 정전 용량보다 작은 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
본 발명은, 상기 제2 공진자를 2개 이상 병렬로 접속한 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 제2 공진자의 여기 효율을 저감할 수 있다.
본 발명은, 상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 실장된 패키지 내 또는 위에 선로 패턴으로서 형성된 인덕터인 것을 특징으로 하는 필터로 할 수 있다.
본 발명은, 상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 형성된 동일 기판 상에 형성되는 것을 특징으로 하는 필터로 할 수 있다. 본 발명에 따르면, 실장 면적을 삭감할 수 있다.
본 발명은, 상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 형성된 기판 이외의 기판 상에 형성되는 것을 특징으로 하는 필터로 할 수 있다. 또한, 본 발명은, 상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 실장된 패키지 밖 또는 내에 형성된 칩 인덕터인 것을 특징으로 하는 필터로 할 수 있다.
본 발명은, 직렬 공진자와, 병렬 공진자를 구비하며, 상기 직렬 공진자 및 상기 병렬 공진자 중 적어도 1개가 상기 제2 공진자이고, 상기 제2 공진자에는 병렬로 상기 인덕터가 접속된 래더형 필터로 할 수 있다. 또한, 본 발명은, 상기 직 렬 공진자 중 적어도 1개가 상기 인덕터가 병렬로 접속된 상기 제2 공진자인 것을 특징으로 하는 래더형 필터로 할 수 있다. 본 발명에 따르면, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선하는 것이 가능한 래더형 필터를 제공할 수 있다.
본 발명은, 다중 모드 탄성 표면파 필터와, 상기 인덕터가 병렬로 접속된 상기 제2 공진자를 갖는 것을 특징으로 하는 탄성 표면파 필터로 할 수 있다. 본 발명에 따르면, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선하는 것이 가능한 다중 모드 표면파 필터를 제공할 수 있다.
본 발명은, 안테나 단자와, 상기 안테나 단자에 접속한 제1 필터 및 제2 필터를 구비하며, 상기 제1 필터 및 제2 필터 중 적어도 한쪽이 전술한 필터인 것을 특징으로 하는 안테나 분파기이다. 본 발명에 따르면, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선하는 것이 가능한 안테나 분파기를 제공할 수 있다.
본 발명은, 상기 제1 필터 및 제2 필터 중 적어도 한쪽은 전술한 래더형 필터이며, 상기 인덕터가 병렬로 접속된 상기 제2 공진자는 안테나 단자에 가장 가까운 직렬 공진자인 것을 특징으로 하는 안테나 분파기로 할 수 있다. 본 발명에 따르면, 인덕터가 병렬로 접속된 제2 공진자를 분파기의 정합 회로로서 기능시킴과 함께, 필터의 감쇠 특성을 향상시키기 위해서 이용할 수 있다.
<실시예>
이하, 종래예에서, 감쇠 특성을 개선할 수 있는 메카니즘에 대해서 설명한다. 우선, 공진자의 공진점 ωr, 반공진점 ωa에 대해서 설명한다. 도 6의 (a)는 도 1의 (a)에서 도시한 공진자의 등가 회로(이중 공진 모델)를 도시한 도면이다. 도 6의 (a)를 참조하면, 입력 단자 In과 출력 단자 Out 사이에 공진자가 갖는 캐패시턴스 C0과, C0에 병렬로, 인덕턴스 Lm과 캐패시턴스 Cm이 직렬로 접속된다. 여기에서, 캐패시턴스 C0은 SAW 공진자에서는 IDT에서 발생하는 정전 용량에 상당하며, FBAR에서는 상부 전극과 하부 전극 사이의 정전 용량에 상당한다. Lm 및 Cm은 공진 주파수, 반공진 주파수를 결정하는 파라미터이다.
도 6의 (a)의 등가 회로에서, 입력 단자 In과 출력 단자 Out 사이의 임피던스 Z가 0으로 되는 주파수가 공진 주파수 fr이며, 어드미턴스 Y가 0으로 되는 주파수가 반공진 주파수 fa이다. 또한, 공진 각주파수 ωr=2πfr 및 반공진 각주파수 ωa=2πfa이다. Z=0 및 Y=0을 푸는 것에 의해, 수학식 1의 공진 각주파수 ωr 및 반공진 각주파수 ωa가 얻어진다.
Figure 112006060489681-PAT00001
여기에서, 공진 각주파수 ωr 및 반공진 각주파수 ωa는 일정값으로 고정해서 생각한다. 수학식 1을 풀면 Lm 및 Cm은 C0의 함수로서 수학식 2와 같이 표현된다.
Figure 112006060489681-PAT00002
도 6의 (b)는 도 6의 (a)의 등가 회로와 수학식 2를 이용해서 계산한 공진자의 주파수에 대한 감쇠량을 도시하는 도면이다. 여기에서, 공진 주파수 fr은 1900MHz 및 반공진 주파수 fa는 1970MHz, C0을 2.0pF로 하였다. 도 6의 (b)를 참조하면, 공진점 fr(ωr)에서 감쇠량은 최소로 되며, 반공진점 fa(ωa)에서 감쇠량은 최대로 된다.
다음으로, 종래예인 공진자에 병렬로 인덕터가 접속된 공진기에 대해서 설명한다. 도 7의 (a)는 이 공진기의 구성도이며, 도 7의 (b)는 그의 등가 회로이다. 도 7의 (a)를 참조하면, 입력 단자 In과 출력 단자 Out 사이에 형성된 공진자 S21에 병렬로 인덕터 L21이 접속하고 있다. 도 7의 (b)를 참조하면, 도 6의 (a)에서 설명한 공진자의 등가 회로에 병렬로 인덕턴스 L21이 접속하고 있다. 이 등가 회로를 이용하여, 임피던스 Z가 0으로 되는 공진 각주파수 ω'r를 구하면 수학식 3으로 된다. 이 경우, 공진자 단독의 경우의 공진 각주파수 ωr과 동일하게 된다.
Figure 112006060489681-PAT00003
한편, 어드미턴스 Y가 0으로 되는 반공진 각주파수를 구하면 수학식 4 및 수 학식 5와 같이 반공진점 1ω'a1 및 반공진점 2ω'a2의 2개의 반공진 각주파수가 얻어진다.
Figure 112006060489681-PAT00004
Figure 112006060489681-PAT00005
도 7의 (c)는 도 7의 (b)의 등가 회로를 이용해서 계산한 도 7의 (a)에 기재된 공진기의 주파수에 대한 감쇠량을 도시하는 도면이다. 여기에서, 공진 주파수 fr은 1900MHz 및 반공진 주파수 fa는 1970MHz, C0을 2.0pF, L21을 3.64nH로 하였다. 도 7의 (C)를 참조하면, 공진점 f'r(ω'r)에서 감쇠량은 최소로 되며, 반공진점 1f’a1(ω’a1) 및 반공진점 2f’a2(ω’a2)에서 감쇠량은 극대로 된다. 즉, 반공진점 1f’a1(ω’a1) 및 반공진점 2f’a2(ω’a2)가 감쇠극으로 된다. 종래예에 따른 병렬 인덕터를 부가한 공진기를 갖는 래더형 필터는, 반공진점 1 또는 반공진점 2를 이용해서 필터의 감쇠 특성을 개선하는 것이다.
수학식 4 및 수학식 5로부터, 반공진점 1ω'a1 및 반공진점 2ω'a2는 C0과 L21 의 곱으로 결정된다. 도 8은 L21을 3.64nH로 고정하고, 공진자 S21의 캐패시턴스 C0에 대한 반공진 주파수 f’a1 및 f’a2를 도시한 도면이다. 횡축은 C0 및 C0×L21을, 종축은 반공진 주파수 및 공진 주파수를 나타낸다. 도 8을 참조하면, 반공진 주파수 f’a1 및 f’a2는 1개의 파라미터(C0×L21)에 의해 일의적으로 결정되게 된다. 따라서, 예를 들면, 2개의 반공진점(감쇠극)을 이용하여 설계하는 필터에서는, 한쪽의 반공진점을 원하는 주파수로 하면, 다른쪽의 반공진점은 원하는 주파수값으로 설계할 수 없어, 설계의 자유도가 저하하게 된다.
<실시예 1>
이하, 실시예 1에 따른 공진기의 구성과 원리에 대해서 설명한다. 공진자에서, 공진 주파수를 고정한 상태에서, 공진자의 여진 효율을 저감시키면, 공진 주파수는 불변인 채로 반공진 주파수만 낮아진다. 여진 효율의 저감률을 x%로 하면, 반공진 주파수 fa는, x=0일 때의 공진 주파수 fr0과 반공진 주파수 fa0을 이용해서 수학식 6과 같이 표현된다.
Figure 112006060489681-PAT00006
도 6에서 설명한 공진기의 모델에 여진 효율의 저감률 x를 파라미터로서 받아들인 경우를 설명한다. 도 9의 (a)는, 입력 단자 In과 출력 단자 Out 사이에 여진 효율을 저감시킨 공진자 S31을 접속한 공진기의 구성도이다. 도 9의 (b)는 공 진자 S31의 등가 회로(이중 공진 모델)를 도시한 도면이다. 도 6의 (a)의 등가 회로와 비교하여, x가 Lm 및 Cm의 파라미터로서 부가된다. 그 밖의 구성은 도 6의 (a)와 동일하다. 여기에서, X=0일 때의 공진 각주파수 ωr0 , 반공진 각주파수 ωa0으로 하면, 공진 각주파수 ωr, 반공진 각주파수 ωa는 수학식 7로 표현된다.
Figure 112006060489681-PAT00007
또한, 수학식 7의 공진 각주파수 ωr, 반공진 각주파수 ωa를 이용하여, Lm 및 Cm을 계산하면 수학식 8로 표현된다.
Figure 112006060489681-PAT00008
도 9의 (c)는 도 9의 (b)의 등가 회로와 수학식 7을 이용해서 계산한 공진자의 주파수에 대한 감쇠량을 도시하는 도면이다. 여기에서, x가 0%일 때의 공진 주파수 fr은 1900MHz 및 반공진 주파수 fa는 1970MHz, C0을 2.0pF로 하고, x가 0%, 20%, 40%, 60% 및 80%일 때를 계산하였다. x가 0%일 때의 곡선은 도 6의 (b)와 동일하다. x가 커지면, 공진점 fr(ωr)의 주파수는 변하지 않지만, 반공진점 fa(ωa)의 주파수는 낮아져 간다.
다음으로, 여기 효율을 저감시킨 공진자 S31에 인덕터 L31을 병렬로 접속한 실시예 1에 따른 공진기에 대해서 설명한다. 도 10의 (a)는 실시예 1에 따른 공진기(18)의 구성도이다. 도 10의 (a)를 참조하면, 실시예 1에 따른 공진기는, 입력 단자 In 및 출력 단자 Out 사이에 형성되며, 여기 효율을 저감한 공진자 S31과, 공진자 S31과 병렬로 접속된 인덕터 L31을 갖고 있다. 도 10의 (b)는 실시예 1에 따른 공진기(18)의 등가 회로(이중 공진 모델)이다. 도 9의 (b)의 공진자의 등가 회로에 인덕턴스 L31이 병렬로 부가되어 있다. 공진기(18)의 임피던스 Z가 0으로 되는 공진 각주파수 ωr”는 수학식 10과 같이 공진자 S31의 공진 각주파수 ωr과 동일하게 된다.
Figure 112006060489681-PAT00009
한편, 어드미턴스 Y가 0으로 되는 반공진 각주파수를 구하면 수학식 10 및 수학식 11과 같이 반공진점 1ω”a1 및 반공진점 2ω”a2의 2개의 반공진 각주파수가 얻어진다.
Figure 112006060489681-PAT00010
Figure 112006060489681-PAT00011
도 10의 (c)는 도 10의 (b)의 등가 회로를 이용해서 계산한 실시예 1에 따른 공진기의 주파수에 대한 감쇠량을 도시하는 도면이다. 여기에서, x가 0%일 때의 공진 주파수 fr은 1900MHz 및 반공진 주파수 fa는 1970MHz, C0을 2.0pF, L31을 1.82nH로 하고, x를 0%, 20%, 40%, 60% 및 80%로 하였다. 도 10의 (c)를 참조하면, 공진점 f”r(ω”r)에서 감쇠량은 최소로 되고, 반공진점 1f”a1(ω”a1) 및 반공진점 2f”a2(ω”a2)에서 감쇠량은 극대로 된다. 즉, 반공진점 1f”a1(ω”a1) 및 반공진점 2f”a2(ω”a2)가 감쇠극으로 된다. 따라서, 종래예의 공진기와 마찬가지로, 실시예 1에 따른 공진기도, 반공진점 1 또는 반공진점 2를 이용해서 래더형 필터의 감쇠 특성을 개선할 수 있다.
도 11은 L31을 3.64nH로 고정하고, x를 0%로부터 80%로 변화시켰을 때의 C0에 대한 반공진 주파수 f”a1 및 f”a2를 도시한 도면이다. 횡축은 C0 및 C0×L31을, 종축은 반공진 주파수 및 공진 주파수를 나타낸다. 도 11을 참조하면, 반공진 주파수 f”a1 및 f”a2는 파라미터 (C0×L31)과 x에 의해 결정할 수 있다. 따라서, 2개의 반공진점을 임의로 설정할 수 있다. 따라서, 예를 들면, 2개의 반공진점(감쇠극)을 이용하여 설계하는 필터에서도, 2개의 반공진점을 원하는 주파수로 설계할 수 있어, 설계의 자유도를 향상시킬 수 있다. 예를 들면, 서로 다른 2개의 주파수대를 억압하는 것이 바람직한 경우, 한쪽의 반공진점과 다른 쪽의 반공진점을 각각의 억압할 주파수대로 설정할 수 있다. 따라서, 서로 다른 2개의 주파수대를 억압할 수 있다.
다음으로, 2개의 반공진점 중 1개(반공진점 1)를 감쇠극으로서 사용하는 경우의 실시예 1에 따른 공진기의 효과에 대해서 설명한다. 도 12의 (a)는 종래예 1에 따른 공진기(18a), 도 12의 (b)는 비교예 1에 따른 공진기(18b), 도 12의 (c)는 실시예 1에 따른 공진기(18)의 구성도이다. 도 12의 (a)를 참조하면, 종래예 1에 따른 공진기(18a)는, 0.885pF의 캐패시턴스를 갖는 공진자 S21에 4.8nH의 인덕터 L21을 병렬로 부가한 공진기이다. 도 12의 (b)를 참조하면, 비교예 1은 공진기(18a)의 인덕터의 소형화를 목적으로, 공진자 S22의 캐패시턴스를 1.212pF로 하고, 병렬로 부가하는 인덕터 L22의 인덕턴스를 3.5nH로 한 예이다. 종래예 1의 (C0×L21)과 비교예 1의 (C0×L22)는 거의 동일한 값으로 된다. 이 때문에, 종래예 1과 비교예 1은 거의 동일한 반공진점 1을 갖는다. 도 12의 (c)를 참조하면, 실시예 1에 따른 공진기(18)는, 모든 전극 핑거가 동일한 폭을 갖고, 2개의 전극에 교대로 접속하는 IDT를 갖는 탄성 표면파 공진자에 대하여, 여기 효율을 저감시킨 제2 공진자 S31과, 제2 공진자 S31과 병렬로 접속되는 인덕터 L31을 갖고 있다. 공진자 S31의 캐패시턴스는 1.478pF, 여진 효율의 저감률 x는 40%로 하고, 인덕터 L31의 인덕턴스를 비교예 1과 동일한 3.5nH로 하였다. 이에 의해, 반공진점 1은 종래예 1과 동일하게 된다.
도 13의 (a)는 종래예 1, 비교예 1 및 실시예 1에 따른 공진기의 통과 특성의 계산 결과를 도시한 도면으로서, 횡축은 주파수, 종축은 감쇠량을 나타낸다. 도 13의 (b)는 도 13의 (a)의 반공진점 1 부근의 확대도로서, 이 공진기를 이용하여 제작될 필터에 구해지는 감쇠 영역과 통과 영역을 나타내고 있다. 도 13의 (a)를 참조하면, 3개의 공진기의 반공진점 1의 주파수는 거의 일치하고 있다. 도 13의 (b)를 참조하면, 구해지는 감쇠 영역에서, 비교예 1은 종래예 1에 비하여 감쇠량이 작고 감쇠 특성이 나쁘다. 한편, 실시예 1과 종래예 1과의 곡선은 거의 중첩되어 있어 동일 정도의 감쇠 특성이다.
인덕터는 큰 면적이 필요하기 때문에, 실장 면적이 커진다. 따라서, 종래예 1에 따른 공진기(18a)를 비교예 1이나 실시예 1에 따른 공진기(18b, 18)로 함으로써, 실장 면적을 삭감할 수 있다. 비교예 1은 반공진점을 종래예 1과 동일하게 하기 위해서, 공진자 S22의 캐패시턴스를 종래예 1보다 크게 한다. 그렇게 하면, 도 13의 (b)와 같이 감쇠 특성이 악화된다. 그러나, 실시예 1에 따른 공진기(18)는 여진 효율을 비교예 1보다 낮게 함으로써, 감쇠 특성을 종래예 1과 동일 정도로 할 수 있다.
이하, 공진자의 여기 효율을 저감하는 구성에 대해서 설명한다. 예를 들면, 후술하는 실시예 2 내지 실시예 14와 같은 분파기나 필터에서, 표준의 공진자를 제1 공진자, 인덕터를 병렬로 접속하고 제1 공진자에 대하여 여진 효율을 저감시킨 공진자를 제2 공진자로 한다.
우선, SAW 공진자의 여진 효율을 저감하는 구성에 대해서 설명한다. 모든 전극 핑거가 동일한 폭을 갖고, 전극 핑거가 IDT가 갖는 2개의 전극에 교대로 접속되어, 여진 효율을 의도적으로 저감하고 있지 않은 공진자를 정규형 공진자라고 한다. 도 14의 (a)는 정규형 공진자인 공진자 0의 평면도이고, 도 14의 (b)는, 도 14의 (a)의 전극 핑거 부근의 확대도이다. 2개의 반사기 R0 사이에 인터디지털 트랜스듀서 IDT0이 형성되어 있다. IDT0은 전극(80)과 전극(82)으로 구성되어 있고, 전극 핑거(84)는 전극(80)에, 전극 핑거(86)는 전극(82)에 접속하고 있고, 전극 핑거(84, 86)는, IDT의 2개의 전극(80, 82)에 교대로 접속하고 있다. 전극 핑거(84 및 86)는 각각 20개 있고, 전극의 쌍수(IDT의 쌍수)는 20쌍이다. 전극 핑거(84 및 86)의 폭과, 전극 핑거(84 및 86)의 갭은 동일한 길이이며, 이 때 여진 효율은 가장 커진다. 전극 핑거(84)와 전극 핑거(86)가 중첩되는 거리가 개구 길이이며, w로 한다. 정규형 공진자의 정전 용량 C0은, 개구 길이 w, 전극 핑거의 쌍수 n, 진공 중의 유전률 ε0, 압전 기판의 비유전률 εr로 하면 수학식 12로 표현된다.
Figure 112006060489681-PAT00012
도 15의 (a)는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중, 적어도 1개의 전극 핑거는 반대측의 전극에 접속한 제2 공진자(공진자 1)를 도시하는 평면도이며, 도 15의 (b)는 도 15의 (a)의 확대도이다. 공진자 1의 인터디지털 트 랜스듀서 IDT1은, 전극 핑거(84)로서 전극(80)에 접속할 전극 핑거의 일부가, 반대측의 전극(82)에 접속하여 전극 핑거(86a)로 되어 있다. 이와 같이, 정규형 공진자에서 접속되는 극성과는 반대의 극성의 전극에 전극 핑거를 접속하는 것을 전극 핑거의 씨닝이라고 한다. 씨닝된 전극 핑거(86a)에서는 탄성 표면파는 여진하지 않게 되기 때문에, 공진자 1의 여진 효율은 정규형 공진자(공진자 0)보다 저하한다. 도 15의 (a)에서는 전극 핑거(86a)는 5개 있다. 따라서, 씨닝율은 25%이며, 여진 효율의 저감률 x는 25%이다. 씨닝한 전극 핑거(46a)에서는 정전 용량은 발생하지 않기 때문에, IDT1의 정전 용량은 IDT0에 비하여 (1-x)배로 된다. IDT의 정전 용량은 수학식 12와 같이 표현된다. 그래서, 공진자 1의 정전 용량을 정규형 공진자와 동일하게 하기 위해서, 개구 길이를 w/(1-x)로 보정하는 것이 바람직하다. 또한, 수학식 12로부터, 전극 핑거의 쌍수를 늘림으로써 정규형 공진자(공진자 0)와의 정전 용량과 맞추는 방법도 있지만, 전극 핑거의 쌍수를 늘리면 여진 효율의 저감률 x도 변화되기 때문에, 개구 길이로 조정하는 것이 바람직하다.
도 16은 전극 핑거를 랜덤하게 씨닝한 제2 공진자(공진자 2)의 예이다. 인터디지털 트랜스듀서 IDT2에서는, 씨닝한 전극 핑거는 전극 핑거(86a)가 3개, 전극 핑거(84a)가 2개이다. 공진자 1과 마찬가지로, x=25%이며, 개구 길이는 공진자 1과 마찬가지로 보정하여, w/(1-x)로 하는 것이 바람직하다. 공진자 1에서는, 씨닝이 주기적이기 때문에 스퓨리어스 응답이 발생한다. 공진자 2와 같이 전극 핑거를 랜덤하게 씨닝함으로써 스퓨리어스 응답을 억제할 수 있다.
도 17은, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거보다 폭이 넓 은 전극 핑거(84b, 86b)를 갖는 제2 공진자(공진자 3)의 예이다. 인터디지털 트랜스듀서 IDT3은, 공진자 2가 씨닝한 전극 핑거(84a, 86a)에 인접하는 동일 극성의 3개의 전극 핑거를 굵은 전극 핑거(84b, 86b)(베타 전극)를 갖고, 전극 핑거(84b, 86b)는 각각 전극(80, 82)에 접속하고 있다. 공진자 3에서도, 공진자 1 및 공진자 2와 마찬가지로, 전극 핑거(84b, 86b)에서는 탄성 표면파는 여진하지 않게 된다. 전극 핑거(84b, 86b)는 5개 있고, x=25%로 된다. 개구 길이는 공진자 1 및 공진자 2와 마찬가지로 보정하여, w/(1-x)로 하는 것이 바람직하다. 또한, 공진자 2와 마찬가지로, 전극 핑거(84b, 86b)를 랜덤하게 형성함으로써, 스퓨리어스 응답을 억제할 수 있다.
도 18의 (a)는 표면 탄성파의 여진에 기여하지 않는 더미 전극을 형성한 IDT를 갖는 제2 공진자(공진자 4)의 예이며, 도 18의 (b)는 그의 확대도이다. 인터디지털 트랜스듀서 IDT4는, 공진자 2와 마찬가지로, 씨닝한 전극 핑거(84d, 86d)를 갖고 있다. 전극 핑거(84, 84d)의 선단에 상호 대향하는 측에는, 전극(82)에 접속하며, 표면 탄성파의 여진에 기여하지 않는 더미 전극(86c)이 형성된다. 또한, 전극 핑거(86, 86d)의 선단에 상호 대향하는 측에는, 전극(80)에 접속하며, 표면 탄성파의 여진에 기여하지 않는 더미 전극(84c)이 형성된다. 더미 전극(84c, 86c)에 의해, IDT4가 도파로 구조로 되어, 탄성 표면파의 누설을 억제하여 저손실의 공진자를 얻을 수 있다. 저감률 x나 개구 길이의 보정 방법은 공진자 2와 마찬가지이다. 또한, 여진 효율을 저감시키지 않는 제1 공진자에 더미 전극을 형성할 수도 있다.
도 19의 (a)는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중 적어도 연속되는 2개의 전극 핑거는 전기 극성을 반전시킨 제2 공진자(공진자 5)의 예이며, 도 19의 (b)는 그의 확대도이다. 인터디지털 트랜스듀서 IDT5는, 랜덤한 위치의 2개 연속된 전극 핑거(86e, 84e)를 정규형 공진자와는 반대의 전극(82, 80)에 접속하여, 전기 극성을 반전시키고 있다. 극성을 반전시킨 전극 핑거(84e, 86e)는, 그 밖의 전극 핑거(84, 86)에서 여진하는 탄성 표면파에 대하여 위상이 180° 다른 탄성 표면파가 여진한다. 이 때문에, 전극 핑거(84e, 86e)에서 여진한 탄성 표면파는, 전극 핑거(84, 86)에서 여진한 탄성 표면파를 상쇄시켜, 여진 효율이 저감된다. 극성을 반전시킨 전극 핑거를 1쌍 형성하면, 씨닝 전극을 2쌍 형성한 경우와 저감률은 동일하게 된다. 공진자 5에서는, 반전시킨 전극 핑거(84e, 86e)를 2쌍 형성하고 있기 때문에, 반전시킨 전극 핑거(2쌍)의 전체 전극 핑거의 쌍수(20쌍)의 비율(반전율)은 10%이다. 따라서, 여진 효율의 저감률 x는 20%이다. 반전된 전극 핑거(84e, 86e)의 양측에서는 정전 용량은 발생하지 않기 때문에, IDT5의 정전 용량은 IDT0에 비하여 (1-x/2)배로 된다. 따라서, 공진자 1의 정전 용량을 정규형 공진자와 동일하게 하기 위해서는 개구 길이를 W/(1-x/2)로 하는 것이 바람직하다.
도 20은, 탄성 표면파의 전파 방향을 제1 공진자와 서로 다른 방향으로 한 제2 공진자(공진자 6)의 예이다. 압전 기판에는 이방성이 있으며, 탄성 표면파의 전파 방향에 의해 여진 효율은 변화된다. 그래서, 도 20과 같이, 여진 효율이 높아지도록 탄성 표면파의 전파 방향을 선택한 정규형 공진자에 대하여, 탄성 표면파 의 전파 방향을 변화시킴으로써, 여진 효율을 저감할 수 있다. 공진자 6의 정전 용량은 공진자 0과 거의 동일하기 때문에, 개구 길이는 w로 하는 것이 바람직하다.
도 21의 (a)는, IDT가 갖는 전극 핑거의 폭이, 제1 공진자의 IDT가 갖는 전극 핑거의 폭과 다른 제2 공진자(공진자 7)의 예이며, 도 21의 (b)는 그의 확대도이다. 인터디지털 트랜스듀서 IDT7의 전극 핑거(84f, 86f)의 폭을 We, 전극 핑거(84f와 86f)와의 갭을 Wg로 할 때, We와 Wg가 동일할 때 여진 효율은 최대로 된다. 따라서, 예를 들면 제1 공진자에서는 We와 Wg를 동일하게 하여, 공진자 7의 IDT가 갖는 전극 핑거의 폭을, 제1 공진자의 IDT가 갖는 전극 핑거의 폭과 서로 다르게 함으로써 여진 효율을 저감할 수 있다. Wg에 의해 공진자 7의 정전 용량이 변화되기 때문에, 제1 공진자로부터의 정전 용량의 감소율을 1/a로 하면, 개구 길이는 a×w로 하는 것이 바람직하다.
도 22의 (a)는 IDT가 갖는 2개의 전극에 2개 걸러 교대로 전극 핑거를 접속한 제2 공진자(공진자 8)의 예이며, 도 22의 (b)는 그의 확대도이다. 공진자 8의 인터디지털 트랜스듀서 IDT8은, 전극 핑거(84g, 86g)의 폭이 정규형 공진자(공진자 0)의 절반이며, 각 전극 핑거 2개 걸러 교대로 전극(80, 82)에 접속하고 있다. 따라서, 정규형 공진자에서는 IDT의 1주기당 2개의 전극 핑거(84, 86)가 형성되어 있는(싱글 전극) 것에 대하여, 공진자 8에서는 IDT의 1주기당 4개의 전극 핑거(84g, 86g)가 형성되어 있다(더블 전극). 더블 전극은 싱글 전극보다 여진 효율을 저감할 수 있다. 또한, 더블 전극의 정전 용량은 싱글 전극의 √2배이다. 따라서, 공진자 8에서는, 개구 길이를 w/√2로 하는 것이 바람직하다. 이와 같이, 제2 공진 자의 IDT가 갖는 2개의 전극에 복수개 걸러 교대로 전극 핑거를 접속함으로써, 여진 효율을 저감할 수 있다.
도 23은 공진자 상에 유전체막을 형성한 제2 공진자(공진자 9)의 예이다. 공진자 9는 도 14의 (a)에 도시한 정규형 공진자 상에 예를 들면 산화 실리콘막 등의 유전막(81)을 형성하고 있다. SAW 공진자 상에 유전체막이 형성되면, 공진자의 여진 효율은 저하한다. 이와 같이, 공진자 상에 제1 공진자보다 두꺼운 유전체막을 형성함으로써, 제1 공진자보다 여진 효율을 저감한 저여기 공진자를 얻을 수 있다. 또한, 공진자 9의 정전 용량은 공진자 0과 거의 동일하기 때문에, 개구 길이는 w로 하는 것이 바람직하다.
도 24의 (a)는 아포다이즈 가중을 실시함으로써 여진 효율을 저감한 제2 공진자(공진자 10)의 예이며, 도 24의 (b)는 그의 확대도이다. 아포다이즈 가중이란, 인터디지털 트랜스듀서 IDTl0의 전극 핑거(84h, 86h)의 교차 폭을 탄성 표면파의 전파 방향을 따라서 변화시키는 가중 방법이다. 교차 폭의 가중 형상에 맞추어, 더미 전극 길이(전극 핑거(84h)에 대한 전극 핑거(86h))도 전파 방향을 따라서 변화되고 있다. 아포다이즈 가중을 실시하면, 가중 형상에 따라서 여진 효율은 저감한다. 아포다이즈 가중을 행함으로써 IDT10의 정전 용량은 저감하기 때문에, 정규형 공진자로부터의 정전 용량의 감소율을 1/a로 하면, 개구 길이는 a×w로 하는 것이 바람직하다.
또한, 공진자를 형성하는 알루미늄 등의 전극막의 막 두께의 변경에 의해서도 여진 효율을 저감시킬 수 있다. 전극막 두께가 얇을수록 여진 효율은 작다. 따라서, 제2 공진자(공진자 11)의 전극막 두께를, 제1 공진자의 전극막 두께보다도 얇게 함으로써, 제2 공진자의 여진 효율을 저감할 수 있다.
이상, 탄성 표면파 공진자에서의 여진 효율을 저감한 제2 공진자의 예를 나타냈지만, 여진 효율을 저감하는 구조이면 이것에 한정되지 않고, 임의의 구조로 해도 된다. 또한, 공진자 1 내지 공진자 11을 임의로 조합해도 된다.
다음으로, FBAR의 여진 효율을 저감하는 구성에 대해서 설명한다. 도 25의 (a)는 표준적인 FBAR(공진자 00)의 단면도이다. 구성은 도 1의 (d)와 동일하며 동일 부재는 동일한 부호를 붙이고 설명을 생략한다. 공진자 00은 상부 전극막(73) 및 하부 전극막(75)의 막 두께로서 tm0, 압전막(74)의 막 두께로서 tp0을 갖는다. 도 25의 (b)는 공진자 00보다 여진 효율을 저감시킨 공진자 01의 단면도이다. 공진자 01은, 각 막의 막 두께가 서로 다른 것 이외에는 도 25의 (a)와 동일하며, 동일한 부재는 동일한 부호를 붙이고 설명을 생략한다. 공진자 01의 상부 전극막(73) 및 하부 전극막(75a)의 막 두께인 tm1은 tm0보다 두껍고, 압전막(74a)의 막 두께인 tp1은 tp0보다 얇다. 도 25의 (c)는 FBAR의 상부 전극막(73) 및 하부 전극막(75)의 막 두께 tm과 압전막의 막 두께 tp의 막 두께비(tm/tp)와 여진 효율을 도시한 도면이다. 막 두께비(tm/tp)가 커지면 여진 효율은 저감한다. 따라서, 제2 공진자의 상부 전극막(73)에 대한 압전막(74)의 막 두께비 및 하부 전극막(75)에 대한 압전막(74)의 막 두께비를, 제1 공진자의 대응하는 상부 전극막 또는 하부 전극막에 대한 압전막의 막 두께비보다 작게 함으로써, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
또한, 제2 공진자의 상부 전극막(73) 및 하부 전극막(75) 중 적어도 한쪽의 막 두께를, 제1 공진자의 대응하는 상부 전극막(73) 또는 하부 전극막(75)의 막 두께보다 두껍게 함으로써, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다. 또한, 제2 공진자의 압전막(74)의 막 두께가, 제1 공진자의 압전막보다 얇게 함으로써, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다.
도 26의 (a)는 표준적인 FBAR(공진자 00) 상면도이며, 도 26의 (b)는 구성도이다. 도 26의 (a) 및 도 26의 (b)는, 도 1의 (c) 및 도 1의 (a)와 동일한 도면이며, 동일한 부재는 동일한 부호를 붙이고 설명을 생략한다. 도 26의 (a)에서 상부 전극막(73), 압전막(74) 및 하부 전극막(75)이 중첩되는 영역이 멤브레인 영역(78)이다. 도 26의 (c)는 FBAR을 2개 병렬로 접속한 공진자(공진자 02)의 상면도이며, 도 26의 (d)는 구성도이다. 공진자 02에서는, 공진자 S23을 2개 병렬로 접속하고, 각 공진자 S23의 멤브레인 영역(78a)의 면적을, 공진자 00의 멤브레인 영역(78)의 면적의 1/2로 하고 있다. 도 26의 (e)는 공진자의 정전 용량에 대한 여기 효율을 도시한 도면이다. 공진자의 정전 용량이 커지면 여기 효율은 높아진다. 따라서, 공진자 02와 같이, 멤브레인 영역의 면적을 1/2로 하고 정전 용량을 1/2로 한 공진자를 2개 병렬로 접속함으로써, 정전 용량은 변하지 않고, 여진 효율을 저감한 공진자를 실현할 수 있다. 이와 같이, 멤브레인 영역의 면적을 1/n으로 한 공진자를 n개 병렬로 접속함으로써, 여진 효율을 저감한 공진자를 실현할 수 있다.
이와 같이, 제2 공진자의 멤브레인 영역(78a)의 면적을 제1 공진자의 멤브레인 영역(78)의 면적보다 작게 함으로써, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다. 또한, 제2 공진자의 정전 용량을 제1 공진자의 정전 용량보다 작게 함으로써, 제2 공진자의 여기 효율을 제1 공진자보다 저감할 수 있다. 또한, 이러한 공진자를 2개 이상 병렬로 접속함으로써, 여기 효율을 작게 할 수 있다.
이상, 압전 박막 공진자에서의 여진 효율을 저감하는 구조예를 나타냈지만, 여진 효율을 저감하는 구조이면 이것에 한정되지 않고, 임의의 구조로 해도 된다. 또한, 공진자 01 및 공진자 02를 조합해도 된다.
후술하는 실시예 2 내지 실시예 14에 따른 분파기 및 필터에서, 공진자 1 내지 공진자 11 및 공진자 01 및 공진자 02를 이용함으로써, 제1 공진자에 대하여 여진 효율을 저감시킨 제2 공진자를 형성할 수 있다.
<실시예 2>
실시예 2는 실시예 1에 따른 공진기(18)를 안테나 분파기에 적용한 예이다. 도 27은 제작한 분파기의 구성도이다. 도 27의 (a)는 도 12의 (a)에 도시한 종래예 1에 따른 공진기(18a)를 이용한 종래예 2에 따른 분파기(100a)의 구성도이다. 도 27의 (b)는 도 12의 (b)에 도시한 비교예 1에 따른 공진기(18b)를 이용한 비교예 2에 따른 분파기(100b)의 구성도이다. 도 27의 (c)는 도 12의 (c)에 도시한 실시예 1에 따른 공진기(18)를 이용한 실시예 2에 따른 분파기(100)의 구성도이다.
도 27의 (c)를 참조하면, 실시예 2에 따른 분파기(100)는, 안테나 단자 Ant와 수신 단자 Rx 사이에 접속하는 수신용 필터(10)(제1 필터)를 갖는다. 또한, 수신용 필터(10)와 안테나 단자 Ant 사이에 접속하는 공진기(18)로 이루어지는 정합 회로를 갖는다. 또한, 안테나 단자 Ant와 송신 단자 Tx 사이에 접속하는 송신용 필터(12)(제2 필터)를 갖는다. 수신용 필터(10)는 병렬 공진자 P1 내지 P3 및 직렬 공진자 S1 내지 S4 및 S31을 갖는 래더형 필터이다. 송신용 필터(12)는 병렬 공진자 P5 및 P6과 직렬 공진자 S5 내지 S8을 갖는 래더형 필터이다. 또한, 공진자 S31은 정합 회로의 공진자로서 기능함과 함께 수신용 필터(10)의 공진자로서도 기능한다.
도 27의 (a)를 참조하면, 종래예 2에 따른 분파기(100a)는, 종래예 1에 따른 공진기(18a)를 정합 회로 및 수신용 필터(10a)의 공진기로서 사용하고 있는 것 이외에는 실시예 2와 동일하여 설명을 생략한다. 도 27의 (b)를 참조하면, 비교예 2에 따른 분파기(100b)는, 비교예 1에 따른 공진기(18b)를 정합 회로 및 수신용 필터(10b)의 공진기로서 사용하고 있는 것 이외에는 실시예 2와 동일하여 설명을 생략한다.
종래예 2의 공진자 S21은 도 14의 공진자 0이며, 비교예 2의 공진자 S22는 도 14의 (a)의 공진자 0의 개구 길이를 1.55배한 공진자이다. 도 28은 실시예 2에서의 분파기(100)의 공진기(18)를 도시하는 도면이다. 입력 단자 In과 출력 단자 Out 사이에 여진 효율을 저감시킨 공진자 S31과 인덕터 L31이 병렬로 접속하고 있다. 공진자 S31은 도 17에서 설명한 전극 핑거(84b 및 86b)(베타 전극)와, 도 18에서 설명한 더미 전극(84c 및 86c)을 갖고 있다. 전극 핑거(84b 및 86b)(베타 전극)는 8개 형성되어 있다. 따라서, 여기 효율의 저감률 x는 8/20=40%이다.
도 29 및 도 30은, 각각 종래예 2, 비교예 2, 도 31 및 도 32는 실시예 2에 따른 분파기의 실장 상태를 도시하는 도면이다.
도 31은 실시예 2의 필터를 제작한 칩(15)의 상면도이다. 도면 중, 흑으로 나타낸 영역이 금속(예를 들면 알루미늄)이 형성된 영역이다. 압전 기판(14) 상에 SAW 공진기로 구성된 래더형 필터를 이용하여 수신용 필터(10) 및 송신용 필터(12)를 형성하였다. 수신용 필터(10)는 직렬 공진자 S31 및 S1 내지 S4가 직렬로 접속되어 있다. S4는 Rx 단자에 접속되고, Rx 단자에는 병렬 공진자 P3이, 직렬 공진자 S2와 S3 사이에는 병렬 공진자 P2가 접속되며, 병렬 공진자 P3, P2의 다른 한쪽의 단자는 그라운드 단자 Gnd에 접속된다. 직렬 공진자 S31과 S1 사이에는 병렬 공진자 P1이 접속되고, P1의 다른 쪽의 단자는 그라운드 단자 Gnd에 접속된다. 공진자 S31과 S1 사이에는 다시 단자 L이 접속된다. 공진자 S31의 다른 쪽에는 안테나 단자 Ant가 접속된다.
송신용 필터(12)는 직렬 공진자 S5 내지 S8이 직렬로 접속되어 있다. 직렬 공진자 S5 및 S8은 각각 안테나 단자 Ant 및 Tx 단자에 접속되고, 직렬 공진자 S5와 S6 사이에는 병렬 공진자 P5가, 직렬 공진자 S7과 S8 사이에는 병렬 공진자 P6이 접속되며, 병렬 공진자 P7 및 P8의 다른 한쪽의 단자는 그라운드 단자 Gnd에 접속된다. 각 단자 Ant, L, Tx, Rx 및 Gnd에는 Au 범프를 형성하였다.
도 32의 (c)는 실시예 2의 칩이 실장된 패키지의 단면도이다. 적층 패키지(30)의 다이어태치면(32)에 범프(20)를 이용하여 칩(15)을 플립 칩 실장(페이스 다운 실장)한다. 다이어태치면(32)에는 범프를 압착하는 도체의 범프 패드(36)가 형성되어 있다. 범프 패드(36)는 도체로 매립된 비아(38)에 접속한다. 비아(38) 는 적층 패키지(30)의 이면(34)까지 관통하고 있으며, 이면(34)에 형성된 도체의 풋 패드(40)에 접속된다. 리드(31)(캡)를 이용하여 적층 패키지(30)의 캐비티부를 기밀 밀봉하여, 분파기(100)가 완성된다.
도 32의 (a)는 적층 패키지(30)의 칩(15)을 실장하기 전의 상면도이다. 도면 중, 흑으로 나타낸 영역이 금속(예를 들면 금)을 형성한 영역이다. 칩(15)에 형성된 범프(20)가 범프 패드(36)에 압착하여, 칩(15)과 범프 패드(36)가 전기적으로 접속한다. 칩(15)의 단자 Ant, L, Tx, Rx 및 Gnd는, 각각 범프 패드 AntB, LB, TxB, RxB 및 GndB에 압착된다. 범프 패드 AntB와 LB 사이에는 선로 패턴에 의해 인덕터(51)가 형성되어 있다. 인덕터(51)의 인덕턴스는 3.5nH이다. 이에 의해, 칩에 형성된 공진자 S31에 병렬로 인덕터(51)가 접속된다. 범프 패드 AntB, TxB, RxB 및 GndB는 비아(38)에 접속된다.
도 32의 (b)는 적층 패키지(30)의 이면(34)을 위로부터 투시한 도면이다. 이면(34)에 풋 패드(40)가 형성되어 있다. 범프 패드 AntB, TxB, RxB 및 GndB에 접속된 비아(38)는, 각각 풋 패드 AntF, TxF, RxF 및 GndF에 접속하여, 적층 패키지(30)의 외부와 접속된다. 이상과 같이, 공진자 S31에 병렬로 인덕터(51)가 부가된다.
도 29의 (a)는 종래예 2에 따른 분파기의 칩의 상면도, 도 29의 (b)는 적층 패키지(30)의 칩을 실장하기 전의 상면도, 도 29의 (c)는 적층 패키지(30)의 이면(34)의 투시도이다. 종래예 2에서는, 공진자 S21이 여진 효율을 저감시키고 있지 않은 공진자인 것, 인덕터(50)의 인덕턴스가 4.8nH이며, 인덕터 면적이 큰 것, 이외에는 실시예 2를 도시한 도 31, 도 32의 (a) 및 도 32의 (b)와 동일하다.
도 30의 (a)는 비교예 2에 따른 분파기의 칩의 상면도, 도 30의 (b)는 적층 패키지(30)의 칩을 실장하기 전의 상면도, 도 30의 (c)는 적층 패키지(30)의 이면(34)의 투시도이다. 도 30의 (a)의 공진자 S22가 여진 효율을 저감시키고 있지 않은 공진자인 것, 이외에는 실시예 2를 도시한 도 31, 도 32의 (a) 및 도 32의 (b)와 동일하다.
실시예 2 및 비교예 2에 따른 분파기는 종래예 2에 비하여 패키지의 크기(실장 면적)를 작게 할 수 있다. 이것은, 종래예 2의 인덕터(50)의 인덕턴스가 4.8nH인데 비하여, 비교예 2 및 실시예 2의 인덕터(51)의 인덕턴스는 3.5nH로 약 73%로 할 수 있었던 것에 기인한다.
도 33의 (a)는 종래예 2, 비교예 2 및 실시예 2에 따른 분파기의 수신용 필터 및 송신용 필터의 통과 특성, 안테나 단자의 반사 특성을 측정한 결과이다. 도 33의 (b)는 수신용 필터 및 송신용 필터의 통과 특성의 통과 대역 부근의 확대도이다. 비교예 2는 송신 대역에 상당하는 1850∼1910MHz에서 수신용 필터의 감쇠량이 악화되어 있다(도 33의 (a)의 타원 부분). 이것은, 도 13의 (b)에서 도시한 바와 같이, 비교예 1에 따른 공진기(18b)의 감쇠량이 종래예 1에 따른 공진기(18a)에 비하여 나쁜 것에 대응하고 있다. 또한, 송신 대역의 고주파단 부근인 1900∼1910MHz 부근에서 송신용 필터의 손실이 커져 있다(도 33의 (b)의 타원 부분). 이것은, 도 33의 (a)와 같이, 이 부근에서 안테나 단자의 반사 특성이 나빠져 있는 것에 기인한다.
한편, 실시예 2에 따른 분파기(100)의 수신용 필터 및 송신용 필터의 통과 특성, 안테나 단자의 반사 특성은 종래예 2의 분파기(100a)와 거의 동일 정도이다. 이와 같이, 실시예 2에 따른 분파기(100)에 따르면, 필터의 통과 특성을 종래예 2와 동일 정도로 유지한 상태에서, 패키지(30)의 실장 면적을 작게 할 수 있다. 또한, 공진기(18)를 수신용 필터(10)의 안테나 단자 Ant 측에 배치하여 공진기(18)의 반공진점(감쇠극)을 송신 주파수 대역으로 설정하고 있다. 즉, 공진기(18)를 래더형 필터의 안테나 단자 Ant에 가장 가까운 직렬 공진기로서 이용하고 있다. 이에 의해, 공진기(18)는, 분파기의 정합 회로로서 기능함과 함께, 수신용 필터(10)의 송신 대역에서의 감쇠 특성을 향상시키기 위해서 이용할 수 있다.
또한, 실시예 2와 같이, 공진기(18) 및 수신용 필터(10)의 인덕터 L31을 공진자 S31이 실장된 적층 패키지(30)에 형성된 선로 패턴으로 형성할 수 있다. 또한, 페이스 다운으로 실장함으로써 실장 면적을 작게 할 수 있다.
<실시예 3>
실시예 3은, 적층 패키지(30) 내에 인덕터(53)을 형성하고, 칩(15)을 페이스 업으로 실장한 예이다. 도 34의 (a)는 적층 패키지(30)의 칩(15)이 실장된 상면도이며, 도 34의 (b)는 적층 패키지(30)의 단면도이다. 도 35는 적층 패키지(30)의 적층(44)의 상면도이다. 실시예 2와 공통 부재는 동일한 부호를 붙이고 설명을 생략한다. 도 34의 (a) 및 도 34의 (b)를 참조하면, 다이어태치면(32) 상에 칩(15)이 실장되어 있다. 칩(15)은 단자 Ant, L, Tx, Rx 및 Gnd에 범프가 형성되어 있지 않은 것 이외에는 실시예 2와 동일하다. 각 단자는 적층 패키지의 패드(40)에 와이어(42)로 접속된다. 안테나 단자 Ant 및 단자 L이 접속된 패드(40)에는 적층 패키지(30) 내에 도체가 매립된 비아(41)가 형성되어 있다. 그렇게 해서, 적층(44)에 형성된 인덕터(53)에 접속된다. 도 35를 참조하면, 적층(44) 표면에는 도체의 선로 패턴으로 이루어지는 인덕터(53)가 형성된다.
실시예 3과 같이, 인덕터(53)는, 비아(41) 및 와이어(42)를 통하여 공진자 S31에 병렬로 접속된다. 이와 같이, 칩(15)을 페이스 업으로 실장할 수도 있다.
<실시예 4>
실시예 4는 칩 상에 인덕터(54)를 형성하고, 칩(15)을 페이스 업으로 실장한 예이다. 도 36은 적층 패키지(30)의 칩(15)이 실장된 상면도이다. 실시예 3과 공통 부재는 동일한 부호를 붙이고 설명을 생략한다. 도 36을 참조하면, 칩(15)에는 스파이럴 코일로 구성되는 인덕터(54)가 형성된다. 인덕터(54)의 한쪽은 공진자 S31과 S1 사이에 접속하고, 다른 쪽은 안테나 단자 Ant로부터 와이어(42)로 접속한 패드(40)에 와이어(42)로 접속된다. 이와 같이 해서, 인덕터(54)는, 와이어(42)를 통하여 공진자 S31에 병렬로 접속된다.
실시예 4와 같이, 공진기(18) 및 수신용 필터(10)의 인덕터 L31을 공진자 S31이 형성된 동일 기판 상에 형성할 수 있다.
<실시예 5>
실시예 5는 적층 패키지(30)를 실장한 프린트 기판에 칩 인덕터(55)를 실장 한 예이다. 도 37은 칩(15)이 실장된 적층 패키지(30) 및 프린트 기판(48)의 상면도이다. 실시예 3과 공통 부재는 동일한 부호를 붙이고 설명을 생략한다. 도 37을 참조하면, 칩(15)에는 인덕터는 형성되어 있지 않다. 칩(15)의 각 단자 Ant, L, Tx, Rx 및 Gnd는 적층 패키지(30)에 형성된 비아 및 풋 패드(도시 생략)를 통하여, 각각 프린트 기판(48)의 단자 AntT, LT, TxT, RxT 및 GndT에 접속한다. 그리고, AntT와 LT 사이에 칩 인덕터(55)가 접속된다. 이에 의해, 칩 인덕터(55)는 공진자 S31에 병렬로 접속된다.
<실시예 6>
실시예 6은 적층 패키지(30)의 다이어태치면(32)에 칩 인덕터(57)를 실장한 예이다. 도 38은 실시예에 따른 분파기의 적층 패키지(30)의 칩을 실장하기 전의 상면도이다. 실시예 2의 다이어태치면(32) 상에 형성된 선로 패턴에 의한 인덕터(51) 대신에 칩 인덕터(57)를 실장한다. 그리고, 칩 인덕터(57)는 공진자 S31에 병렬로 접속된다. 그 밖의 구성은 실시예 2와 동일하며, 동일한 부재는 동일한 번호를 붙이고 설명을 생략한다.
실시예 5와 같이, 공진기(18) 및 수신용 필터(10)의 인덕터 L31은 공진자 S31이 실장된 적층 패키지(30) 밖의 프린트 기판(48)(기판)에 형성된 칩 인덕터(51)로 할 수도 있고, 실시예 6과 같이, 적층 패키지(30) 내에 형성된 칩 인덕터(57)로 할 수도 있다.
<실시예 7>
실시예 7은 집적 수동 소자(IPD) 칩(58)에 인덕터(56)를 실장한 예이다. 도 39는 칩(15) 및 IPD 칩(58)이 실장된 적층 패키지(30)의 상면도이다. 실시예 3과 공통 부재는 동일한 부호를 붙이고 설명을 생략한다. 도 39를 참조하면, 칩(15)에는 인덕터는 형성되어 있지 않다. IPD 칩(58)에 스파이럴 코일을 이용한 인덕터(56)가 형성된다. 칩(15)과 IPD 칩(58)은 와이어(42)를 이용하여 접속된다. 이에 의해 공진자 S31에 병렬로 인덕터(56)가 부가된다.
실시예 7과 같이, 공진기(18) 및 수신용 필터(10)의 인덕터 L31은 공진자 S31이 형성된 압전 기판(14) 이외의 IPD 칩(58)(기판)에 형성된 인덕터로 할 수 있다.
실시예 3 내지 실시예 7의 실장 형태에 의해서도, 공진기(18) 및 분파기(100)는 실시예 1 및 실시예 2와 마찬가지로, 필터의 통과 특성을 종래예와 동일 정도로 유지한 상태에서, 패키지(30)의 실장 면적을 작게 할 수 있다.
<실시예 8>
도 40은 실시예 8에 따른 분파기(100c)의 구성도이다. 도 40을 참조하면, 분파기(100c)는, 안테나 단자 Ant에 정합용 인덕터 LAnt가 직렬로 접속하고 있다. 그 이외의 구성은 실시예 2와 동일하여 설명을 생략한다. 실시예 8에 따르면, 안테나 단자의 반사 손실을 저감할 수 있다.
<실시예 9>
도 41은 실시예 9에 따른 분파기(100d)의 구성도이다. 도 41을 참조하면, 분파기(100d)는, 수신용 필터(10c)의 안테나 단자 Ant 측에 공진기(18)를 형성한 것에 부가하여, 송신용 필터(12c)의 안테나 단자 Ant 측에도, 인덕터 L32를 여진 효율을 저감시킨 공진자 S32에 병렬로 부가한 공진기(19)를 형성하고 있다. 그 이외의 구성은 실시예 2와 동일하여 설명을 생략한다. 공진기(19)는 수신 대역에 반공진점(감쇠극)을 갖도록 설정되어 있다. 이에 의해, 공진기(19)는, 분파기의 정합 회로로서 기능함과 함께, 송신용 필터(12c)의 수신 대역에서의 감쇠 특성을 향상시키기 위해 이용할 수 있다. 따라서, 송신용 필터(12c)의 안테나 측에서 본 수신 대역의 임피던스를 크게 하고, 또한, 수신용 필터(10c)의 안테나 측에서 본 송신 대역의 임피던스를 크게 할 수 있다. 이에 의해, 저손실의 분파기를 실현할 수 있다.
<실시예 10>
도 42는 실시예 10에 따른 분파기(100e)의 구성도이다. 도 42를 참조하면, 분파기(100e)는, 수신용 필터(10d) 및 송신용 필터(12d)의 안테나 단자 Ant 측의 공진자에는 인덕터는 부가되어 있지 않다. 수신용 필터(10d)의 수신 단자 Rx 측에 공진기(18), 수신용 필터(10d)의 중앙에 공진기(19)가 배치되어 있다. 또한, 정합 회로(22a, 22b 및 22c)가, 각각 수신용 필터(10d)와 안테나 단자 Ant, 송신용 필터(12d)와 안테나 단자 Ant 및 안테나 단자 Ant에 직렬로 배치되어 있다. 정합 회로(22a 또는 22c)는 인덕터나 캐패시터를 이용한 집중 상수 회로, 또는 스트립 라인이나 마이크로 스트립 라인을 이용한 분포 상수 회로를 이용하여 설계된다. 실 시예 10과 같이, 안테나 단자 Ant 측 이외의 직렬 공진자에 여기 효율을 저감시킨 공진자를 이용하여 병렬로 인덕터를 부가함으로써, 정합 회로의 요청과는 독립적으로, 반공진점(감쇠극)을 설정할 수 있다. 이에 의해, 임의의 주파수의 감쇠량을 개선할 수 있다. 또한, 인덕터 L31 및 L32를 소형화할 수 있기 때문에, 실장 면적을 작게 할 수 있다.
실시예 8 내지 실시예 10과 같이, 송신용 필터(제2 필터) 및 수신용 필터(제1 필터) 중 적어도 한쪽이, 제1 공진자와, 제1 공진자보다 여진 효율을 저감시킨 제2 공진자 S31과, 저공진 공진자 S31과 병렬로 접속된 인덕터 L31을 갖는 필터로 함으로써, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선하는 것이 가능한 안테나 분파기를 제공할 수 있다.
<실시예 11>
도 43은 실시예 11에 따른 래더형 필터(110)의 구성도이다. 도 43을 참조하면, 래더형 필터(110)는 입력 단자 In과 출력 단자 Out 사이에, 직렬 공진자 S2 및 S31 및 병렬 공진자 P1 및 P2를 갖고 있다. 출력 단자 Out 측의 직렬 공진기에는, 여진 효율을 저감시킨 공진자 S31에 병렬로 인덕터 L31이 접속된 공진기(18)가 이용되고 있다. 실시예 1에 따른 공진기(18)를 가짐으로써 래더형 필터(110)는 임의의 주파수의 감쇠량을 대폭으로 개선할 수 있다.
<실시예 12>
도 44는 실시예 12에 따른 래더형 필터(110a)의 구성도이다. 도 44를 참조 하면, 래더형 필터(110a)는 실시예 10의 공진기(18) 외에, 남은 직렬 공진자 S32에도 여기 효율을 저감시킨 공진자를 이용하여 인덕터 L32가 접속되어 있다. 공진자 S32, 인덕터 L32는 실시예 1에 따른 공진기(19)를 구성하고 있다. 이와 같이, 래더형 필터(110a)는, 모든 직렬 공진자에 여기 효율을 저감시킨 공진자를 이용하여 인덕터를 부가하고 있다. 이에 의해, 실시예 11에 따른 필터(110)에 비하여, 임의의 주파수의 감쇠량을 개선할 수 있다.
실시예 11 및 12에 따르면, 래더형 필터에서, 직렬 공진기 중 적어도 1개는 인덕터가 병렬로 접속되며, 그 밖의 공진자(제1 공진자)보다 여진 효율이 저감된 제2 공진자를 갖는다. 이에 의해, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선할 수 있다.
또한, 실시예 2 내지 12에서는, 래더형 필터의 직렬 공진기에 인덕터가 병렬로 접속된 제2 공진자를 갖는 공진기(18)를 적용하는 예이었지만, 병렬 공진기에 실시예 1에 따른 공진기(18)를 적용해도 된다. 즉, 병렬 공진기 및 직렬 공진기 중 적어도 1개가 실시예 1에 따른 공진기(18)이면 된다.
<실시예 13>
도 45의 (a)는 실시예 13에 따른 필터(110b)의 구성도이다. 도 45의 (a)를 참조하면, 필터(110b)는, 입력 단자 In과 출력 단자 Out 사이의 2중 모드 SAW(DMS) 필터(24)의 입력 단자 In 측에 실시예 1에 따른 공진기(18)를 직렬로 접속하고 있다. 도 45의 (b)는 DMS 필터(24)의 구성도이다. 도 45의 (b)를 참조하면, DMS 필 터(24)는 2개의 반사기 R0 사이에 출력 단자 Out0에 접속된 2개의 출력 IDT02와 입력 단자 In0에 접속된 1개의 입력 IDT01을 갖는다. 이와 같이, 다중 모드 SAW 필터에 실시예 1에 따른 공진기(18)를 부가할 수도 있다. 이에 의해, 다중 모드 SAW 필터에서도, 임의의 주파수의 감쇠량을 개선할 수 있다.
<실시예 14>
도 46은 실시예 14에 따른 필터(110c)의 구성도이다. 도 46을 참조하면, 필터(110c)는, 실시예 12에서 이용한 DMS 필터(24)의 양측에 실시예 1에 따른 공진기(18 및 19)를 직렬로 접속하고 있다. 또한, 공진기(18)와 DMS 필터(24) 사이에 병렬로 공진자 P1을, 출력 단자 Out에 병렬로 공진자 P2를 접속하고 있다. 이러한 구성의 다중 모드 SAW 필터에서도, 임의의 주파수의 감쇠량을 개선할 수 있다.
<실시예 15>
도 47의 (a)는 실시예 15에 따른 필터(110d)의 구성도이다. 도 47의 (a)를 참조하면, 필터(110d)는, 출력 단자 Out1 및 Out2에 접속한 밸런스형 DMS 필터(24a)의 입력 단자 In 측에 실시예 1에 따른 공진기(18 및 19)를 직렬로 접속하고 있다. 도 47의 (b)는 밸런스형 DMS 필터(24a)의 구성도이다. 도 47의 (b)를 참조하면, DMS 필터(24a)는 2개의 반사기 R0 사이에 출력 단자 Out1 및 Out2에 접속된 출력 IDT01a와 입력 단자 In0에 접속된 2개의 출력 IDT02를 갖는다. 출력 단자 Out1 및 Out2는 위상이 반전된 신호를 출력하여 밸런스형 DMS 필터로서 기능한다. 이러한 구성의 밸런스형 다중 모드 SAW 필터에서도, 임의의 주파수의 감쇠량을 개선할 수 있다.
실시예 14 내지 15에 따른 필터에 따르면, 다중 모드 SAW 필터와 인덕터가 병렬로 접속된 제2 공진자를 가짐으로써, 실장 면적이 작아, 임의의 주파수의 감쇠량을 개선하는 것이 가능한 다중 모드 SAW 필터를 제공할 수 있다.
실시예 11 내지 15에 따른 필터는, 제1 공진자와, 제1 공진자보다 여기 효율을 저감시킨 제2 공진자 S31 및 S32와, 제2 공진자 S31 및 S32와 병렬로 접속되는 인덕터 L31 및 L32를 갖고 있다. 이에 의해, 소형화가 가능, 또는, 설계의 자유도를 향상시키는 것이 가능한 필터를 제공할 수 있다.
실시예 2 내지 13은, 제1 공진자 및 제2 공진자로서 SAW 공진자를 이용한 예이었지만, 압전 박막 공진자를 이용할 수도 있다. 이 경우도, 실시예 1 내지 12와 마찬가지의 효과를 발휘하는 것이 가능하다.
이상, 본 발명의 실시예에 대해서 상술하였지만, 본 발명은 이러한 특정의 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형·변경이 가능하다.
본 발명에 따르면, 소형화가 가능, 또는, 설계의 자유도를 향상시키는 것이 가능한 필터 및 안테나 분파기를 제공할 수 있다.

Claims (25)

  1. 제1 공진자와,
    해당 제1 공진자보다 여기 효율을 저감시킨 제2 공진자와,
    해당 제2 공진자와 병렬로 접속되는 인덕터
    를 구비하는 것을 특징으로 하는 필터.
  2. 제1항에 있어서,
    상기 제1 공진자 및 상기 제2 공진자는 탄성 표면파 공진자인 것을 특징으로 하는 필터.
  3. 제1항에 있어서,
    상기 제1 공진자 및 상기 제2 공진자는 압전 박막 공진자인 것을 특징으로 하는 필터.
  4. 제2항에 있어서,
    상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중, 적어도 1개의 전극 핑거는 반대측의 전극에 접속되는 것을 특징으로 하는 필터.
  5. 제2항에 있어서,
    상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거보다 폭이 넓은 전극 핑거를 갖는 것을 특징으로 하는 필터.
  6. 제2항에 있어서,
    상기 제2 공진자는, IDT가 갖는 2개의 전극에 교대로 접속하는 전극 핑거 중, 적어도 연속하는 2개의 전극 핑거는 전기 극성을 반전시킨 것을 특징으로 하는 필터.
  7. 제2항에 있어서,
    상기 제2 공진자는, IDT가 갖는 2개의 전극에 복수개씩 교대로 접속하는 전극 핑거를 갖는 것을 특징으로 하는 필터.
  8. 제2항에 있어서,
    상기 제2 공진자의 탄성 표면파의 전파 방향은, 상기 제1 공진자의 전파 방향과 서로 다른 것을 특징으로 하는 필터.
  9. 제2항에 있어서,
    상기 제2 공진자의 IDT가 갖는 전극 핑거의 폭은, 상기 제1 공진자의 IDT가 갖는 전극 핑거의 폭과 서로 다른 것을 특징으로 하는 필터.
  10. 제2항 또는 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 공진자 또는 상기 제2 공진자의 IDT는 여진에 기여하지 않는 더미 전극 핑거가 형성되는 것을 특징으로 하는 필터.
  11. 제3항에 있어서,
    상기 제2 공진자의 상부 전극막에 대한 압전막의 막 두께비 및 하부 전극막에 대한 압전막의 막 두께비는, 상기 제1 공진자의 대응하는 상부 전극막 또는 하부 전극막에 대한 압전막의 막 두께비보다 작은 것을 특징으로 하는 필터.
  12. 제3항에 있어서,
    상기 제2 공진자의 상부 전극막 및 하부 전극막 중 적어도 한쪽의 막 두께는, 상기 제1 공진자의 대응하는 상부 전극막 또는 하부 전극막의 막 두께보다 두꺼운 것을 특징으로 하는 필터.
  13. 제3항에 있어서,
    상기 제2 공진자의 압전막의 막 두께는, 상기 제1 공진자의 압전막보다 얇은 것을 특징으로 하는 필터.
  14. 제3항에 있어서,
    상기 제2 공진자의 멤브레인 영역의 면적은, 상기 제1 공진자의 멤브레인 영역의 면적보다 작은 것을 특징으로 하는 필터.
  15. 제3항에 있어서,
    상기 제2 공진자가 갖는 정전 용량은, 상기 제1 공진자의 정전 용량보다 작은 것을 특징으로 하는 필터.
  16. 제14항 또는 제15항에 있어서,
    상기 제2 공진자를 2개 이상 병렬로 접속한 것을 특징으로 하는 필터.
  17. 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 실장된 패키지 내 또는 위에 선로 패턴으로서 형성된 인덕터인 것을 특징으로 하는 필터.
  18. 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 형성된 동일 기판 상에 형성되는 것을 특징으로 하는 필터.
  19. 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 형성된 기판 이외의 기판 상에 형성되는 것을 특징으로 하는 필터.
  20. 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 인덕터는, 상기 제1 공진자 및 상기 제2 공진자가 실장된 패키지 내 또는 외에 형성된 칩 인덕터인 것을 특징으로 하는 필터.
  21. 직렬 공진자와,
    병렬 공진자를 구비하며,
    상기 직렬 공진자 및 상기 병렬 공진자 중 적어도 1개는 상기 제2 공진자이고, 상기 제2 공진자에는 병렬로 상기 인덕터가 접속된 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항의 필터인 것을 특징으로 하는 래더형 필터.
  22. 제21항에 있어서,
    상기 직렬 공진자 중 적어도 1개는 상기 인덕터가 병렬로 접속된 상기 제2 공진자인 것을 특징으로 하는 래더형 필터.
  23. 다중 모드 탄성 표면파 필터와,
    상기 인덕터가 병렬로 접속된 상기 제2 공진자를 갖는 제1항 내지 제9항 중 어느 한 항의 필터를 포함하는 것을 특징으로 하는 탄성 표면파 필터.
  24. 안테나 단자와,
    상기 안테나 단자에 접속한 제1 필터 및 제2 필터
    를 구비하며,
    상기 제1 필터 및 제2 필터 중 적어도 한쪽이 제1항 내지 제9항 또는 제11항 내지 제15항 중 어느 한 항의 필터인 것을 특징으로 하는 안테나 분파기.
  25. 제24항에 있어서,
    상기 제1 필터 및 제2 필터 중 적어도 한쪽은 제21항의 래더형 필터이며, 상기 인덕터가 병렬로 접속된 상기 제2 공진자는 안테나 단자에 가장 가까운 직렬 공진자인 것을 특징으로 하는 안테나 분파기.
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