KR20070009409A - 전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기 - Google Patents

전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기 Download PDF

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KR20070009409A
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Abstract

전자 기판은 기판과, 상기 기판 위에 설치되고, 저항 소자를 형성하는 일부분의 배선 제원(諸元)이 그 밖의 부분과 다른 배선 패턴을 구비한다.
범프 전극, 패시베이션막, 응력 완화층, 액정 패널

Description

전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기{ELECTRONIC BOARD AND MANUFACTURING METHOD THEREOF, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 전기 광학 장치의 일 실시예인 액정 표시 장치를 나타내는 모식도.
도 2는 액정 표시 장치에서의 반도체 장치의 실장 구조의 설명도.
도 3은 반도체 장치의 사시도.
도 4a 및 4b는 반도체 장치의 단자 부분을 확대하여 나타내는 도면.
도 5a, 5b, 5c, 5d, 5e, 5f, 및 5g는 반도체 장치의 제조 방법을 설명하기 위한 공정도.
도 6a, 6b, 6c, 6d, 및 6e는 패키지체의 제조 방법을 설명하기 위한 공정도.
도 7은 패키지체의 변형예를 나타내는 단면도.
도 8은 전자 기기의 일례를 나타내는 사시도.
도 9a 및 9b는 저항 소자의 변형예를 나타내는 평면도.
도 10a 및 10b는 저항 소자의 변형예를 나타내는 평면도.
도 11은 저항값을 미세 조정하는 방법을 설명하기 위한 도면.
도 12는 온도와 저항값의 관계를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 범프 전극 12 : 수지 돌기
20, 21, 20a, 21a, 20b, 21b : 도전막 24 : 전극 패드
26 : 패시베이션막 26a, 42a, 42b : 개구부
33 : 응력 완화층 43 : 땜납 볼
44 : 밀봉재 100 : 액정 표시 장치
110 : 액정 패널 111, 112 : 기판
111a, 112a : 전극 111bx, 111cx, 111dx : 전극 단자
111d : 입력 배선 111dy : 입력 단자
111T : 기판 돌출부 121 : 반도체 장치
122 : 밀봉 수지 123 : 플렉시블 배선 기판
1300 : 휴대 전화 1301 : 표시부
1302 : 조작 버튼 1303 : 수화구
1304 : 송화구 P : 기판
R : 저항 소자
본 발명은 전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기에 관한 것이다.
최근, 반도체 장치는 전자 기기의 소형화 및 고기능화에 따라서, 패키지의 소형화 또는 고밀도화가 요구되고 있다. 일례로서, 반도체 소자 위에 폴리실리콘 을 사용하여 저항을 내장시키는 기술이 알려져 있다. 예를 들면, 일본국 공개 특허 소58-7848호 공보에는, 폴리실리콘에 불순물을 도핑한 다결정 입계(粒界)를 이용하여 저항을 형성하는 기술이 개시되어 있다. 또한, 일본국 공개 특허 2003-46026호 공보에는, 반도체 소자 위의 재배치 배선부에, 두꺼운 막 형성법에 의해 저항 페이스트를 도포·경화시켜서, 저항부를 형성하는 기술이 개시되어 있다.
기판 위에 설치된 저항 등의 수동 소자를 이용하여 임피던스 제어 등을 행할 때에는, 저항값을 고정밀도로 관리할 필요가 있지만, 상기의 기술에서는 요구된 정밀도를 확보하는 것이 곤란하여, 신뢰성이 높은 저항부를 얻을 수 없다는 문제가 있다. 또한, 상기의 기술에서는, 저항부를 형성하기 위한 독립된 프로세스가 필요하여, 생산성이 저하된다는 문제가 생긴다.
본 발명은 고정밀도의 저항부를 용이하게 형성할 수 있는, 전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기를 제공하는 것을 목적으로 한다.
본 발명의 전자 기판은 기판과, 상기 기판 위에 설치되고, 저항 소자를 형성하는 일부분의 배선 제원(諸元)이 그 밖의 부분과 다른 배선 패턴을 구비한다.
이 전자 기판에 의하면, 배선 패턴의 일부가 그 밖의 부분과 비교하여 저항값이 높아지도록 배선 제원을 다르게 함으로써, 용이하게 저항 소자를 형성할 수 있다. 이 저항 소자는 배선 패턴에 의해 형성되기 때문에, 별도로 저항 소자를 형 성하기 위한 독립된 프로세스를 요하지 않아, 생산성의 저하를 회피할 수 있다. 배선 패턴의 배선 제원을 조정함으로써, 원하는 저항값을 갖는 저항 소자를 고정밀도로 형성할 수 있다.
이 배선 패턴으로서는, 전극부와 접속되는 구성이나, 적어도 일부가 접속 단자를 형성하는 구성을 채용할 수 있다.
또한, 배선 패턴으로서는, 전극부와 접속되고, 적어도 일부가 외부 단자에 접속되는 구성(예를 들면, W-CSP(Wafer Level Chip Size Package) 패키지체)으로 해도 좋다.
이 전자 기판에서, 바람직하게는, 상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 폭이 그 밖의 부분과 다르거나, 또는, 상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 두께가 그 밖의 부분과 다르다.
이 전자 기판에서, 바람직하게는, 상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 층 수가 그 밖의 부분보다 적다. 이 경우, 상기 배선 패턴은 제 1 패턴과, 상기 제 1 패턴과는 다른 재료로 상기 제 1 패턴 위에 형성된 제 2 패턴을 가지며, 상기 저항 소자에 대응하는 상기 제 2 패턴의 일부가 제거된 구성으로 할 수 있다. 이 구성에서는, 예를 들면, 에칭 등에 의해 제 2 패턴의 일부를 제거함으로써, 배선 패턴에 국소적으로 제 1 패턴으로 이루어지는 저항 소자를 형성할 수 있다. 제 2 패턴에 대응한 에칭재를 선택함으로써, 용이하게 제 2 패턴만을 제거할 수 있다. 이 경우에는, 상기 제 1 패턴이 상기 제 2 패턴보다도 저항값이 큰 재료로 형성되는 것이 바람직하다. 이에 따라, 저항값이 큰 저항 소자를 용이하게 형성하는 것이 가능하게 된다.
이 전자 기판에서, 바람직하게는, 상기 저항 소자가 밀봉재로 밀봉된다. 이에 따라, 저항 소자를 보호하여, 부식이나 단락을 방지하는 것이 가능하게 된다.
이 전자 기판에서, 바람직하게는, 상기 저항 소자가 응력 완화층 위에 형성된다. 이에 따라, 기판에 열 응력이 가해져도 저항 소자의 신뢰성이나 수명의 저하를 억제할 수 있다.
이 전자 기판에서, 바람직하게는, 상기 접속 단자가 적어도 그 정상부가 상기 배선 패턴으로 덮여진 수지 코어를 갖는 범프 전극이다. 이에 따라, 범프 전극의 근방에 저항 소자를 형성할 수 있으므로, 범프 전극과 저항 소자 사이의 경로를 최단으로 할 수 있어, 배선을 극소로 할 수 있다.
이 전자 기판에서, 바람직하게는, 반도체 소자를 더 구비한다. 이에 따라, 반도체 소자의 근방에 저항 소자를 형성할 수 있으므로, 반도체 소자와 저항 소자 사이의 경로를 최단으로 할 수 있어, 배선을 극소로 할 수 있다.
이 경우, 반도체 소자로서는, 능동 영역에 형성되는 배선 패턴에 의해 트랜지스터 등의 스위칭 소자를 형성하는 구성이나, 반도체 소자를 내장하는 반도체 칩을 능동 영역에 실장하는 구성으로 할 수 있다. 이 전자 기판에서, 상기 기판에 반도체 소자가 비탑재 상태라도 좋다. 즉, 반도체 소자가 설치되어 있지 않은, 예를 들면, 실리콘 기판 상태라도 좋다.
본 발명의 전기 광학 장치는 상기의 전자 기판을 구비하는 것을 특징으로 한다. 또한, 본 발명의 전자 기기는 상기의 전자 기판 또는 전기 광학 장치를 구비 하는 것을 특징으로 한다. 이에 따라, 저항 소자가 정밀도 좋게 형성된 고품질의 전기 광학 장치 및 전자 기기를 얻을 수 있는 동시에, 생산성이 저하되지 않아 효율적인 전기 광학 장치 제조 및 전자 기기 제조를 실현할 수 있다.
본 발명의 전자 기판의 제조 방법은 기판 위에 배선 패턴을 형성하는 공정과,
상기 배선 패턴의 일부의 배선 제원을, 그 밖의 부분과 다르게 하여 저항 소자를 형성하는 공정을 갖는다.
이 제조 방법에 의하면, 배선 패턴의 일부가 그 밖의 부분과 비교하여 저항값이 높아지도록 배선 제원을 다르게 함으로써, 용이하게 저항 소자를 형성할 수 있다. 이 저항 소자는 배선 패턴에 의해 형성되기 때문에, 별도로 저항 소자를 형성하기 위한 독립된 프로세스를 요하지 않아, 생산성의 저하를 회피할 수 있다. 배선 패턴의 배선 제원을 조정함으로써, 원하는 저항값을 갖는 저항 소자를 고정밀도로 형성할 수 있다. 이 배선 패턴으로서는, 전극부와 접속되는 구성이나, 적어도 일부가 접속 단자를 형성하는 구성을 채용할 수 있다. 또한, 배선 패턴으로서는, 전극부와 접속되어, 적어도 일부가 외부 단자에 접속되는 구성(예를 들면, W-CSP(Wafer Level Chip Size Package) 패키지체)으로 해도 좋다.
이 제조 방법에서, 바람직하게는, 상기 저항 소자를 형성하는 공정은 상기 배선 패턴의 일부를 제거하는 공정을 갖는다.
이 제조 방법에서, 바람직하게는, 상기 배선 패턴이 제 1 패턴과, 상기 제 1 패턴과는 다른 재료로 상기 제 1 패턴 위에 형성된 제 2 패턴을 가지며, 상기 저항 소자를 형성하는 공정이 상기 저항 소자에 대응하는 상기 제 2 패턴의 일부를 제거하는 공정을 갖는다. 이 제조 방법에서, 예를 들면, 에칭 등에 의해 제 2 패턴의 일부를 제거함으로써, 배선 패턴에 국소적으로 제 1 패턴으로 이루어지는 저항 소자를 형성할 수 있다. 제 2 패턴에 대응한 에칭재를 선택함으로써, 용이하게 제 2 패턴만을 제거할 수 있다. 이 경우에는, 상기 제 1 패턴이 상기 제 2 패턴보다도 저항값이 큰 재료로 형성되는 것이 바람직하다. 이에 따라, 저항값이 큰 저항 소자를 용이하게 형성하는 것이 가능하게 된다.
이 제조 방법에서, 바람직하게는, 상기 저항 소자를 밀봉재로 밀봉하는 공정을 갖는다. 이에 따라, 저항 소자를 보호하여, 부식이나 단락을 방지하는 것이 가능하게 된다.
이 제조 방법에서, 바람직하게는, 상기 배선 패턴 위에 보호막을 형성하는 공정과, 상기 배선 패턴의 일부 영역에서의 상기 보호막을 박리하여 개구부를 형성하는 공정을 더 가지며, 상기 저항 소자를 형성하는 공정은 상기 개구부를 통하여 상기 배선 패턴의 일부를 제거하는 공정을 갖는다. 이에 따라, 접속 단자에, 예를 들면, 땜납 볼을 설치하기 위해서 보호막을 성막할 때에, 접속 단자용의 개구부와 함께 저항 소자용의 개구부를 형성하고, 이 저항 소자용의 개구부를 통하여 배선 패턴의 일부를 제거하면, 별도로 저항 소자용의 개구부를 형성하는 공정을 설치하지 않고, 용이하게 저항 소자를 형성하는 것이 가능하게 된다.
이하, 본 발명의 실시예를 도 1 내지 도 12를 참조하여 설명한다.
[전기 광학 장치]
도 1은 본 발명의 전기 광학 장치의 일 실시예인 액정 표시 장치를 나타낸 모식도이다. 도시된 액정 표시 장치(100)는 액정 패널(110)과, 반도체 장치(121)를 갖는다. 필요에 따라서, 도시하지 않은 편광판, 반사 시트, 백라이트 등의 부대 부재가 적절히 설치된다.
액정 패널(110)은 유리나 플라스틱 등으로 구성되는 기판(111, 112)을 구비하고 있다. 기판(111)과 기판(112)은 대향 배치되어, 밀봉재(도시 생략) 등에 의해 서로 부착되어 있다. 기판(111)과 기판(112) 사이에는 전기 광학 물질인 액정(도시 생략)이 봉입되어 있다. 기판(111)의 내면 위에는 ITO(Indium Tin Oxide) 등의 투명 도전체로 구성된 전극(111a)이 형성되어 있다. 기판(112)의 내면 위에는 상기 전극(111a)에 대향 배치되는 전극(112a)이 형성되어 있다. 전극(111a) 및 전극(112a)은 직교하도록 배치되어 있다. 전극(111a) 및 전극(112a)은 기판 돌출부(111T)에 인출되고, 그 단부에는 각각 전극 단자(111bx) 및 전극 단자(111cx)가 형성되어 있다. 또한, 기판 돌출부(111T)의 가장자리 근방에는 입력 배선(111d)이 형성되고, 그 내단부에도 단자(111dx)가 형성되어 있다.
기판 돌출부(111T) 위에는, 밀봉 수지(122)를 통하여, 반도체 장치(121)가 실장되어 있다. 반도체 장치(121)는, 예를 들면, 액정 패널(110)을 구동하는 액정 구동용 IC칩이다. 반도체 장치(121)의 하면에는 도시하지 않은 다수의 범프 전극이 형성되어 있고, 이들 범프는 기판 돌출부(111T) 위의 단자(111bx, 111cx, 111dx)에 각각 도전 접속된다.
입력 배선(111d)의 외단부에 형성된 입력 단자(111dy)에는, 이방성(異方性) 도전막(124)을 통하여 플렉시블 배선 기판(123)이 실장되어 있다. 입력 단자(111dy)는 플렉시블 배선 기판(123)에 설치된 배선(도시 생략)에 각각 도전 접속되어 있다. 외부로부터 플렉시블 배선 기판(123)을 통하여 제어 신호, 영상 신호, 전원 전위 등이 입력 단자(111dy)에 공급되고, 반도체 장치(121)에서 액정 구동용의 구동 신호가 생성되어, 액정 패널(110)에 공급된다.
이상과 같이 구성된 본 실시예의 액정 표시 장치(100)에 의하면, 반도체 장치(121)를 통하여 전극(111a)과 전극(112a) 사이에 적절한 전압이 인가됨으로써, 양 전극(111a, 112a)이 대향 배치되는 화소 부분의 액정을 재배향시켜서 광을 변조할 수 있고, 이것에 의해서 액정 패널(110) 내의 화소가 배열된 표시 영역에 원하는 화상을 형성할 수 있다.
도 2는 도 1의 H-H선에서의 측면 단면도로, 상기 액정 표시 장치(100)에서의 반도체 장치(121)의 실장 구조의 설명도이다. 도 2에 나타낸 바와 같이, 반도체 장치(121)의 능동면(도시 하면)에는, IC측 단자로서 복수의 범프 전극(10)이 접속 단자로서 설치되고, 그 선단은 상기 기판(111)의 단자(111bx, 111dx)에 직접 도전 접촉되어 있다. 범프 전극(10)과 단자(111bx, 111dx) 사이의 도전 접촉 부분의 주위에는, 열경화성 수지 등으로 구성되는 경화된 밀봉 수지(122)가 충전되어 있다.
(제 1 실시예)
다음에, 제 1 실시예에 따른 전자 기판으로서의 반도체 장치(121)의 단자 구조에 관하여 설명한다. 도 3은 단자가 형성되는 반도체 장치(121)의 능동면측의 구조를 나타낸 부분 사시도이다.
반도체 장치(121)는, 예를 들면, 액정 표시 장치의 화소를 구동하는 IC칩으로, 그 능동면측에는 박막 트랜지스터 등의 복수의 전자 소자나 각 전자 소자간을 접속하는 배선 등 전자 회로(집적 회로) 등의 반도체 소자가 형성되어 있다(모두 도시 생략).
도 3에 나타낸 반도체 장치(121)에서는, 기판(P)의 능동면(121a)의 긴 변을 따라서 복수의 전극 패드(전극부)(24)가 정렬 배치되어 있다. 이 전극 패드(24)는 상술한 전자 소자 등으로부터 인출된 것으로, 전자 회로의 외부 전극으로서 기능하는 것이다. 또한, 능동면(121a)에서의 전극 패드열(24a)의 내측에는, 그 전극 패드열(24a)을 따라서 직선 형상으로 연속하는 수지 돌기(12)가 형성되어 있다. 또한, 각 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면에 걸쳐서, 각 전극 패드(24)와 수지 돌기(12)의 정상부를 연결하는 배선 패턴(금속 배선)으로서의 복수의 도전막(20)이 형성되어 있다. 코어로서의 수지 돌기(12)와, 수지 돌기(12)의 표면에 배열 설치된 각 도전막(20)을 포함하여 범프 전극(10)이 구성되어 있다. 또한, 도 3의 예에서는, 전극 패드열(24a)의 내측에 수지 돌기(12)를 배치하고 있지만, 전극 패드열(24a)의 외측에 수지 돌기(12)를 배치해도 좋다.
도 4a 및 4b는 범프 전극(10)의 요부 구성을 나타낸 도면으로, 도 4a는 범프 전극 주변의 평면 확대도, 도 4b는 도 4a의 A-A선에서의 측면 단면도이다.
도 4a 및 4b에 나타낸 바와 같이, 반도체 장치(121)의 능동면(121a)의 둘레부에는, Al 등의 도전성 재료로 이루어지는 복수의 전극 패드(24)가 배열 형성되어 있다. 반도체 장치(121)의 능동면 전체에 SiN 등의 전기 절연성 재료로 이루어지 는 보호막으로서의 패시베이션막(26)이 형성되어 있다. 상술한 각 전극 패드(24)의 표면에, 패시베이션막(26)의 개구부(26a)가 형성되어 있다. 패시베이션막(26) 위에는, 응력 완화성이 높은 폴리이미드 등의 유기 수지막이 개구부 이외 전체 표면 또는 일부에 더 형성되어 있어도 좋다.
그 패시베이션막(26)의 표면으로서, 전극 패드열(24a)의 내측에는 수지 돌기(12)가 형성되어 있다. 수지 돌기(12)는 반도체 장치(121)의 능동면(121a)으로부터 돌출해서 형성되어, 거의 동일 높이로 직선 형상으로 연장되어 있고, 전극 패드열(24a)과 평행하게 배열 설치되어 있다. 수지 돌기(12)는 폴리이미드 수지나 아크릴 수지, 페놀 수지, 에폭시 수지, 실리콘 수지, 변성 폴리이미드 수지 등의 탄성을 갖는 수지 재료로 이루어져 있으며, 예를 들면, 잉크젯법을 이용하여 형성되어 있다. 수지 돌기(12)의 단면 형상은 도 4b에 나타낸 바와 같은 반원 형상이나 사다리꼴 형상 등의 탄성 변형이 용이한 형상으로 하는 것이 바람직하다. 이렇게 함으로써, 상대측 기판과 맞닿을 때에 범프 전극(10)을 용이하게 탄성 변형시키는 것이 가능하게 되어, 상대측 기판과의 도전 접속의 신뢰성을 향상시킬 수 있다.
각 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면을 넘어, 각 전극 패드(24)와 수지 돌기(12)의 정상부를 연결하는 도전막(20)이 형성되어 있다. 도전막(20)은 전극 패드(24)와 반대측의 단부에서, 도전막(20)과 직교하는 방향으로 연장되는 도전막(배선 패턴)(21)에 의해서, 인접하는 도전막(20)과 접속된 대략 U자형상으로 형성되어 있다. 도전막(20, 21)은 하층에 배열되는 도전막(제 1 패턴)(20a, 21a)과, 도전막(20a, 21a) 위에 적층되는 도전막(제 2 패턴)(20b, 21b)으 로 이루어지는 2층 배선 구조를 갖고 있다.
본 실시예에서는, 모두 스퍼터링에 의해, 도전막(20a, 21a)은 TiW로 두께 3000∼7000Å(여기서는 3000Å)으로 형성되고, 도전막(20b, 21b)은 도전막(20a, 21a)보다도 저항값이 큰 Au로 두께 1000∼5000Å(여기서는 1000Å)으로 형성되어 있다. 도전막(21)에서는, 도전막(21b)의 일부를 제거하여 도전막(21a)을 노출시켜서 형성한 저항 소자(R)가 설치되어 있다.
사용되는 각각의 도전막의 재질·막 조성 및 저항부의 면적은 얻고자하는 저항값에 따라서 적절히 변경할 수 있다. 이하 본 실시예에서는, 2층의 도전막 구성 에 관하여 설명하겠는데, 상세한 것은 후술하지만, 얻고자하는 저항값이나 온도 특성에 따라 3층 이상의 도전막을 조합시켜도 상관없다. 또한, 도전막의 형성은 스퍼터링 이외에도, 증착, 도금 등 공지의 수법을 이용하여도 상관없다.
앞의 도 1에 나타낸 바와 같이, 상기의 범프 전극(10)은 밀봉 수지(122)를 통하여 기판(111) 위의 단자(111bx)에 열압착되어 있다. 밀봉 수지(122)는 열경화성 수지로, 실장 전에서는 미경화 상태 또는 반경화 상태이다. 밀봉 수지(122)가 미경화 상태이면, 실장 전에 반도체 장치(121)의 능동면(도시 하면) 또는 기판(111)의 표면에 밀봉 수지(122)를 도포하면 좋다. 밀봉 수지(122)가 반경화 상태이면, 필름 형상 또는 시트 형상으로서, 반도체 장치(121)와 기판(111) 사이에 밀봉 수지(122)를 배치하면 좋다. 밀봉 수지(122)로서는 에폭시 수지가 일반적으로 사용되지만, 다른 수지로도 같은 목적을 달성할 수 있는 것이라면 좋다.
반도체 장치(121)의 실장은 가열 가압 헤드(도시 생략) 등을 이용하여, 가열 및 가압하면서, 반도체 장치(121)를 기판(111) 위에 배치함으로써 행한다. 이 때, 밀봉 수지(122)는 초기에서 가열에 의해 연화(軟化)되고, 이 연화된 수지를 누르도록 하여 범프 전극(10)의 정상부가 단자(111bx)에 도전 접촉된다. 상기의 가압에 의해서 내부 수지인 수지 돌기(12)가 가압되어 접촉 방향(도시 상하 방향)으로 탄성 변형된다. 이 상태에서 가열을 더 계속하면 밀봉 수지(122)는 가교하여 열경화되므로, 가압력을 해방해도 밀봉 수지(122)에 의해 범프 전극(10)이 단자(111bx)에 도전 접촉하면서 탄성 변형된 상태로 유지된다.
[반도체 장치의 제조 방법]
다음에, 반도체 장치의 제조 방법에 대해서, 특히, 상기 범프 전극(10)을 형성하는 공정에 관하여 설명한다.
도 5a∼5g는 반도체 장치(121)의 제조 방법의 일례를 나타낸 공정도이다. 이 제조 공정은 패시베이션막(26)을 형성하는 공정과, 수지 돌기(12)를 형성하는 공정과, 도전막(20, 21)을 형성하는 공정을 갖고 있다. 본 실시예에서는, 수지 돌기(12)를 잉크젯법을 이용하여 형성한다.
우선, 도 5a에 나타낸 바와 같이, 반도체 소자(도시 생략)가 형성된 기판(P)의 능동면(121a) 위에 패시베이션막(26)을 형성한다. 즉, 성막법에 의해 SiO2나 SiN 등의 패시베이션막(26)을 기판(P) 위에 형성한 후에, 포토리소그래피법을 이용한 패터닝에 의해 전극 패드(24)가 노출되는 개구부(26a)를 형성한다. 개구부(26a)의 형성은 패시베이션막(26) 위에 스핀 코팅법, 디핑법, 스프레이 코팅법 등에 의해서 레지스트층을 형성하고, 게다가 소정의 패턴이 형성된 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하여, 소정 형상의 레지스트 패턴(도시 생략)을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 하여 상기 막의 에칭을 행하여 전극 패드(24)를 노출시키는 개구부(26a)를 형성하고, 박리액 등을 사용하여 레지스트 패턴을 제거한다. 에칭에는 드라이 에칭을 이용하는 것이 바람직하며, 드라이 에칭으로서는 반응성 이온 에칭(RIE : Reactive Ion Etching)이 적합하게 사용된다. 에칭으로서 웨트 에칭을 사용할 수도 있다.
패시베이션막(26) 위에는, 응력 완화성이 높은 폴리이미드 등의 유기 수지막을, 개구부 이외 전체 표면 또는 일부에 포토리소법 등을 이용하여 더 형성해도 좋다. 즉, 이하 수법으로 형성되는 저항 소자(R)는 유기 수지막(절연막) 위에 형성되어 있어도 좋다.
다음에, 도 5b에 나타낸 바와 같이, 전극 패드(24) 및 패시베이션막(26)이 형성된 기판(P)의 능동면(121a) 위에, 잉크젯법(액적 토출 방식)을 이용하여 수지 돌기(12)를 형성한다. 이 잉크젯법은 액적 토출 헤드에 설치된 노즐로부터 1방울당 액량이 제어된 액적 형상의 수지재(액체 재료)를 토출(적하)하는 동시에, 노즐을 기판(P)에 대향시키고, 또한 노즐과 기판(P)을 상대 이동시킴으로써, 기판(P) 위에 수지재의 원하는 형상의 막 패턴을 형성한다. 이 막 패턴을 열처리함으로써 수지 돌기(12)를 얻는다.
여기서, 액적 토출 헤드로부터 복수의 액적을 적하하여 수지재의 배치를 행함으로써, 수지재로 이루어지는 막의 형상을 임의로 설정 가능하게 되는 동시에, 수지재의 적층에 의한 수지 돌기(12)의 후막화(厚膜化)가 가능하게 된다. 예를 들면, 수지재를 기판(P) 위에 배치하는 공정과, 수지재를 건조하는 공정을 반복함으로써, 수지재의 건조막이 적층되어 수지 돌기(12)가 확실하게 후막화된다. 또한, 액적 토출 헤드에 설치된 복수의 노즐로부터 수지재를 포함하는 액적을 적하함으로써, 수지재의 배치량이나 배치의 타이밍을 부분마다 제어하는 것이 가능하다. 포토리소법 등으로 수지 돌기(12)를 형성하여, 경화시에 돌기 주변을 늘어뜨림으로써, 원하는 수지 돌기(12) 형상을 얻어도 좋다.
다음에, 도 5c에 나타낸 바와 같이, 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면에 걸쳐서, 전극 패드(24)와 수지 돌기(12)의 정상부를 덮는 금속 배선으로서의 도전막(20a, 21a)을 형성한다. 도전막(20a, 21a)은 여기서는 패터닝된 것이 아니고, 전면적으로 제막된다.
이어서, 도 5d에 나타낸 바와 같이, 스퍼터링에 의해 도전막(20a, 21a) 위에 도전막(20b, 21b)을 성막한다. 도전막(20b, 21b)도 패터닝된 것이 아니고, 전면적으로 제막된다. 이 후, 패시베이션막(26)과 마찬가지로, 포토리소그래피법을 이용한 패터닝에 의해, 도 3, 4a 및 4b에 나타낸 형상의 도전막(20b, 21b)을 형성한다.
구체적으로는, 도전막(20b, 21b) 위에 스핀 코팅법, 디핑법, 스프레이 코팅법 등에 의해 레지스트층을 형성한다. 또한, 소정의 패턴이 형성된 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하고, 소정 형상의 레지스트 패턴(소정의 배선 패턴 이외의 영역이 개구되는 패턴)을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 하여 상기 막의 에칭을 행하고, 박리액 등을 이용하여 레지 스트 패턴을 제거함으로써, 소정 형상의 도전막(20b, 21b)을 얻을 수 있다.
다음에, 패터닝된 도전막(20b, 21b)을 마스크로 하여, 에칭 처리를 행함으로써, 도 5e에 나타낸 바와 같이, 도전막(20a, 21a)이 도전막(20b, 21b)과 동일형상으로 패터닝된다. 그 결과, 2층으로 적층된 도전막(20, 21)이 형성된다.
이어서, 저항 소자(R)를 형성하기 위해, 도 5f에 나타낸 바와 같이, 도전막(20, 21)(도전막(20, 21)이 형성되어 있지 않은 영역에서는 패시베이션막(26)) 위에, 상기와 동일한 방법에 의해 레지스트층(수지재)(22)을 형성한다.
이어서, 저항 소자(R)의 형상, 위치에 대응한 개구를 갖는 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하고, 도 5g에 나타낸 바와 같이, 레지스트층(22)에 개구부(22a)를 형성한다. 레지스트층(22)을 마스크로 하여 도전막(21b)만을 선택적으로 에칭하여 제거하고, 도전막(21a)을 노출시킨다. 이 때의 에칭액으로서는, 예를 들면, 염화 제 2 철이나 과황산 암모늄 등이 사용된다. 박리액 등을 이용하여 레지스트층(22)을 제거함으로써, 도 4a 및 4b에 나타낸 바와 같이, 도전막(21) 내에, 저항값이 높은 저항 소자(R)가 형성된다.
여기서, 저항 소자(R)의 재질이나 막 두께, 면적은 요구되는 저항값에 따라서 설정된다. 도전막(20a, 21a)을 구성하는 TiW는, 두께 1000Å의 경우, 7×10-2Ω/㎛2정도이며, 도전막(20b, 21b)을 구성하는 Au는, 두께 3000Å의 경우, 2×10-4Ω/㎛2정도이다. 저항 소자(R)에 70Ω의 저항값이 요구되는 경우에는, 예를 들면, 폭 10㎛, 길이 100㎛의 크기로 도전막(20b, 21b)을 제거하여 저항 소자(R)를 형성하면 좋다. 이 때, 상층에 위치하는 도전막(20b, 21b)보다도 하층에 위치하는 도전막(20a, 21a)의 저항이 큰 구성은, 보다 큰 저항값을 얻는데 유리하다.
상기의 도전막의 두께, 또는 저항 소자(R)의 면적을 변경함으로써, 예를 들면, 종단 저항값으로서 일반적으로 채용되는 50Ω의 저항 소자(R)를 용이하게 형성할 수 있다.
이 후, 도 4b에 2점 쇄선으로 나타낸 바와 같이, 저항 소자(R)를 솔더 레지스트 등의 수지재(밀봉재)로 덮음으로써 밀봉막(23)을 형성한다. 이에 따라, 저항 소자(R)의 내습성 등이 향상된다. 보호막(23)은 적어도 저항 소자(R)를 덮도록 형성하는 것이 바람직하고, 예를 들면, 포토리소그래피법이나 액적 토출 방식, 인쇄법, 디스펜스법 등을 사용함으로써 형성할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는, 도전막(21)의 배선 제원(선폭, 두께) 중, 일부의 두께를 그 밖의 부분과 다르게 함으로써 구체적으로는 도전막(21)의 일부를 도전막(21a)만으로 얇게 형성함으로써 저항 소자(R)를 형성하고 있으므로, 새로 저항 부재 등을 실장할 필요가 없어, 용이하게 저항부를 형성할 수 있다.
또한, 본 실시예에서는, 전극 패드(24)를 통하여 반도체 소자의 근방에 저항 소자(R)를 형성할 수 있으므로, 반도체 소자에서 저항 소자(R)로의 전기적인 경로를 최단으로 할 수 있어, 불필요한 배선을 극소로 하는 것이 가능하게 된다. 그 때문에, 배선에 의한 기생 용량, 스터브 등을 최소로 억제하는 것이 가능하게 되고, 특히 고주파 영역에서의 전기 특성(로스, 노이즈 복사)을 향상시킬 수 있다.
또한, 본 실시예에서는 저항 소자(R)를 형성하는 재료 및, 저항 소자(R)의 면적에 따른 저항값을 설정할 수 있기 때문에, 원하는 저항값을 고정밀도로 확보하는 것이 가능하게 되어, 반도체 장치(전자 기판)(121)로서의 신뢰성을 향상시킬 수 있다.
특히, 본 실시예에서는, 스퍼터링, 도금, 포토리소법 등, 막 조성 및 두께 정밀도, 치수 정밀도가 우수한 방법에 의해 도전막(20, 21)을 형성하고 있기 때문에, 저항 소자(R)의 저항값을 보다 고정밀도로 제어·관리하는 것이 가능하다.
또한, 본 실시예에서는, 2층 구조의 도전막(21) 중의 도전막(21b)을 제거함으로써 저항 소자(R)를 형성하기 때문에, 상층에 위치하는 도전막(21b)의 재료에 따른 에칭액을 적절히 선택함으로써, 용이하게 저항 소자(R)를 형성할 수 있다.
특히, 본 실시예에서는, 하층에 위치하는 도전막(21a)이 상층의 도전막(21b)보다도 큰 저항을 갖고 있으므로, 보다 큰 저항값을 용이하게 얻는 것이 가능하다.
즉, 본 실시예에서는, 저항으로서의 필요값에 따라 막의 종류나, 적층 구조의 도전막 중, 어느 층의 도전막을 사용할지를 선택함으로써, 저항의 영역, 내허용(耐許容) 전류값의 설계 선택도를 향상시킬 수 있다. 또한, 3층 이상의 구조도 동일하다.
(제 2 실시예)
이어서, 제 2 실시예에 따른 전자 기판에 관하여 설명한다. 제 2 실시예에서는, 본 발명을 전자 기판으로서의 W-CSP(Wafer Level Chip Size Package) 패키지체에 적용하는 경우에 관해서 도 6a∼6e를 참조하여 설명한다. 이들 도면에서, 도 1∼5g에 나타낸 제 1 실시예의 구성 요소와 동일한 요소에 관해서는 동일 부호를 붙이고, 그 설명을 생략한다.
본 실시예에서는, 도 6a에 나타낸 패키지체(전자 기판)(CSP)에 대해서 땜납 볼을 형성하는 공정을 이용하여, 저항 소자를 형성한다.
이 패키지체(CSP)에서는, 도전막(20a, 20b)의 2층 구조를 갖는 도전막(20)은 전극 패드(24)에 접속된 일단측에서 패시베이션막(26) 위에 배선되고, 타단측에서 패시베이션막(26) 위에 형성된 응력 완화층(33) 위에 배선되어 있다.
응력 완화층(33)은 수지(합성 수지)에 의해서 형성되어 있다. 이 응력 완화층(33)을 형성하기 위한 형성 재료로서는, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene) 및 PBO(polybenzoxazole) 등, 절연성이 있는 재료이면 좋다.
이어서, 패키지체(CSP)에 대해서, 땜납 볼 및 저항 소자를 형성하는 순서에 관하여 설명한다.
우선, 도 6a에 나타낸 바와 같이, 도전막(20) 위(도전막(20)이 형성되어 있지 않은 영역에서는 패시베이션막(26) 또는 응력 완화층(33) 위)를 포함하는 기판(P) 위의 전체면에, 스핀 코팅법, 디핑법, 스프레이 코팅법 등에 의해서 솔더 레지스트(42)를 도포한다(솔더 레지스트층(42)을 형성함).
다음에, 땜납 볼부 및 저항 소자의 형상·위치에 대응한 개구를 갖는 마스크를 이용하여 레지스트층에 노광 처리 및 에칭 처리를 실시하고, 도 6b에 나타낸 바와 같이, 솔더 레지스트층(42)에 도전막(20)(도전막(20b))이 노출되는 땜납 볼용의 개구부(42a) 및 저항 소자용의 개구부(42b)를 형성한다. 이 후, 도 6c에 나타낸 바와 같이, 개구부(42a) 내의 도전막(20) 위에 범프로서, 예를 들면, 무연 땜납으로 이루어지는 땜납 볼(43)을 탑재한다.
그리고, 도 6d에 나타낸 바와 같이, 솔더 레지스트층(42)을 마스크로 하여 도전막(20b)만을 선택적으로 에칭하여 제거하고, 도전막(20a)을 노출시킨다. 이 때의 에칭액으로서는, 예를 들면, 염화 제 2 철이나 과황산 암모늄 등이 사용된다.
이에 따라, 도전막(20)의 일부에서 도전막(20a)으로 구성되는 저항 소자(R)가 형성된다. 이 후, 도 6e에 나타낸 바와 같이, 개구부(42b)를 수지 등의 밀봉재(44)로 밀봉함으로써, 저항 소자(R)의 내습성 등을 향상시킨다. 이와 같이 하여, 저항 소자(R)를 내장하는 패키지체(CSP)가 완성된다.
본 실시예에서는, 상기 제 1 실시예와 마찬가지로, W-CSP 등의 패키지체에 대해서도, 저항값을 고정밀도로 설정된 저항 소자(R)를 용이하게 내장시킬 수 있다.
또한, 상기 제 2 실시예에서는, 땜납 볼(43)을 사이에 끼워 전극 패드(24)의 반대측에 저항 소자(R)를 설치하는 구성으로 했지만, 이것에 한정되는 것이 아니고, 예를 들면, 도 7에 나타낸 바와 같이, 전극 패드(24)로부터 땜납 볼(43)로 향하는 도전막(20)(이른바, 재배치 배선)의 도중에 저항 소자(R)를 설치하는 구성으로 해도 좋다.
[전자 기기]
다음에, 상술한 전기 광학 장치 또는 반도체 장치를 구비한 전자 기기에 관 하여 설명한다.
도 8은 본 발명에 따른 전자 기기의 일례를 나타낸 사시도이다. 이 도면에 나타낸 휴대 전화(1300)는 상술한 전기 광학 장치를 작은 사이즈의 표시부(1301)로서 구비하고, 복수의 조작 버튼(1302), 수화구(1303), 및 송화구(1304)를 구비하고 있다.
상술한 전기 광학 장치는 상기 휴대 전화에 한정되지 않고, 전자 북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 카 네비게이션 장치, 소형 무선 호출기, 전자 수첩, 전자 계산기, 워드프로세서, 워크스테이션, TV 전화, POS 단말, 터치 패널을 구비한 기기 등의 화상 표시 수단으로서 적합하게 사용할 수 있으며, 어느 경우에도 저항값이 고정밀도로 확보되어 품질이 우수한 전자 기기를 제공할 수 있다.
이상, 첨부된 도면을 참조하면서 본 발명에 따른 적합한 실시예에 관하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 상술한 예에서 나타낸 각 구성 부재의 여러 형상이나 조합 등은 일례로서, 본 발명의 주지에서 일탈하지 않는 범위에서 설계 요구 등에 의거하여 각종 변경이 가능하다.
예를 들면, 상기 실시예에서는, 도전막(21)에 저항 소자(R)를 형성하는 구성으로 했지만, 이것에 한정되는 것이 아니고, 도전막(20)에 저항 소자를 형성하는 구성이라도 좋다. 또한, 상기 실시예에서는, 인접하는 도전막(20)이 도전막(21)으로 접속되는 구성으로 했지만, 이것에 한정되는 것이 아니고, 외부 접속 단자가 되는 재배치 배선의 일부에 저항 소자가 설치되는 구성으로 해도 좋다.
또한, 상기 실시예에서는, 도전막(20)이 전극 패드(24)와 반대측의 단부에서 도전막(21)으로 접속되는 구성으로 했지만, 이 외에도, 예를 들면, 도 9a에 나타낸 바와 같이, 범프 전극(10)과 전극 패드(24) 사이에서 도전막(20)이 도전막(21)에 의해 접속되는 구성이나, 도 9b에 나타낸 바와 같이, 전극 패드(24)측의 단부에서 도전막(20)이 도전막(21)에 의해 접속되는 구성이라도 좋다.
또한, 상기 실시예에서는, 2층 구조의 전극막(21) 중의 1층을 제거함으로써, 저항 소자(R)를 형성하는 구성으로 했지만, 이것에 한정되는 것이 아니고, 1층 구조의 전극막이나 3층 이상의 전극막이라도 적용 가능하다. 가령, 1층 구조의 전극막이면, 예를 들면, 에칭 시간을 조정함으로써, 저항부의 두께를 그 밖의 개소의 두께보다도 얇아지도록 조정하여 원하는 저항값으로 하면 좋다. 또한, 3층 구조의 전극막으로서는, 예를 들면, 스퍼터링에 의해 TiW-Cu를 형성한 후에, 도금에 의해 Cu를 적층한 구성으로 할 수 있다. Cu 도금에 의한 전극막을 제거하여 스퍼터링에 의한 TiW-Cu로 저항 소자를 형성하거나, Cu(스퍼터링)-Cu(도금)의 전극막을 제거하여, TiW의 전극막으로만 저항 소자를 형성하는 것도 가능하다.
또한, 2층 구조의 전극막이라도, 상층의 도전막(21b)을 두께 방향으로 일부 남기고, 남은 도전막(21b) 및 하층의 도전막(21a)에 의해 저항 소자를 형성해도 좋다. 또한, 도전막(21b)을 제거한 후에, 도전막(21a)에 대해서도 에칭 처리를 실시하여, 보다 얇은 도전막(21a)에 의해, 보다 높은 저항값을 갖는 저항 소자를 형성하는 구성으로 해도 좋다. 어느 경우에나, 원하는 저항값에 따라서 도전막을 부분적으로 제거함으로써, 상기 저항값을 갖는 저항 소자를 용이하게 형성하는 것이 가 능하다.
또한, 저항 소자를 형성하는 방법으로서는, 두께 방향을 제거하는 경우에 한정되지 않는다. 도전막(배선 패턴)의 일부의 폭을 다른 부분보다도 좁게 하는 것으로도 실현할 수 있다. 예를 들면, 도 10a에 나타낸 바와 같이, 다른 부분보다도 가는 선폭으로 구부러진 형상을 갖는 미앤더(meander)형의 전극막에 의해 형성된 저항값이 큰 저항 소자나, 도 10b에 나타낸 바와 같이, 저항이 큰 축경부(縮徑部)(교축 형상)를 갖는 저항 소자를 형성해도 좋다.
또한, 상기 실시예에서는, 도전막의 두께나 폭으로 저항 소자에서의 저항값을 조정하는 것으로서 설명했지만, 예를 들면, 도 11에 나타낸 바와 같이, 도전막(21)의 일부에 도전막(21a)을 노출시켜서 형성한 저항 소자(R)에 대해서, 레이저 등을 이용하여 트리밍해서 도전막(21a)의 일부를 잘라낸(제거한) 노치부(Ra)를 설치하는 구성으로 해도 좋다.
이 경우, 노치부(Ra)의 크기(즉, 도전막(21a)이 연결되어 있는 크기)를 조정함으로써, 저항값을 미세 조정할 수도 있어, 고정밀도의 저항 소자를 보다 용이하게 형성하는 것이 가능하다. 특히, 상기 실시예에서는, 반도체 장치(121)의 표면 근방에 저항 소자(R)가 배치되기 때문에, 용이하게 저항값의 미세 조정이 가능하다.
또한, 상기 실시예에서 나타낸 도전막(저항 소자)의 재료는 일례이며, 그 외에도 예를 들면, Ag, Ni, Pd, Al, Cr, Ti, W, NiV 등, 또는 무연 땜납 등의 도전성 재료 등을 사용할 수 있다. 이 경우에도, 복수의 재료를 이용하여 적층 구조의 도 전막을 형성할 때에는, 하층에 위치하는 도전막이 상층에 위치하는 도전막보다도 저항값이 커지도록 재료를 선택하는 것이 바람직하다.
재료의 선택과 조합에 따라서는, 단지 얻고 싶은 저항값을 얻을 수 있을 뿐아니라, 예를 들면, 각 재료가 갖는 저항-온도 특성에 착안하여, 그들을 적절히 조합시킴으로써, 얻고 싶은 저항-온도 특성을 얻을 수도 있다.
또한, 상술한 도전막(20, 21)도 본 실시예에서는 스퍼터링이나 도금법을 이용하여 형성되어 있지만, 잉크젯법을 이용하여도 좋다.
또한, 상기 실시예에서는, 전자 기판이 반도체 소자를 갖고 이루어지는 반도체 장치의 예를 사용했지만, 본 발명에 따른 전자 기판으로서는, 반드시 반도체 소자가 설치되어 있을 필요는 없고, 예를 들면, 반도체 칩 등의 외부 디바이스의 탑재 영역(능동 영역)에 외부 디바이스가 탑재되어 있지 않은 비탑재 상태의 실리콘 기판이나, 유리 기판, 세라믹 기판, 유기 기판, 필름 기판도 포함된다. 이 경우, 본 발명에 따른 전자 기판이, 예를 들면, 반도체 소자를 갖는 회로 기판 등에 범프 전극(10)을 통하여 접속된 구성이라도 좋고, 그것들의 기판에 다른 전자 회로가 일체로 구성되어 있어도 좋다. 그것들은, 액정 패널, 플라스마 디스플레이, 수정 발진기 등의 전자 디바이스라도 좋다.
또한, 이들 실시예에서는, 형성된 저항 소자는 배선의 일부를 사용하여 형성되어 있으면 좋으므로, 반드시 전자 기판의 전극에 접속되어 있지 않아도 좋고, 전극끼리의 접속에만 기여하고, 외부 전극이나 외부 단자와 접속되어 있지 않아도 좋다.
또한, 전자 기기에서도, 상기 실시예에서는 전기 광학 장치를 구비한 휴대 전화를 예시했지만, 반드시 전기 광학 장치를 구비할 필요는 없으며, 전기 광학 장치를 구비하지 않고, 상술한 전자 기판을 구비하는 전자 기기도 본 발명에 포함된다.
또한, 본 발명은 다층막 배선을 사용한 전자 기기 전반에 적용 가능하다. 예를 들면, 온도 변동에 대한 저항값의 변동 특성이 역의 관계인 도전막을 적층한 배선 패턴에도 적용할 수 있다. 예를 들면, 도 12에 나타낸 바와 같이, 온도 상승에 따라 저항값이 증가하는 특성을 갖는 재료(예를 들면, RuO2)로 형성된 도전막과, 온도 상승에 따라 저항값이 감소하는 특성을 갖는 재료(예를 들면, Ta2N)로 형성된 도전막을 적층함으로써, 온도 드리프트를 캔슬할 수 있는 배선 패턴에 대해서도 적용 가능하다.
본 발명에 의하면, 고정밀도의 저항부를 용이하게 형성할 수 있는 전자 기판과 그 제조 방법, 전기 광학 장치, 및 전자 기기를 제공할 수 있다.

Claims (25)

  1. 기판과,
    상기 기판 위에 설치되어, 저항 소자를 형성하는 일부분의 배선 제원(諸元)이 그 밖의 부분과 다른 배선 패턴을 구비하는 것을 특징으로 하는 전자 기판.
  2. 제 1 항에 있어서,
    상기 배선 패턴은 전극부와 접속되는 것을 특징으로 하는 전자 기판.
  3. 제 2 항에 있어서,
    상기 배선 패턴은 접속 단자를 갖는 것을 특징으로 하는 전자 기판.
  4. 제 3 항에 있어서,
    상기 접속 단자는 적어도 그 정상부가 상기 배선 패턴으로 덮여진 수지 코어를 갖는 범프 전극인 것을 특징으로 하는 전자 기판.
  5. 제 1 항에 있어서,
    상기 배선 패턴은 전극부 및 외부 단자에 접속되어 있는 것을 특징으로 하는 전자 기판.
  6. 제 1 항에 있어서,
    상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 폭이 그 밖의 부분과 다른 것을 특징으로 하는 전자 기판.
  7. 제 1 항에 있어서,
    상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 두께가 그 밖의 부분과 다른 것을 특징으로 하는 전자 기판.
  8. 제 1 항에 있어서,
    상기 배선 패턴에서의 상기 저항 소자에 대응하는 부분의 층 수가 그 밖의 부분보다 적은 것을 특징으로 하는 전자 기판.
  9. 제 8 항에 있어서,
    상기 배선 패턴은 제 1 패턴과, 상기 제 1 패턴과는 다른 재료로 상기 제 1 패턴 위에 형성된 제 2 패턴을 가지며,
    상기 저항 소자에 대응하는 상기 제 2 패턴의 일부가 제거되어 있는 것을 특징으로 하는 전자 기판.
  10. 제 9 항에 있어서,
    상기 제 1 패턴의 재료는 상기 제 2 패턴의 재료보다도 저항값이 높은 것을 특징으로 하는 전자 기판.
  11. 제 1 항에 있어서,
    상기 저항 소자는 응력 완화층 위에 형성되는 것을 특징으로 하는 전자 기판.
  12. 제 1 항에 있어서,
    상기 저항 소자가 밀봉재로 밀봉되는 것을 특징으로 하는 전자 기판.
  13. 제 1 항에 있어서,
    반도체 소자를 더 구비하는 것을 특징으로 하는 전자 기판.
  14. 제 1 항에 있어서,
    상기 기판에 반도체 소자가 비탑재 상태인 것을 특징으로 하는 전자 기판.
  15. 제 1 항에 기재된 전자 기판이 실장된 전기 광학 장치.
  16. 제 1 항에 기재된 전자 기판, 또는 제 15 항에 기재된 전기 광학 장치를 구비하는 전자 기기.
  17. 기판 위에 배선 패턴을 형성하는 공정과,
    상기 배선 패턴 일부의 배선 제원을, 그 밖의 부분과 다르게 하여 저항 소자를 형성하는 공정을 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 배선 패턴을 전극부와 접속하는 공정을 더 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 배선 패턴은 접속 단자를 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  20. 제 17 항에 있어서,
    상기 배선 패턴은 전극부 및 외부 단자에 접속되어 있는 것을 특징으로 하는 전자 기판의 제조 방법.
  21. 제 17 항에 있어서,
    상기 저항 소자를 형성하는 공정은 상기 배선 패턴의 일부를 제거하는 공정을 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 배선 패턴은 제 1 패턴과, 상기 제 1 패턴과는 다른 재료로 상기 제 1 패턴 위에 형성된 제 2 패턴을 가지며,
    상기 저항 소자를 형성하는 공정은 상기 저항 소자에 대응하는 상기 제 2 패턴의 일부를 제거하는 공정을 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 1 패턴의 재료는 상기 제 2 패턴의 재료보다도 저항값이 높은 것을 특징으로 하는 전자 기판의 제조 방법.
  24. 제 21 항에 있어서,
    상기 배선 패턴 위에 보호막을 형성하는 공정과,
    상기 배선 패턴의 일부 영역에서의 상기 보호막을 박리하여 개구부를 형성하는 공정을 더 가지며,
    상기 저항 소자를 형성하는 공정은 상기 개구부를 통하여 상기 배선 패턴의 일부를 제거하는 공정을 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
  25. 제 17 항에 있어서,
    상기 저항 소자를 밀봉재로 밀봉하는 공정을 더 갖는 것을 특징으로 하는 전자 기판의 제조 방법.
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