KR20070004415A - 반도체 장치 - Google Patents

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KR20070004415A
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아쓰시 나라자키
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미쓰비시덴키 가부시키가이샤
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Abstract

리드 단자를 땜납재로 접속할 때나, 신뢰성 시험시의 응력에 의한 트랜지스터 셀로의 데미지를 없애고, 제조 수율을 향상시킴과 동시에 고신뢰성의 전력 반도체 제품을 얻을 수 있는 전력 반도체 장치를 제공한다. 반도체 장치는, 표면의 전극에 직접 리드 단자를 접속시키는 구조를 가지는 반도체 장치이며, 표면에 설치된 제1 주전극과, 이면에 설치된 제2 주전극과, 상기 제1 주전극의 표면의 적어도 일부를 덮어서 설치된, 리드 단자를 납땜하기 위한 금속막을 구비하고, 상기 금속막은, 상기 제1 주전극의 표면을 노출하는 복수의 개구부를 가진다.
금속막, 리드 단자, 트랜지스터 셀, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조과정에 있어서의 반도체 웨이퍼의 금속막 증착 전의 상태를 나타내는 평면도.
도 3은 도 2의 반도체 웨이퍼를 이면에서 본 도면.
도 4는 본 발명의 실시예 1에 따른 반도체 장치를 얻기 위해 사용하는 금속 마스크의 평면도.
도 5는 도 4의 금속 마스크의 b부의 부분 확대도.
도 6은 금속 마스크와 반도체 웨이퍼를 서로 겹쳐서 금속막을 증착하는 구성을 나타낸 개략도.
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 제조과정에 있어서의 금속막 증착 후의 반도체 웨이퍼의 평면도.
도 8은 프로브 테스트시의 반도체 웨이퍼로의 프로브침의 침 접촉 상태를 나타내는 개략도.
도 9는 도 8의 침 접촉 상태를 나타내는 단면도.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 프로브 테스트후의 평면 도.
도 11은 본 발명의 실시예 1에 따른 반도체 장치를 사용해서 제작된 전력용 반도체 제품의 부분 단면도.
도 12는 도 11의 프로브 자국 c부의 부분 단면 확대도.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 구성을 나타내는 평면도.
도 14는 도 13의 반도체 장치의 이면을 나타내는 평면도.
도 15는 본 발명의 실시예 3에 따른 반도체 장치의 구성을 나타내는 평면도.
도 16은 본 발명의 실시예 4에 따른 반도체 장치의 구성을 나타내는 평면도.
도 17은 도 16의 A-A'선 단면도.
도 18의 (a)는, 본 발명의 실시예 5에 따른 반도체 장치의 구성을 나타내는 평면도이며, (b)는, (a)의 B부의 확대도.
도 19의 (a)는, 실시예 5의 별도 예의 반도체 장치의 구성을 나타내는 평면도이며, (b)는, (a)의 C부의 확대도.
도 20은 본 발명의 실시예 6에 따른 반도체 장치의 구성을 나타내는 평면도.
도 21은 본 발명의 실시예 7에 따른 반도체 장치의 구성을 나타내는 평면도.
도 22는 본 발명의 실시예 7에 따른 반도체 장치의 제조과정에 있어서의 금속막증착 전의 반도체 웨이퍼의 평면도.
도 23은 도 22의 반도체 웨이퍼의 이면을 나타내는 평면도.
도 24는 본 발명의 실시예 7에 따른 반도체 장치를 얻기 위해서 사용하는 금속 마스크의 평면도.
도 25는 도 24의 금속 마스크의 d부의 부분 확대도.
도 26은 금속 마스크와 반도체 웨이퍼를 서로 겹치게 하여 금속막을 증착하는 구성을 나타낸 개략도.
도 27은 본 발명의 실시예 7에 따른 반도체 장치의 제조과정에 있어서의 금속막증착후의 반도체 웨이퍼의 평면도.
도 28은 프로브 테스트시의 반도체 웨이퍼에의 프로브침의 침 접촉 상태를 나타낸 개략도.
도 29는 도 28의 침접촉 상태를 나타내는 단면도.
도 30은 본 발명의 실시예 7에 따른 반도체 장치의 프로브 테스트후의 평면도.
도 31은 도 30의 코너부 e부의 확대도.
도 32는 도 31의 D-D' 선 단면도.
도 33은 본 발명의 실시예 8에 따른 반도체 장치의 평면도.
도 34는 도 33의 반도체 장치의 이면을 나타내는 평면도.
도 35는 본 발명의 실시예 9에 따른 반도체 장치의 구성을 나타내는 평면도.
도 36은 본 발명의 실시예 10에 따른 반도체 장치의 구성을 나타내는 평면도.
도 37은 변형예로서 나타낸 핀 타입의 프로브의 개략도.
도 38은 종래의 반도체 장치의 구성을 나타내는 평면도.
도 39는 종래의 반도체 장치의 제조과정에 있어서의 금속막 증착 전의 반도 체 웨이퍼의 평면도.
도 40은 도 39의 반도체 웨이퍼의 이면을 나타내는 평면도.
도 41은 종래의 반도체 장치를 얻기 위해서 사용하는 금속 마스크의 평면도.
도 42는 금속 마스크와 반도체 웨이퍼를 서로 겹치게 하여 금속막을 증착하는 구성을 나타낸 개략도.
도 43은 종래의 반도체 장치의 제조과정에 있어서의 금속막 증착 후의 반도체 웨이퍼의 평면도.
도 44는 프로브 테스트시의 반도체 웨이퍼로의 프로브침의 침접촉 상태를 나타낸 개략도.
도 45는 도 44의 침접촉 상태를 나타내는 단면도.
도 46은 종래의 반도체 장치의 프로브 테스트후의 평면도.
도 47은 종래의 반도체 장치를 사용하여 제작된 전력용 반도체 제품의 부분 단면도.
도 48은 도 47의 프로브 자국 a부의 부분 확대 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1,101,201 : 반도체 웨이퍼 2,102,202 : 반도체 칩
3,103,203 : 이미터 전극 4,104,204 : 게이트 전극
5,105,205 : 게이트 배선 6,106,206 : 컬렉터 전극
7,107,207 : 금속 마스크 8,108,208 : 금속막
9,109,209 : 프로브침 10,110,210 : 웨이퍼 스테이지
11,111,211 : 프로브 자국 12,112 : 이면 땜납층
13,113 : 기판 14,114,251 : 리드 단자,
15,115 : 표면 땜납층 16 : 게이트 알루미늄 와이어
17,117 : 몰드 수지 50,100,200 : 반도체 장치
118,218 : 애노드 전극 119, 219 : 캐소드 전극
120,220 : 온도 센스 다이오드 소자 121 : 폴리이미드 수지
122,222 : 온도 센스 소자용 전극
150,151 : 금속 마스크의 마스킹 영역
152,153,154,155,250 : 금속 미증착 영역
252 : 트랜지스터 셀 배치영역 254 : 터미네이션 영역
[기술분야]
본 발명은, 전력제어에 이용되는 다이렉트 리드 본딩 방식을 채용하는 반도체 장치에 관한 것으로, 특히, 반도체 칩의 표면구조에 관한 것이다.
[배경기술]
현재, 전력용도의 반도체인 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor)등의 파워 반도체 소자에서는, 통전시 손실 저감을 위해, 디바이스의 저저항화가 요구되고 있다. 이것을 실현하는 방법의 하나로서, 알루미늄 와이어 본딩에 의한 접합 방법이 아닌, 반도체 칩 표면에 직접 리드를 접속하는, 다이렉트 리드 본딩 방식이 최근 채용되고 있다.
통상, 반도체 칩은, 알루미늄 합금 등의 전극을 사용하고 있기 때문에, 표면에 리드를 납땜에 의해 접속할 때, 그대로는 접속할 수 없기 때문에, 사전에, 땜납과 접속할 수 있는 니켈 등을 포함하는 금속막을 칩의 알루미늄 합금 전극에, 증착법을 사용하여 형성하고 있다.
또한 증착에 의한 금속막 형성 후, 리드 단자를 납땜하기 전에, 통상은, 칩 표면에 프로브침을 닿게 하여, 스크리닝 판정하는 공정이 행해지고 있으며, 이 공정은, 프로브 테스트, 또는 웨이퍼 테스트라고 불린다(이후, 프로브 테스트라 칭한다). 일반적인 전력용 반도체 소자에서는 대전류를 흐르게 하여 이용된다. 그 때문에 프로브 테스트시에는, 대전류를 흐르게 하기 위해 다수의 침을 표면 전극 위에 침 접촉시키고 있지만, 표면 전극은 알루미늄 합금이기 때문에 부드럽고, 전극의 알루미늄 합금에는 깊은 프로브침 자국(흔적)이 남는다. 다이렉트 리드 본딩 방식이 아닌, 와이어 본드 방식의 반도체 장치이면, 침 자국이 남아있어도, 패키지 조립 후의 실사용에 있어서, 침 자국 부분에서의 데미지에 의한 전계나 응력의 집중도 없기 때문에 문제가 되는 경우는 없다. 그러나, 다이렉트 리드 본딩 방식에서는, 땜납으로 리드를 장착하므로, 침 자국 안으로 땜납이 침입한다. 종래는, 이와 같이 땜납이 침입한 상태로 리드 단자가 장착되어 있었다.
도 38은, 종래예를 사용해서 제작된 다이렉트 리드 본딩 방식대응의 반도체 장치(50)의 평면도이다. 도 39는, 프로세스 최종공정까지 종료하고 있는 것으로 금속막 증착 전의 반도체 웨이퍼(1)를 나타내는 평면도이며, 도 40은, 그 이면을 나타내는 평면도이다. 도 41은, 표면의 이미터 전극(3)에 금속막을 증착하기 위한 금속 마스크(7)이고, 도 42는, 증착시의 구성을 나타낸 개략도이다. 도 43은, 표면의 이미터 전극(3)에 금속막(8)을 증착한 후의 반도체 웨이퍼(1)의 평면도이다. 도 44는, 웨이퍼 상태에서의 프로브 테스트의 침접촉 상태를 나타낸 개략도이며, 도 45는, 그 단면도이다. 또한 도 46은, 종래의 반도체 장치(50)의 프로브 테스트후의 평면도이며, 프로브 자국(11)이 금속막(8)을 통해, 이미터 전극(3) 위에 남은 상태를 나타낸다. 도 47은, 종래의 반도체 장치(50)를 사용하여 제작된 전력용 반도체 제품의 부분 단면도이며, 도 48은, 도 47의 전력용 반도체 제품의 이미터 전극(3)의 표면상의 프로브 자국 a부를 부분 확대한 단면도이다.
종래예에 있어서의 반도체 장치(50)는, 아래와 같이 하여 얻어진다.
(a) 우선, 반도체 웨이퍼(1)를 준비한다. 여기에서는, 편의상 게이트 구동소자인 IGBT를 사용하고 있다. 반도체 웨이퍼(1)는, 웨이퍼 프로세스 최종공정까지 완료하고, 반도체 웨이퍼(1) 위에는 여러 개의 반도체 칩(2)이 배열되어 있다. 각각의 칩(2)에는，모두 알루미늄 합금으로 형성된 이미터 전극(3), 게이트 전극(4)이 형성되고, 이미터 전극(3)을 둘러싸도록 게이트 배선(5)이 형성되어 있다. 또한 반도체 웨이퍼(1)의 이면에는 컬렉터 전극(6)이 증착법, 또는 스퍼터법에 의해 형성되어 있다. 또한 이미터 전극(3) 위에는 선택적으로 리드 단자를 붙이는 데 필요한 납땜 영역에 금속막(8)이 증착법을 사용해서 형성되어 있다. 본 종래예의 경우, Ti/Ni/Au의 합금이 이미터 전극(3) 위에 증착되어 있다. 그때의 Ti은 이미터 전극과의 오믹성 향상을 위해, Ni은, 땜납과의 접속제이며, Au는 Ni의 산화 방지제이다.
(b) 그 후에 반도체 웨이퍼(1)는, 프로브 테스트에 의해, 칩 마다 우량품, 불량품의 판정이 행해지고, 불량 칩에는 칩 표면에 잉크 마크 붙임이 행해진다. 일반적인 프로브 테스트에서는, 이미터 전극(3)에 복수 개, 게이트 전극(4)에 한 개의 프로브침(9)을 접촉시키고, 이면 컬렉터 전극(6)은, 웨이퍼 스테이지(10)에 진공흡착시켜서 접촉시키고 있다. 여기에서, n채널형 IGBT의 테스트 카테고리의 일례를, 온 전압 측정으로 나타내면, 우선, 게이트 전극(4)에 제어 전압(예를 들면 게이트 이미트간 전압+15V)을 인가하고, 이미터 전극(3)을 그라운드로 하여, 이면의 컬렉터 전극(6)측에 플러스 바이어스를 인가하고, 이면의 컬렉터 전극(6)과 이미터 전극(3) 사이에 전류를 흐르게 한다. 그때의 어느 전류값에서의 콜렉터 이미터간의 전압을 온 전압으로 정의하고, 규격판정을 행하고 있다. 보통, 전력용 반도체 소자는, 대전류 제어를 기본성능으로 하고 있기 때문에, 통전시에는 대전류를 흐르게 할 필요가 있지만, 프로브침 한 개당 통전량에는 한계가 있기 때문에, 다수의 프로브침이 이미터 전극(3)에 닿고 있다. 이면의 컬렉터 전극(6)은 웨이퍼 전체면 스테이지에서 통전시키고 있기 때문에 충분한 전류량이 확보되어 있다.
(c)프로브 테스트후, 다이싱이 행해지고, 각 칩(2)이 잘려 나간다. 이때, 이미터 전극(3)과 금속막(8)에는 다수의 프로브 자국(11)이 남게 된다. 또한, 웨 이퍼 상태에서 프로브 테스트가 행해지는 것이 일반적이지만, 작업 효율의 관점으로부터 다이싱후, 칩 분리후 프로브 테스트가 행해지는 경우도 있다.
이상에 의해, 종래예에 나타내는 반도체 장치(50)가 완성된다.
이 반도체 장치(50)는, 최종제품인 전력용 반도체 제품으로 완성하기 위해, 도 47에 나타나 있는 바와 같이, 이면의 컬렉터 전극(6)을 땜납(12)을 통해 기판(13)에 장착한다. 다음에 종래의 반도체 장치(50)는, 이미터 전극(3) 위의 금속막(8)에 Cu등의 리드 단자(14)가 땜납(15)을 이용하여 접속된다. 게이트 전극(4)은, 본 종래예의 경우, 알루미늄 와이어(16)가 본딩되고 있지만, 이미터 전극과 마찬가지로 다이렉트 리드방식이라도 상관없다. 그 후, 몰드 수지(17)에 의한 밀봉이 실시되어 전력용 반도체 제품으로서 완성된다.
또한, 칩 윗면의 절연막을 개구시키고, 그 영역에 알루미늄 배선 등을 납땜하는 기술이 알려져 있다(예를 들면 특허문헌 1참조.).
[특허문헌 1] 일본국 공개특허공보 특개2003-218155호 공보
[발명의 개시]
상기의 구조를 가지는 반도체 장치에서는, 이미터 전극의 표면에 프로브 테스트시의 침 자국이 난 상태에서 직접 땜납재를 통해 리드 단자와 접속시키므로, 침 자국부에 땜납이 유입된다. 특히, 종래예에서는 이미터 전극의 알루미늄 합금 두께가 3.6㎛, 표면의 금속막 두께가 약 0.3㎛인 경우에서는, 프로브침은 용이하게 금속막을 관통하여, 이미터 전극의 알루미늄 합금막에 도달하므로, 금속막은, 땜납 유입의 방지막은 될 수 없다. 땜납 유입에 의해, 침 자국부에는, 납땜 공정 시에 국부적으로, 리드 단자로부터의 열응력이 걸린다. 보통, 이미터 전극 하부에는 실리콘 영역에 트랜지스터 셀이 만들어지고 있기 때문에, 그 열응력이 그대로 트랜지스터에 인가되게 된다. 또한, 납땜 직후에 불량에 이르지 않아도, 그 후의 열사이클 등의 신뢰성 시험에 있어서 리드 단자와 실리콘 사이에 열수축 응력이 발생하기 쉽기 때문에, 이미터 전극하부의 트랜지스터에 영향을 미치는 경우가 있다. 그 결과로서, 내압불량이나 게이트 불량의 발생을 야기하는 경우가 있다.
본 발명의 목적은, 프로브 테스트시의 침 자국부로의 땜납의 유입을 막고, 리드 단자를 땜납재로 접속시킬 때나, 신뢰성 시험시의 응력에 의한 트랜지스터셀로의 데미지를 없애므로, 제품 수율을 향상시킴과 동시에 고신뢰성의 전력용 반도체 제품을 얻을 수 있는 전력 반도체 장치를 제공하는 것이다.
[과제를 해결하기 위한 수단]
본 발명에 따른 반도체 장치는, 표면의 전극에 직접 리드 단자를 접속시키는 구조를 가지는 반도체 장치이며,
표면에 설치된 제1 주전극과,
이면에 설치된 제2 주전극과,
상기 제1 주전극 표면의 적어도 일부를 덮어 설치된, 리드 단자를 납땜하기 위한 금속막을 구비하고,
상기 금속막은, 상기 제1 주전극의 표면을 노출하는 복수의 개구부를 가지는 것을 특징으로 한다.
[발명을 실시하기 위한 최선의 형태]
본 발명의 실시예에 따른 반도체 장치에 대해서 첨부된 도면을 사용해서 이하에 설명한다. 또한, 도면에 있어서 실질적으로 동일 부재에는, 동일한 부호를 붙이고 있다.
실시예 1
도 1은, 본 발명의 실시예 1에 따른 다이렉트 리드 본딩 방식대응의 반도체 장치(100)의 평면도이다. 도 2는, 반도체 웨이퍼(101)로, 프로세스 최종공정까지 종료한 것으로 금속막 증착 전의 상태를 나타내는 평면도이며, 도 3은, 그 이면의 평면도이다. 도 4는, 표면의 이미터 전극(103)에 금속막(108)을 선택적으로 증착하기 위한 금속 마스크(107)의 평면도이다. 이 금속 마스크(107)는, 이 반도체 장치(100)의 금속막(108)의 개구부를 가지는 패턴을 얻기 위해 개량된 마스크 패턴을 가진다. 도 5는, 금속 마스크(107)의 b부의 부분 확대도로, 개량부를 나타내는 것이며, 도 6은, 증착시의 구성을 나타낸 개략도이며, 도 7은, 표면의 이미터 전극(103)에 금속막(108)을 증착한 후의 반도체 웨이퍼(101)를 나타내는 평면도이다. 도 8은, 웨이퍼 상태에서의 프로브 테스트시의 프로브침(109)의 침 접촉 상태를 나타낸 개략도이며, 도 9는, 도 8의 침접촉 상태를 나타내는 단면도이다. 도 10은, 이 반도체 장치(100)의 프로브 테스트후의 평면도이며, 프로브 자국(111)이 이미터 전극(103) 위의 금속막(108)의 개구부(152)에 남은 상태를 나타낸다. 도 11은, 이 반도체 장치(100)를 사용하여 제작된 전력용 반도체 제품의 단면도이고, 도 12는, 전력용 반도체 제품의 표면의 이미터 전극(103) 위의 프로브 침 자국부 c부를 확대한 단면도이다.
본 실시예에 있어서의 반도체 장치(100)는, 아래와 같이 해서 얻어진다.
(a) 우선, 반도체 웨이퍼(101)을 준비한다. 편의상 게이트 구동소자인 IGBT를 사용하고 있다. 반도체 웨이퍼(101)는, 웨이퍼 프로세스 최종공정까지 완료하고, 반도체 웨이퍼(101) 위에는, 여러 개의 반도체 칩(102)이 배열되어 있다. 각각의 칩(102)에는，모두 알루미늄 합금으로 형성된 이미터 전극(103), 게이트 전극(104)이 형성되고, 이미터 전극(103)을 둘러싸도록 게이트 배선(105)이 형성되어 있다. 반도체 웨이퍼(101)의 이면에는 컬렉터 전극(106)이 증착법, 또는 스퍼터법에 의해 형성되어 있다. 또한 이미터 전극(103) 위에는, 리드 단자를 붙이는 데 필요한 납땜 영역으로서 금속막(108)이 선택적으로 형성되고 있으며, 부분적으로 금속막이 성막되지 않은 개구부 영역(152)이 배치되어 있다. 이 금속막(108)은, 증착법을 사용하여 형성되어 있다.
도 1에 나타나 있는 바와 같이 이미터 전극(103) 위에 복수의 개구부(152)를 가지는 금속막(108)을 형성하기 위해서는, 반도체 웨이퍼(101)에, 선택적으로 개구부를 가지고, 부분적으로 증착되지 않는 마스킹 영역(150)을 가진 금속 마스크(107)를 서로 붙여서 증착한다. 마스킹 영역(150)은 증착후, 프로브 테스트시에 프로브침(109)을 대기 위한 영역이다. 도 5에 나타내는 금속 마스크(107)의 예에 서는, 마스킹 영역(150)은 0형 형상을 가지고, 각각의 마스킹 영역(150)을 접속시키기 위한 연결 영역(151)을 가진다. 또한, 이 연결 영역(151)은, 본 발명에 있어서는 필수는 아니지만, 0형 형상의 마스킹 아일랜드를 물리적으로 연결하기 위해 필요한 것이다. 본 실시예의 경우, Ti/Ni/Au의 합금이 이미터 전극(103) 위에 증착되어 있다. 그때의 Ti는 이미터 전극과의 오믹성 향상을 위해, Ni는 땜납과의 접속제이며, Au는 Ni의 산화 방지제이다.
(b) 그 후, 반도체 웨이퍼(101)는 프로브 테스트로, 칩마다 우량품, 불량품의 판정이 행해지고, 불량 칩에는 칩 표면에 잉크 마크 붙임이 행해진다. 일반적인 프로브 테스트에서는, 이미터 전극(103)에 복수 개, 게이트 전극(104)에 한 개의 프로브침(109)을 접촉시키고, 이면의 컬렉터 전극(106)은, 웨이퍼 스테이지(110)에 진공 흡착시키는 것으로 접촉시키고 있다.
(c)프로브 테스트후, 다이싱이 행해지고, 칩(102)이 잘려나간다. 이때, 이미터 전극(103)과 금속막(108)에는 다수의 프로브 자국(111)이 남지만, 본 실시예에서는 프로브침 접촉 위치에 미리, 금속막(108)을 마스킹하여 증착되지 않는 0형 형상의 개구부 영역(152)이 배치되도록 설계되어 있다. 또한 증착 시에는 연결 영역(153)도 마찬가지로 증착되지 않는 영역으로서 남지만, 이것도 본 발명의 효과를 얻기 위해서는 필수는 아니다. 만약 금속 마스크(107)의 연결 영역(151)이 충분히 좁으면 증착시의 침입에 의해, 이 연결 영역(153)은 형성되지 않는 경우도 있다.
이상에 의해, 본 실시예에 따른 반도체 장치(100)를 얻을 수 있다.
프로브 테스트에서 우량품으로 판정된 칩은, 도 11에 나타나 있는 바와 같 이, 이면의 컬렉터 전극(106)을 땜납(112)을 통해, 기판(113)에 장착된다. 다음에 본 실시예에 있어서 제작된 반도체 장치(100)는, 이미터 전극(103) 위의 금속막(108)에 Cu등의 리드 단자(114)가 땜납(115)을 사용하여 접속된다. 게이트 전극(104)은, 본 실시예의 경우, 알루미늄 와이어(116)가 본딩되어 있지만, 이미터 전극(103)과 마찬가지로 다이렉트 리드 방식이라도 상관없다. 그 후 몰드 수지(117)에 의한 밀봉이 실시되고 본 실시예의 반도체 장치(100)를 사용한 전력용 반도체 제품으로서 완성된다.
상기한 바와 같이 구성된 반도체 장치(100)에 있어서는, 프로브 테스트 실시시의 프로브침(109)이 금속막(108)에는 직접 닫지 않기 때문에, 금속막(108) 위에 프로브 자국이 남지 않고, 제품 조립 시에 리드 단자(114)를 땜납에 의해 장착할 때, 프로브 자국(111)으로의 땜납의 유입이 방지된다. 그것에 의해, 프로브 자국에는, 납땜 공정 시에 국부적으로, 리드 단자로부터의 열응력이 걸리지 않고, 이미터 전극(103) 하부의 트랜지스터 셀에 데미지를 입을 경우는 없다. 그 후의 열 사이클 등의 신뢰성 시험에 있어서 열에 의한 수축응력이 발생해도, 프로브 자국(111)에는, 땜납이 유입하고 있지 않기 때문에, 내압불량이나 게이트 불량을 야기하는 경우는 없다.
실시예 2
본 발명의 실시예 2에 따른 반도체 장치는, 실시예 1에 따른 반도체 장치와 비교하면, 도 13, 도 14에 나타나 있는 바와 같이, 다이오드 소자와 같이 제어 전극을 가지지 않고, 주전극 뿐인 반도체 디바이스를 탑재하고 있는 점에서 다르다. 이와 같이 표면의 전극에 제어용 게이트 전극을 가지지 않을 경우에도 유효하며, 같은 효과를 나타낼 수 있다. 또한, 이 경우, 이 반도체 장치는, 주전극으로서, 표면에 애노드 전극(118), 이면에 캐소드 전극(119)을 가진다.
실시예 3
본 발명의 실시예 3에 따른 반도체 장치는, 실시예 1에 따른 반도체 장치와 비교하면, 도 15에 나타나 있는 바와 같이, 전력용 반도체 소자 이외의 옵션 소자 등을 배치하는 것으로, 제어 전극이 복수 존재하고 있는 점에서 다르다. 이와 같이 표면의 전극으로서 복수의 제어 전극을 가질 경우에도 유효하며, 실시예 1과 같은 효과를 나타낼 수 있다. 이 반도체 장치에서는, 도 15에 나타나 있는 바와 같이, 옵션 소자로서 온도 센스 소자(120)를 구비한다.
실시예 4
도 16은, 본 발명의 실시예 4에 따른 반도체 장치의 평면도이며, 도 17은, 도 16의 A-A'선 단면도이다. 이 반도체 장치는, 실시예 1에 따른 반도체 장치와 비교하면, 도 16에 나타나 있는 바와 같이 이미터 전극(103)의 표면 중 금속막(168)으로 피복되지 않은 개소에 폴리이미드 등에 의한 절연성의 보호막(121)을 형성하고 있는 점에서 다르다. 상기 실시예 1에서는, 이미터 전극(103)의 표면 중, 금속막(108)을 형성한 영역 이외에는 특별히 아무것도 설치하지 않았지만, 상기한 바와 같이 보호막(121)을 설치함으로써, 외부환경으로부터 보호할 수 있다. 또한, 도 16에 나타나 있는 바와 같이 폴리이미드(121)등의 보호막을 형성한 경우에도 실시예 1과 같은 효과를 나타내고, 또한 보호막을 형성함으로써, 리드 단자 장착시의 땜납 비산에 의한 데미지로부터 보호 할 수 있다.
실시예 5
도 18의 (a)는, 본 발명의 실시예 5에 따른 반도체 장치의 평면도이며, (b)는, (a)의 B부의 확대도이다. 도 19의 (a)은, 실시예 5의 별도 예의 반도체 장치의 평면도이며, (b)는, (a)의 C부의 확대도이다. 이 반도체 장치는, 실시예 1에 따른 반도체 장치와 비교하면, 개구부 영역의 단면적이 한정되어 있는 점에서 다르다. 이 반도체 장치에서는, 0형 형상의 개구부의 면적을 10000㎛2 이상으로 한정하고 있다. 프로브 테스트시의 프로브침의 얼라인먼트 정밀도를 고려하면, 10000㎛2이상의 면적을 확보해 두는 것이 바람직하다. 이 0형 형상의 개구부 영역(152)의 면적의 한정은, 또한, 도 19의 (a) 및 (b)에 나타나 있는 바와 같이, 개구부의 형상은, 0형 뿐만아니라, □형 형상의 개구부(154)라도 좋다. 이러한 경우에도 동일한 효과를 나타내고, 개구부의 면적은, 마찬가지로 10000㎛2이상 확보하는 것이 좋다.
실시예 6
도 20은, 본 발명의 실시예 6에 따른 반도체 장치의 구성을 나타내는 평면도이다. 이 반도체 장치는, 실시예 1에서 실시예 5에 따른 반도체 장치와 비교하면, 이미터 전극(103) 위를 덮는 금속막(108)의 개구부가 프로브 테스트시의 각 프로브침에 대응하는 각 영역이 연속한 장방 형상의 개구부(155)이며, 금속막(108)을 일직선 모양으로 분리하고 있는 점에서 서로 다르다. 상기의 금속막(108)에 설치된 개구부의 형상은, 예를 들면 0형 형상, □형 형상이었지만, 이 반도체 장치에서는, 도 20에 나타나 있는 바와 같이 기복을 두지 않고, 일직선 모양으로 금속막을 분리하고 있다. 이 경우에도, 실시예 1과 동일한 효과를 나타내고, 또한 금속 마스크(107)의 가공이 용이하게 된다는 이점을 얻을 수 있다.
실시예 7
도 21은, 본 발명의 실시예 7에 따른 다이렉트 리드 본딩 방식대응의 반도체 장치(200)의 평면도이다. 도 22는, 프로세스 최종공정까지 종료하고 있는 반도체 웨이퍼(201)의 금속막 증착 전의 상태를 나타내는 평면도이며, 도 23은, 그 이면을 나타내는 평면도이다. 도 24는 표면의 이미터 전극(203)에 금속막(208)을 선택적으로 증착하기 위한 금속 마스크(207)의 평면도이다. 이 금속 마스크(207)는, 이 반도체 장치(200)를 얻기 위해서 마스크 패턴을 개량하고 있다. 도 25는, 도 24의 금속 마스크(207)의 개량부를 나타내는 d부의 부분 확대도이다. 또한 도 26은, 증착시의 구성을 나타낸 개략도이며, 도 27은, 표면의 이미터 전극(203)에 금속막(208)을 증착한 후의 반도체 웨이퍼(201)의 평면도이다. 도 28은, 웨이퍼 상태에서의 프로브 테스트시의 프로브침(209)의 침접촉 상태를 나타낸 개략도이며, 도 29는, 침접촉 상태를 나타내는 단면도이다. 도 30은, 이 반도체 장치의 프로브 테스트후의 평면도이고, 프로브 자국(211)이 이미터 전극(203) 위의 코너부(250)에 남은 상태를 나타낸다. 도 31은, 코너부 e부의 부분 확대도이며, 이미터 전극(203) 아래의 트랜지스터 셀 배치 영역(252)에는 트랜지스터 셀이 배치되어 있지만, 코너부(250)에는 트랜지스터 셀이 배치되지 않는다. 또한 이미터 전극(203)의 외측에는 터미네이션 영역(253)이 설치된다. 도 32는, 도 31의 프로브 자국(211)을 확대한 D-D' 선 단면도이다.
본 실시예에 있어서의 반도체 장치(200)는, 이하 순서에 의해 얻어진다.
(a) 우선, 반도체 웨이퍼(201)를 준비한다. 여기에서는 편의상 게이트 구동소자인 IGBT를 사용하고 있다. 반도체 웨이퍼(201)는, 웨이퍼 프로세스 최종공정까지 완료하고, 반도체 웨이퍼(201)위에는, 여러 개의 반도체 칩(202)이 배열되어 있다. 각각의 칩(202)에는，모두 알루미늄 합금으로 형성된 이미터 전극(203), 게이트 전극(204)이 형성되고, 이미터 전극(203)을 둘러싸도록 게이트 배선(205)이 형성되어 있다. 또한 반도체 웨이퍼(201)의 이면에는 컬렉터 전극(206)이 증착법 혹은 스퍼터링법에 의해 형성되어 있다. 또한, 이미터 전극(203) 위에는, 리드 단자 붙이는 데 필요한 납땜 영역으로서 금속막(208)이 선택적으로 형성되고 있으며, 이미터 전극(203)의 코너부에는 부분적으로 금속막이 성막되지 않은 영역(250)을 배치하고 있다. 이 금속막(208)은, 증착법을 사용하여 형성되어 있다. 또한 영역(250)의 이미터 전극(203) 하부에는 트랜지스터 셀은 배치되지 않는다.
도 21에 나타나 있는 바와 같이 이미터 전극(203) 위에 코너부(250)를 빼고 금속막(208)을 형성하기 위해서는, 반도체 웨이퍼(201)에 금속 마스크(207)를 서로 붙여서 증착한다. 이 경우, 이미터 전극(203)의 코너부의 영역(250)은, 프로브 테스트시에 프로브침(209)을 닿게 하기 위한 영역으로서 금속 마스크(207)로 마스킹되어 있다. 도 25에 나타내는 금속 마스크의 예에서는, 이미터 영역(203)을 덮는 최외부의 평면적인 윤곽이 적어도 하나의 오목부를 가진다. 또한, 도 25의 예에서 는, 금속막(208)을 증착하지 않는 영역(250)이 금속막(208)의 최외부 윤곽의 오목부로서 형성되어 있지만, 이에 한정되지 않고, 금속막(208)은, 이미터 전극(203)의 표면의 구석부를 비워 형성해도 좋다. 이 실시예의 경우, 금속막(208)으로서, Ti/Ni/Au의 합금이 이미터 전극(203)위에 증착되어 있다. Ti는, 이미터 전극(203)과의 오믹성 향상을 도모하고, Ni는, 땜납과의 접속제로서 기능하며, Au은, Ni의 산화 방지제이다.
(b) 그 후에 반도체 웨이퍼(201)는 프로브 테스트에서, 칩마다 우량품, 불량품의 판정이 행해지고, 불량 칩에는 칩 표면에 잉크 마크 붙임이 행해진다. 일반적인 프로브 테스트에서는, 이미터 전극(203)에 복수 개, 게이트 전극(204)에 하나의 프로브침(209)을 접촉시키고, 이면의 컬렉터 전극(206)은, 웨이퍼 스테이지(210)에 진공흡착시켜서 접촉시키고 있다. 본 실시예에서는, 이미터 전극(203)으로의 프로브침(209)의 침 접촉, 이미터 전극(203)의 적어도 하나의 코너부(250)에서 실시된다.
(c)프로브 테스트후, 다이싱이 행해지고, 칩(202)이 잘려 나간다.
이상에 의해, 본 실시예에 따른 반도체 장치(200)를 얻을 수 있다.
또한, 그 후는 실시예 1과 동일한 조립공정을 거쳐, 전력용 반도체 제품이 완성된다.
상기한 바와 같이 구성된 반도체 장치(200)에 있어서는, 프로브 테스트 실시시의 프로브침(209)은, 이미터 전극(203)의 금속막(208)이 성막되지 않는 코너부(250)에서 침 접촉되고, 금속막(208)에는 직접 닿지 않는다. 그 때문에 코너 부(250)에만 프로브 자국(211)이 남고, 금속막(208)위에는 프로브 자국이 남지 않으므로, 제품 조립 시에 리드 단자를 땜납으로 장착할 때, 프로브 자국으로의 땜납의 유입이 방지된다. 따라서, 리드 단자로부터의 열응력이 걸리지 않는다. 또한 코너부(250) 밑에는 트랜지스터 셀을 배치하고 있지 않기 때문에, 만약 데미지가 나타나도 불량에 이르는 경우는 없다. 또한, 코너부(250)에 트랜지스터를 형성하지 않음으로써, 코너부(250)에서의 트랜지스터 불균일 동작에 의한 파괴 내량 향상이라는 이점을 얻을 수 있다.
실시예 8
도 33은, 본 발명의 실시예 8에 따른 반도체 장치의 구성을 나타내는 평면도이며, 도 34는, 도 33의 이면을 나타내는 평면도이다. 이 반도체 장치는, 실시예 7에 따른 반도체 장치와 비교하면, 제어용의 전극(게이트 전극(204))을 가지지 않고, 애노드 전극(218)만을 가지는 점에서 서로 다르다. 이 반도체 장치에서는, 도 33, 도 34에 나타나 있는 바와 같이 주전극으로서는, 표면에 애노드 전극(218), 이면에 캐소드 전극(219)을 가진다. 이렇게, 다이오드 소자와 같이 제어 전극을 가지지 않고, 주전극만있는 반도체 디바이스에 있어서도 코너부(250)에 금속막(208)을 성막하지 않고, 프로브 테스트를 하는 동안 프로브침(209)을 코너부(250)에 침 접촉시킴으로써 실시예 7과 같은 효과를 나타낸다.
실시예 9
도 35는, 본 발명의 실시예 9에 따른 반도체 장치의 구성을 나타내는 평면도이다. 이 반도체 장치는, 실시예 7에 따른 반도체 장치와 비교하면, 도 35에 나타 나 있는 바와 같이, 전력용 반도체 소자 이외의 옵션 소자 등을 배치함으로써, 표면에 복수의 제어 전극을 가지는 점에서 서로 다르다. 이렇게 표면의 전극으로서 복수의 제어 전극을 가질 경우에도 실시예 7과 같은 효과를 나타낼 수 있다. 이 반도체 장치에서는, 도 35에 나타나 있는 바와 같이 옵션 소자로서 온도 센스 소자(120)를 구비한다.
실시예 10
도 36은, 본 발명의 실시예 10에 따른 반도체 장치의 구성을 나타내는 평면도다. 이 반도체 장치는 실시예 7부터 9에 따른 반도체 장치와 비교하면, 이미터 전극(203)위의 금속막(208)에 납땜하는 리드 단자(251)로서, 금속막을 성막하지 않은 코너부(250)를 덮지 않도록 배선하고 있는 것을 특징으로 한다. 또한, 이 리드 단자(251)는, 코너부(250)를 덮지 않도록 하기 위해서, 도 36에 나타나 있는 바와 같이 금속막(208)의 윤곽과 같은 형상을 가지는 형상으로 해도 좋다. 이렇게 리드 단자(251)를 코너부(250)의 상부를 덮지 않도록 배선함으로써, 가령, 땜납 공급 과잉에 의하여 코너부(250) 위에 땜납이 유입해도 상부에 리드프레임이 존재하지 않기 때문에, 리드 단자(251)와 실리콘 사이의 열수축 응력이 발생할 일은 없다.
변형예
(1)이상의 실시예에서는, 금속막(108, 208)으로서의 증착막은, Ti/Ni/Au뿐이었지만, 이미터 전극과의 오믹 향상을 위해, Al/Mo/Ni/Au이나 Al/Ti/Ni/Au등의 재료를 이용하는 경우도 있다.
(2) 또한 이상의 실시예에서는, 전력용 반도체 소자로서 IGBT나 다이오드 등 만을 나타내고 있었지만, 그 밖의 파워 반도체 소자인 MOSFET, CSTBT등의 칩 표면에 전극을 가지는 구조를 가지는 전력용 반도체 소자이면, 사용할 수 있다.
(3) 또한, 이상의 실시예에서는, 프로브 테스트에는 프로브침을 사용하고 있었지만, 도 37에 나타나 있는 바와 같은, 핀 타입의 프로브를 사용해도 된다. 이러한 핀 타입의 프로브를 사용하는 것으로, 이미터 전극상에 형성되는 프로브 자국이 개선되고, 또한 프로브 한 개당 전류량이 증가하여, 프로브 개수도 절감하는 효과를 얻을 수 있다.
[산업상의 이용 가능성]
발명에 따른 반도체 장치는, 다이렉트 리드 본딩 방식의 반도체 장치에 채용할 수 있다.
본 발명에 따른 반도체 장치에서는, 이미터 전극 위에 형성하는 금속막의 패턴을 개량하는 것으로, 프로브 테스트시의 프로브 자국으로의 땜납의 유입을 막고, 리드 단자를 땜납재에 의해 접속시킬 때나, 신뢰성 시험시의 응력에 의한 트랜지스터셀로의 데미지를 피할 수 있다.

Claims (9)

  1. 표면의 전극에 직접 리드 단자를 접속시키는 구조를 가지는 반도체 장치로서,
    표면에 설치된 제1 주전극과,
    이면에 설치된 제2 주전극과,
    상기 제1 주전극의 표면의 적어도 일부를 덮어서 설치된, 리드 단자를 납땜 하기 위한 금속막을 구비하고,
    상기 금속막은, 상기 제1 주전극의 표면을 노출하는 복수의 개구부를 가지는 것을 특징으로 하는 반도체 장치.
  2. 표면의 전극에 직접 리드 단자를 접속시키는 구조를 가지는 반도체 장치로서,
    표면에 설치된 제1 주전극과,
    이면에 설치된 제2 주전극과,
    상기 제1 주전극의 표면의 적어도 일부를 덮어서 설치된, 리드 단자를 납땜하기 위한 금속막을 구비하고,
    상기 금속막은, 상기 제1 주전극의 표면을 덮는 최외부의 평면적인 윤곽이 적어도 하나의 오목부를 가지는 것을 특징으로 하는 반도체 장치.
  3. 표면의 전극에 직접 리드 단자를 접속시키는 구조를 가지는 반도체 장치로서,
    표면에 설치된 제1 주전극과,
    이면에 설치된 제2 주전극과,
    상기 제1 주전극의 표면의 적어도 일부를 덮어서 설치된, 리드 단자를 납땜하기 위한 금속막을 구비하고,
    상기 금속막은, 상기 제1 주전극의 표면의 적어도 하나의 구석부를 비워서 상기 제1 주전극의 표면을 덮고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 표면에 적어도 하나의 제어 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 금속막으로 덮이지 않은 상기 제1 주전극의 표면의 적어도 일부를 덮는 표면 보호막을 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 복수의 개구부의 각각의 단면적은, 10000㎛2이상인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 복수의 개구부는, 서로 연속하여 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 복수의 개구부는, 일직선 모양으로 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제 1항 내지 제 3항 중 어느 한 항에 기재한 상기 반도체 장치와,
    상기 반도체 장치의 상기 제1 주전극의 표면의 상기 금속막이 형성되지 않은 영역의 상부를 개방하여 상기 금속막을 통해 상기 제1 주전극과 다이렉트 리드 본딩된 리드 단자를 구비하는 것을 특징으로 하는 전력용 반도체 제품.
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