KR20060135079A

KR20060135079A - 향상된 게이트 산화물 완전도를 가지는 단결정 실리콘을준비하는 공정

Info

Publication number: KR20060135079A
Application number: KR1020067025485A
Authority: KR
Inventors: 로버트 제이. 팔스터; 보론코브 블라디미르; 파올로 머티; 프란세스코 보노리
Original assignee: 엠이엠씨 일렉트로닉 머티리얼즈, 인크.
Priority date: 2001-01-02
Filing date: 2002-01-02
Publication date: 2006-12-28
Also published as: US20050160967A1; DE60210264D1; DE60210264T2; CN1489643A; EP1348048B1; WO2002066714A2; US6986925B2; US20090022930A1; KR20030076598A; JP2008270823A; WO2002066714A3; US20020121238A1; EP1348048A2; US7431765B2; KR100708789B1; JP2004525057A; KR100708788B1; JP4554886B2

Abstract

본 발명은 전면, 후면, 상기 전면과 상기 후면을 연결하는 측면, 상기 전면과 상기 후면에 수직인 중심축, 및 상기 중심축에 대하여 축대칭인 세그먼트 - 상기 세그먼트는 결정 격자 베이컨시가 지배적인 고유 점결함이며, 상기 전면으로부터 상기 후면으로 실질적으로 연장되어 있음 - 를 포함하는 단결정 실리콘 웨이퍼에 대한 것이며, 상기 세그먼트는 반경의 적어도 약 25%인 반경 방향의 폭을 가지고, 응집된 베이컨시 결함과 잔류 농도의 결정 격자 베이컨시 - 여기서, (i) 응집 베이컨시 결함은 약 70nm 보다 작은 평균 반경을 가지며, 그리고 (ii) 결정 격자 베이컨시 고유 점 결함의 잔류 농도는 냉각된 세그먼트에 산소 침전 열 처리를 가하는 경우에 제어불가능한 산소 침전이 발생하게 되는 임계 농도보다 작음 - 를 함유한다.

응집 베이컨시 결함, 초크랄스키 법, 단결정 실리콘 잉곳, 산소 침전, 보이드, 스트레스

Description

향상된 게이트 산화물 완전도를 가지는 단결정 실리콘을 준비하는 공정{PROCESS FOR PREPARING SINGLE CRYSTAL SILICON HAVING IMPROVED GATE OXIDE INTEGRITY}

도 1은 웨이퍼의 표면에 증착된 산화막을 가진 단결정 실리콘 웨이퍼의 세그먼트의 단면의 개략도로서, 후에는 산화물 내의 약한 지점("B"로 표시됨)이 되는 표면의 미세한 보이드("A"로 표시됨)를 도시함 (실제로는 미세하지만, 도면에는 과장되게 표현됨)

도 2는 램프 장 테스트(ramped field test)에서 보이드-함유 실리콘과 보이드 없는 실리콘의 전형적인 절연파괴 분포를 나타내는 개략도

도 3은 "정상" (또는 고밀도의) 보이드-함유 실리콘 웨이퍼와 "향상된" 서냉된 (또는 저밀도의) 실리콘 웨이퍼의 절연파괴 분포를 비교한 개략도; 여기서, 임의로 정한 테스트 장(8MV/cm)까지의 파괴 이벤트(breakdown event)의 총합이 (더 낮은 밀도의 보이드를 포함하는) 저속 냉각된 결정에서 더 적음을 보여줌.

도 4는 일정한 장 (또는 전류) 테스트에서 절연파괴 실패를 웨이불(Weilbull) 형식으로 도시한 개략도

도 5는 (장 또는 전류를 변화시킴으로써) 스트레스의 레벨이 변화되는 경우의 절연파괴 실패를 웨이불 형식으로 도시한 개략도

도 6은 5MV/cm에서 전형적인 보이드와 연관된 실패 절차의 상수 장 파괴 분포를 나타내는 그래프 (표준 보이드 분포; 0.1 cm²; 21 nm 산화물; 166 dev.에서 실험; 10 V 스트레스; 파괴를 위해 허용된 최장 시간: 2000 초; 시간 파라미터, a=0.15).

도 7은 램프 장 데이터의 웨이불 분석의 개략도.

도 8은 보이드-함유 실리콘에 대한 여러 가지 램프 테스트의 결과를 보여주는 그래프.

도 9는 전형적인 "정상" 재료 ("SR-STD"라고 표시됨)와 "서냉된" 재료("SR-SAC"라고 표시됨)의 램프 장 파괴 분포들을 비교하는 웨이불 플롯들을 보여주는 그래프 ("SR-EPI"라고 표시된, 무결함의 epi 재료는 참고로서 제공됨).

도 10은 "정상" (또는 고밀도의) 재료 및 "서냉된" (또는 저밀도의) 재료에서의 파괴 분포의 차이가 단순히 결함 밀도의 차이인 경우의 파괴 분포를 도시한 개략도.

도 11은 "정상" (또는 고밀도의) 재료 및 "서냉된" (또는 저밀도의) 재료에서의 파괴 분포의 차이가 단순히 결함 밀도의 차이인 경우의 파괴 분포를 도시한 개략도 (웨이불 형식으로 플롯팅됨).

도 12는 보이드 크기의 결과로 발생하는 이동을 자세히 도시한 웨이불 분석의 개략도; 즉, 도 12는 (정상 또는 고밀도, 그리고 저속 냉각 또는 저밀도 재료에 있어서의) 절연 파괴 분포에 미치는 보이드의 크기의 영향을 웨이불 관점에서 도시 함.

도 13은 보이드-함유 재료에서 산화물 신뢰도 테스트 (oxide reliability test)의 계산 결과를 보여주는 도면; 즉, 도 13은 표준 재료(아래의 곡선) 및 서냉된 재료(위의 곡선)에 대한 램프 테스트 데이터로부터 예측된 신뢰도를 도시함 (21nm 산화물; 5V 및 실내 온도 동작에 대한 예측임).

도 14는 주어진 보이드-함유 재료("STD"라고 표시됨)뿐만 아니라, 비교를 위하여, "서냉된" 재료("SAC"라고 표시됨) 및 "급냉된" 재료("U97-DDef"라고 표시됨. 잉곳의 급냉된 테일-엔드 부분에서 얻음)의 파괴 분포를 도시한 그래프.

도 15는 표준 재료 (위의 곡선) 그리고 도 14의 "급냉된"(아래 곡선) 재료에 대한 신뢰도의 외삽을 보여주는 그래프; 다시 말해, 도 15는 표준과 급냉된 보이드 종류를 비교하는 램프 테스트 데이터로부터 예측된 신뢰도를 나타냄 (21nm 산화물; 5V 실내 온도 동작에 대한 예측).

도 16은 가장 전형적인 냉각 속도들 하에서 성장한 결정에서의 보이드의 생성을 보여주는 그래프 (이와 같은 조건들 하에서는, 보이드로 변환시켜 베이컨시를 소모하는 것은 베이컨시가 산소와 결함하게 될 때 쯤 침전 촉진 임계값 이하로 베이컨시의 농도를 감소시키는 데 충분히 효과적이라는 점을 보여줌)

도 17은 도 16의 결정과 비교하여, 더욱 급속히 냉각된 성장 결정에서의 보이드의 생성을 보여주는 그래프 [보이드 성장 기간 동안 더욱 급속히 냉각함으로써, 결정이 구속 상황(binding regime)에 들어갈 때의 높은 잔류 베이컨시 레벨로 인해, 예외적으로 높은 산소 침전 결과를 가져온다는 것을 보여줌]

도 18, 19 및 20은 주어진 조건 하에서 실리콘 재료의 반응을 예측하는 일련의 모델들을 나타내는 그래프들. 일반적으로, 이들 그래프들은 서로 다른 조건들(예컨대, 성장 조건, 냉각 속도 등등)에 있어서, 소정의 보이드의 크기와 소정의 잔류 베이컨시 농도를 얻는다는 것을 보여준다. 따라서, 이들 그래프들이 주어진 재료를 생산할 수 있는 성장 조건들을 위한 일반적인 영역들을 보여주지만, 이들 영역 내에 또는 이들 영역에 대한 조건들을 정제하기 위하여 추가적인 실험이 수행될 수 있다. 도시된 바와 같이: X 축[범위가 0부터 100까지인 로그 스케일(log scale)]은 냉각 속도(K/min)이다; Y 축은 (범위가 0.01에서 0.25까지임) S₀(v/G₀비에 근거한, 실리콘이 형성될 때의 베이컨시 농도)이다; 대체로 대각 방향인 직선/점선은 잔류 베이컨시 농도 (C_res)이다; 대체로 대각 방향인 굵은선은 보이드 반경 (R_v)이다; 그리고, N_v는 보이드 밀도이다(각 N_v 값에 있어서 대체로 "L" 모양인 선들은 보이드 밀도에 대해 동일한 윤곽(isocontour)이고, 각 윤곽(contour)은 본질적으로 동일한 하한을 갖는데, 이 하한 이하에서는 "무결함" 재료가 형성된다). 또한, 이들 곡선을 생성하는데 요구되는 연산에 포함되는 파라미터들의 값에 대해 소정의 가정을 할 필요가 있기 때문에, 이들 곡선들은, "유용하고, 기능적으로 완벽한" 본 발명의 실리콘이 제조될 수 있는 동작 조건 또는 공간의 세트가 존재한다는 점을 보여주기 위한 것이라는 점을 유의해야 한다; 따라서, 모든 결정 인상기에서 "유용하고, 기능적으로 완벽한" 본 발명의 실리콘이 만들어질 수 있는 동작 조건의 경계를 이 공간의 경계가 정확히 정의하지 않을 수도 있다. 더욱 자세하게는:

도 18은 보이드 크기, 보이드 밀도 그리고 잔류 베이컨시 공간 간의 관계를, 용융점 농도(melting point concentration)와 냉각 속도로 정규화된, 포함된 베이컨시 농도(S ₀)의 함수로써 나타낸 그래프 (보이드 밀도, Nv,는 1×10⁵cm^-3, 1×10⁶cm^-3, 1×10⁷cm^-3, 그리고 1×10⁸cm^-3에서 보여지며; 잔류 베이컨시 농도, C_res는, 1×10¹²cm^-3, 3×10¹²cm^-3그리고 1×10¹³cm^-3에서 보여지며; 그리고 보이드 반경, R_v,는 30nm와 15nm에서 보여짐)

도 19는, 일정한 냉각 속도가 사용되었다고 가정하고, 표준 성장 모델 하에서 "유용하고, 기능적으로 완벽한" 실리콘이 형성될 수 있는 동작 조건들의 대표적인 "윈도우"를 보여주는 도면 (보이드 밀도, Nv,는 1×10⁵cm^-3, 1×10⁶cm^-3, 1×10⁷cm^-3, 그리고 1×10⁸cm^-3에서 보여지며; 잔류 베이컨시 농도는, C_res, 1×10¹²cm^-3, 3×10¹²cm^-3그리고 1×10¹³cm^-3에서 보여지며; 그리고 보이드 반경, R_v,는 30nm와 15nm에서 보여진다)

도 20은 두 단계 냉각 속도가 사용된 경우에, 수정된 성장 모델 하에서 "유용하고, 기능적으로 완벽한" 실리콘이 형성될 수 있는 동작 조건들의 대표적인 "윈도우"를 보여주는 도면 (보이드 밀도, Nv는 1×10⁴cm^-3, 1×10⁵cm^-3, 1×10⁶cm^-3, 1× 10⁷cm^-3, 그리고 1×10⁸cm^-3에서 보여지며; 잔류 베이컨시 농도, C_res는 3×10¹²cm^-3그리고 1×10¹³cm^-3에서 보여지며; 그리고 보이드 반경, Rv,는 30nm와 15nm에서 보여진다)

일반적으로, 본 발명은 초크랄스키 법(Czochralski method)에 의한 단결정 실리콘 잉곳(ingot)의 준비에 관한 것이다. 특히, 본 발명은 향상된 게이트 산화물 완전도(gate oxide integrity)를 가지는 단결정 실리콘 웨이퍼(single crystal silicon wafer)를 준비하는 고 처리율 공정에 관한 것으로서, 웨이퍼가 얻어지는 단결정 실리콘 잉곳의 성장 조건을 제어한다. 더 자세하게는, 잉곳으로부터 얻어지는 단결정 실리콘 웨이퍼에서 베이컨시와 관련된 응집 결함의 크기 및 몇몇 경우에는 그 밀도를 제한하기 위하여, 그리고 선택적으로는 잔류 베이컨시의 농도도 제한하기 위하여, 성장 속도, 평균 축방향 온도 구배, 및 냉각 속도를 포함하는 단결정 실리콘 잉곳의 성장 조건들이 제어된다. 부가적으로, 본 발명은 이러한 웨이퍼의 게이트 산화물 완전도를 평가하는데 더 정확하면서도 신뢰할 수 있는 방법에 관한 것이다.

반도체 전자 부품의 제조를 위한 대부분의 공정에 있어서 출발 재료인 단결정 실리콘은 일반적으로 소위 초크랄스키('CZ')법에 의해 제조된다. 이 방법에서 는, 다결정 실리콘('폴리실리콘')이 도가니에 충전되어 용융되고, 시드 결정(seed crystal)을 용융된 실리콘과 접촉시켜 저속으로 인상함으로써, 단결정이 성장된다. 네크(neck)의 형성이 완료된 후, 결정의 직경은, 예컨대, 원하는 또는 목표 직경에 도달할 때까지 인상 속도(pulling rate) 및/또는 용융 온도를 감소시킴으로써 확대된다. 그 후, 감소하는 용융 레벨을 보상하면서 인상 속도 및 용융 온도를 제어함으로써 대략적으로 일정한 직경을 갖는 결정의 원통형 본체가 성장된다. 성장 공정이 완료될 즈음, 그러나 도가니 내의 용융 실리콘이 소진되기 전에, 엔드-콘(end-cone)의 모양인 테일 엔드(tail end)를 형성하기 위해 결정 직경을 차차 감소시킨다. 전형적으로, 엔드-콘은 결정 인상 속도와 도가니에 공급되는 열을 증가함으로써 형성된다. 직경이 충분히 작아졌을 때, 결정은 용융체로부터 분리된다.

최근에, 단결정 실리콘 내의 다수의 결함은 잉곳이 응고점에서 냉각됨에 따라 성장 챔버 내에서 형성되는 것으로 인식되어 왔다. 더욱 자세하게는, 잉곳이 냉각됨에 따라 결정 격자 베이컨시 또는 실리콘 셀프-인터스티셜(self-interstitial)과 같은 고유 점 결함(intrinsic point defect)은 임계 온도에 도달할 때까지 실리콘 격자 내에 용해된 상태로 남아 있는데, 이 임계 온도 아래에서는 주어진 고유 점 결함의 농도가 임계 과포화된다. 이 임계 온도 아래로 냉각함에 따라, 반응 또는 응집 이벤트가 일어나, 응집된 고유 점 결함이 형성된다.

실리콘의 이들 고유 점 결함의 종류와 초기 농도는 잉곳이 응고점(예: 약 1410℃)에서 약 1300℃ 보다 높은 온도(예: 1325℃, 1350℃ 또는 그 이상)로 냉각 함에 따라 결정된다; 즉, 이들 결함의 종류와 초기 농도는 v/G₀ 비에 의해 결정되는데, 여기서 v는 성장 속도이고, G₀은 이 온도 범위에서의 평균 축방향 온도 구배이다. 일반적으로, 셀프-인터스티셜 지배 성장으로부터 베이컨시 지배 성장으로의 전이가 v/G₀의 임계값 - 현재 입수 가능한 정보에 기초하면, 약 2.1 ×10^-5 ㎠/sK으로 보이며, 여기서 G₀는 상기 정의된 온도 범위에서 축방향 온도 구배가 일정하다는 가정 하에서 결정됨 - 부근에서 발생한다. 따라서, 단결정 실리콘 내의 고유 점 결함이 베이컨시 지배적일지(일반적으로 v/G₀가 임계값보다 큼) 또는 셀프-인터스티셜 결함 지배적일지(일반적으로 v/G₀가 임계값보다 작음)를 결정하기 위해서는, (G₀에 영향을 미치는) 핫존 구성(hot zone configuration)은 물론, (v에 영향을 미치는) 성장 속도와 같은 공정 조건들이 제어될 수 있다.

결정 격자 베이컨시의 응집 또는 베이컨시 고유 점 결함과 관련된 결함들에는, 적외선 분산 기술(infrared light scattering technique) [예컨대, 주사 적외선 현미경법(Scanning Infrared Microscopy) 및 레이저 주사 단층촬영법(Laser Scanning Tomography)]에 의해 관찰 가능한 소정 종류의 벌크 결함은 물론, D-결함, FPD(Flow Pattern Defect), GOI(Gate Oxide Integrity) 결함, COP(Crystal Originated Particle) 결함, 및 결정 기원 라이트 포인트 결함(Crystal Originated Light Point Defect)와 같은 관찰 가능한 결함이 포함된다. 또한, OISF(Oxadation Induced Stacking Fault)의 형성을 위한 핵의 역할을 하는 결함들도 과잉 베이컨 시(excess vacancy)의 영역 내에 존재한다. 이 특별한 결함은 과잉 베이컨시의 존재에 의해 촉진된, 고온에서 핵 형성된 산소 응집물인 것으로 생각된다.

응집된 결함의 형성은 일반적으로 두 단계로 발생한다; 첫째, 베이컨시와 같은 고유 점 결함이 주어진 온도에서 과포화된 결과, 결함 "핵 형성"(defect "nucleation")이 발생한다. 일단 이 "핵 형성 임계" 온도에 도달하면, 베이컨시와 같은 고유 점 결함은 응집하기 시작한다(즉, 보이드의 형성이 시작된다). 이 고 유 점 결함들이 존재하는 잉곳의 해당 부분의 온도가 제2의 임계 온도[즉, "확산계수 임계값"(diffusivity threshhold)]보다 높은 한(제2 임계 온도 아래에서는 고유 점 결함들이 현실적으로는 상업적으로 현실적인 시간 주기 내에는 더 이상 이동하지 않음), 이 고유 점결함들은 계속해서 실리콘 격자를 통해 확산한다. 잉곳이 이 온도보다 높은 동안에는, 베이컨시 고유 점 결함은, 예컨대 결정 격자를 통해서 응집된 베이컨시 결함 또는 보이드가 이미 존재하는 사이트로 확산하여, 주어진 응집 결함이 효과적으로 커지게 한다. 이는 이들 응집된 결함의 사이트가 응집에 더 유리한 에너지 상태이기 때문에 베이컨시 고유 점 결함을 끌어당기고 모으는 "싱크(sink)"로서 본질적으로 작용하기 때문이다. 따라서, 이러한 응집된 결함들의 형성과 크기는, "핵 형성 임계값"을 상한으로 그리고 (이러한 결함의 크기와 밀도에 영향을 미치는) "확산계수 임계값"을 하한으로 하는 온도 범위 내에서 잉곳의 본체의 v/G₀(이러한 점 결함의 초기 농도에 영향을 줌)와 냉각 속도 또는 잔류 시간을 포함하는 성장 조건들에 의해 좌우된다.

단결정 실리콘 웨이퍼를 비용을 절감하여 생산하는 데 있어서 주된 관심사는 처리율의 극대화이다. 따라서, 가능한 한 가장 고속의 성장 속도에서 단결정 실리콘 잉곳을 성장시키는 것이 모든 실리콘 생산업자들의 목표다. 그러나, 지금까지, 이러한 성장 조건들을 사용하여 만족스러운 품질의 단결정 실리콘을 생성하는 방법이 일반적으로 없었다. 예컨대, 고속 인상 속도/냉각 속도는 일반적으로 높은 베이컨시 농도를 의미하고, 이것은 높은 농도의 작은 응집 결함들로 이어진다. 이러한 조건들은 예컨대 라이트 포인트 결함 (light point defect, LPD)과 관련해서는 바람직한데, 왜냐하면 집적 회로 제조에서는 전형적으로 200㎜ 직경의 웨이퍼에 대해, 약 0.2 마이크론보다 큰 결함의 수가 약 20개 이하이어야 하기 때문이다. 그러나, 이러한 조건들은 또한 바람직하지 않기도 한데, 왜냐하면 전통적으로 이런 조건 하에서는 허용할 수 없는 수준의 GOI(Gate Oxide Integrity)를 갖는 웨이퍼가 생산되는 것으로 간주되기 때문이다. 반면에, GOI를 향상시키기 위한 방법으로 보다 저속의 인상 속도/냉각 속도를 사용하면 (저속의 냉각은 일반적으로 적은 수의 매우 큰 응집 베이컨시 결함이 형성되는 결과를 가져옴), 결과적으로 나오는 LPD의 크기는 허용될 수 없는 수준이다.

고속의 인상 속도/냉각 속도와 관련하여, 또 하나의 문제점은 잔류 베이컨시 농도(residual vacancy concentration)이다. 더 자세하게는, 고속 냉각 속도는 물론 고속의 인상 속도는 형성된 실리콘에서 고 농도의 베이컨시 형성을 전형적으로 가져온다. 이어서, 고속의 냉각 속도는 일반적으로 높은 잔류 베이컨시 농도 (즉, 일단 베이컨시가 본질적으로 더 이상 움직일 수 없는 온도로 실리콘이 냉각된 후, 실리콘에 존재하는 실리콘 격자 베이컨시의 농도)로 이어진다. 높은 잔류 베이컨시 농도는 문제가 되는데, 왜냐하면 후속의 열처리 시에 제어할 수 없는 산소 침전을 일으킬 수 있기 때문이다.

따라서, 처리율 뿐 아니라 여기서 얻어지는 실리콘 웨이퍼의 수율 역시 극대화할 수 있는 조건들 하에서 초크랄스키 법에 의하여 단결정 실리콘 잉곳을 성장시키는 방법에 대한 필요가 계속 존재한다. 잔류 베이컨시 농도는 물론 응집된 베이컨시 결함의 크기 그리고 몇몇 경우에는 밀도를 제한해야 할 필요가 있다는 면에서 볼 때, 이러한 프로세스는 주어진 결정 인상기의 가능한 한 가장 빠른 인상 속도가 사용될 수 있도록 성장 조건들을 최적화할 것이다.

따라서, 본 발명의 여러 특징들 중에는, 향상된 게이트 산화물 완전도를 가지는 단결정 실리콘 웨이퍼가 얻어질 수 있는 단결정 실리콘 잉곳과 그 제조 방법의 제공; 주어진 결정 인상기에 있어서, 처리율과 수율을 극대화할 수 있도록, 가능한 한 가장 빠른 인상 속도를 사용할 수 있는 프로세스의 제공; 형성된 응집 베이컨시 결함의 크기를 제한하기 위하여 성장 조건들을 제어하는 프로세스의 제공; 응집된 베이컨시 결함의 밀도를 제어하는 프로세스의 제공; 및 제어불가능한 산소 침전을 피하도록 잔류 베이컨시의 농도가 제한되는 프로세스의 제공이 있다.

따라서, 요약하면, 본 발명은 잉곳이 중심축, 시드-콘, 테일 엔드, 그리고 상기 시드-콘과 상기 테일 엔드 사이의 일정 직경부 - 상기 일정 직경부는 측면 표 면을 가지며, 상기 중심축에서 상기 측면 표면으로 연장되는 반경을 가짐 - 으로 구성된 단결정 실리콘 잉곳을 성장하는 프로세스에 관한 것이며, 이 잉곳은 실리콘 용융체에서 성장되고 초크랄스키 법에 따라 응고점으로부터 냉각된다. 이 프로세스는 (i) 결정의 일정 직경부의 성장 중에 결정 격자 베이컨시가 지배적인 고유 점 결함인 축대칭 세그먼트 - 이 세그먼트는 반경의 적어도 약 25%의 반경방향의 폭을 가짐 - 를 형성하기 위하여 성장 속도(v)와 평균 축방향 온도 구배(G₀)를 제어하는 단계; 및 (ii) 축대칭 세그먼트에 응집된 베이컨시 결함과 잔류 농도의 결정 격자 베이컨시 - 여기서, 응집 베이컨시 결함의 평균 반경은 약 70nm 보다 작고, 잔류 결정 격자 베이컨시 고유 점 결함의 농도는 냉각된 세그먼트에 산소 침전 열 처리를 가할 경우에 제어불가능한 산소 침전이 발생하게 되는 임계 농도보다 작음 - 를 형성하기 위하여 잉곳을 냉각하는 단계를 포함한다.

또한, 본 발명은 전면, 후면, 상기 전면과 상기 후면을 연결하는 측면, 상기 전면과 상기 후면에 수직인 중심축, 및 상기 중심축에 대하여 축대칭인 세그먼트 - 상기 세그먼트는 결정 격자 베이컨시가 지배적인 고유 점결함이며, 상기 전면으로부터 상기 후면으로 실질적으로 연장되어 있음 - 를 포함하는 단결정 실리콘 웨이퍼에 대한 것이며, 상기 세그먼트는 상기 반경의 적어도 약 25%인 반경 방향의 폭을 가지고, 응집된 베이컨시 결함과 잔류 농도의 결정 격자 베이컨시 - 여기서, (i) 응집 베이컨시 결함은 약 70nm 보다 작은 평균 반경을 가지며, (ii) 결정 격자 베이컨시 고유 점 결함의 잔류 농도는 냉각된 세그먼트에 산소 침전 열 처리를 가 하는 경우에 제어불가능한 산소 침전이 발생하게 되는 임계 농도보다 작음 - 를 함유한다.

또한, 본 발명은 전면, 후면, 상기 전면과 상기 후면을 연결하는 측면, 전면과 후면에 수직인 중심축, 및 상기 중심축에 대하여 축대칭인 세그먼트 - 상기 세그먼트는 결정 격자 베이컨시가 지배적인 고유 점결함이며, 상기 전면으로부터 상기 후면으로 실질적으로 연장되어 있음 - 를 포함하는 단결정 실리콘 웨이퍼에 대한 것이며, 상기 세그먼트는 반경의 적어도 약 25%인 반경 방향의 폭을 가지고, 응집된 베이컨시 결함과 잔류 농도의 결정 격자 베이컨시 - 여기서, (i) 응집된 베이컨시 결함은 약 70nm 보다 작은 평균 반경을 가지며, 그리고 (ii) 상기 웨이퍼에 약 1200℃의 온도로 산소가 실질적으로 없는 분위기에서 급속히 가열한 후에 냉각하는 급속 열 어닐링을 가한 후에, 약 4시간 동안 800℃로 상기 웨이퍼를 어닐한 후에 약 1000℃에서 16시간 동안 어닐링하는 것으로만 거의 구성된 산소 침전 열처리를 하면, 형성된 산소 침전물의 농도가 약 1×10⁸cm^-3 이하가 됨 - 를 함유한다.

본 발명은 더 나아가 단결정 실리콘 웨이퍼의 모집단(population)의 게이트 산화물 완전도를 평가하는 방법에 관한 것이다. 이 방법은 (i) 상기 모집단의 제1 하위세트의 절연파괴(breakdown) 특성을 제1 하위 세트에 가해지는 스트레스(stress)의 양의 함수로 결정하는 단계(여기서, 스트레스의 양은 초기치에서 최종치까지 제1 속도로 증가함), (ii) 상기 모집단의 제2 하위 세트의 절연파괴 특성을 제2 하위 세트에 가해지는 스트레스의 양의 함수로 결정하는 단계(여기서, 압력 의 양은 초기치에서 최종 치까지 제2 속도로 증가하며, 제2 속도는 제1 속도와 상이함), 및 (iii) 상기 집단에 대해 주어진 전기장(electric field)에서의 게이트 산화물 실패율을 예측하기 위하여 단계 (i)과 단계 (ii)에서 결정한 절연파괴 특성들을 사용하는 단계를 포함한다.

본 발명의 다른 목적들과 특징 중 일부는 명백하고 일부는 이후 기술될 것이다.

현재까지의 실험적인 증거에 기초하면, 단결정 실리콘 웨이퍼에서의 게이트 산화물 완전도를 결정하기 위하여 현재 채택된 방법들은 부정확한 것으로 나타나며, 그 결과, 그렇지 않았다면 사용할 수도 있었던 웨이퍼의 처분 및 그에 따른 낭비로 이어진다. 더 자세하게는, 게이트 산화물 완전도에 대한 요건은 일반적으로 집적회로가 동작하는 전기장보다 상당히 큰 주어진 전기장에 대한 실패율(percent failure)로써 주어진다(예컨대, 2X, 3X, 4X 동작 장 등등). 이하에서 더 설명되는 바와 같이, 이러한 테스트들은 사용 가능한 재료의 폐기를 가져올 수 있고, 또 가져 온다고 믿어지고 있다. 이 낭비는 주어진 웨이퍼에서 적은 수의 큰 응집된 결함이 다수의 상대적으로 작은 결함에 비해 선호된다는 잘못된 결론으로 이끄는 테스트로 인해 주로 발생한다.

따라서, 본 발명은, 장(field)과 시간 양 자 모두에 있어서 잘 정의된 실패 분포 요건(예컨대, GOI 요건)을 만족시키기 위하여, 성장 과정 중에 소정의 온도 범위 내에서의 잉곳의 냉각 속도뿐만 아니라, (본 명세서에서 정의된 성장 속도, v, 및 평균 축방향 온도 구배, G₀를 포함하는) 성장 조건들을 제어함으로써, 몇몇 경우에는 밀도에 상관없이, 보이드 크기를 엔지니어링하여 주어진 단결정 실리콘 잉곳에서 더 많은 웨이퍼를 얻는 것을 가능하게 한다. 추가적으로, 후속 산소 클러스터링 반응의 대규모 촉매 작용이 발생할 정도로 높은 농도의 잔류 베이컨시를 피하도록 냉각 속도가 제어될 수 있다. 이러한 베이컨시-촉매 작용된 산소 클러스터링이 (예컨대, 미국 특허 제5,994,761호와 국제특허출원제PCT/US99/19301호에 설명된 것과 같은) 후속 열처리에 의하여 제거가 되지 않을 정도로 결정 성장 과정에서 크게 성장할 수 있고 또 일반적으로 성장하기 때문에 이러한 반응을 피하는 것이 바람직하다. 그 결과, 이러한 웨이퍼의 산소 침전 성능을 제어할 수 없게 되며, 보통의 조건들 하에서는 디누드 존(denuded zone)의 형성을 막는다; 즉, 만약 잔류 베이컨시 농도가 너무 높다면, 미국 특허 제5,994,761호와 국제특허출원 제PCT/US99/19301호에 기술된 열처리가 행해진 웨이퍼는 원하는 결과를 낳지 못한다.

게이트 산화물 완전도 결정

도 1을 참조하면, 실리콘-실리콘 산화물(SiO₂)의 경계("A"로 표시됨)를 가로지르는 보이드 또는 응집된 베이컨시 결함은 게이트 산화물에서 "약한 지점"(weak spot)을 만들며, 이것은 보이드 없는 경계(void-free interface)에서 기대되는 것보다 일반적으로 낮은 전기장(electric field)에서 일어나는 절연 파괴 이벤트로 이어진다. 지난 10년 동안, 게이트 산화물에서의 이들 "약한 지점"의 존재가 실리 콘 재료 성능에 있어서 주된 관심사였다. 최근에는, 보이드 크기 분포와 산화물 두께의 함수로써, 전기장과 스트레스-시간(stress-time)에서의 보이드와 관련된 파괴 분포의 자세한 성질에 대한 이해가 이루어져왔다. 이 진보가 여기서 설명된 여러 가지 중요한 결론을 이끌었으며, 본 발명의 기초로 작용한다.

절연 파괴와 재료의 신뢰도 - 보이드와 관련된 절연 파괴:

이제 도 2를 참조하면, 보이드-함유 실리콘과 보이드 없는 실리콘(예컨대, 에피택셜 실리콘, 실질적으로 무결함인 실리콘 또는 인터스티셜 타입의 실리콘)에서 전형적인 파괴 사건의 분포를 나타내는 개략적인 다이어그램이 도시되어 있다. 본 다이어그램은 상대적으로 큰 커패시터 샘플링 지역(capacitor sampling area)(약 0.1cm²)과 함께 20nm 게이트 산화물을 가지는 시스템에서 일어나는 대표적인 결과를 보여준다. 절연 파괴 테스트는 모든 주어진 시스템에 있어서 장애(fault)의 분포에 대한 이동 가능한 "윈도우"를 제공한다. 관심의 대상인 결함과 관련하여 "윈도우"의 상대적인 위치는 이 결함의 밀도와 커패시터 지역의 곱으로 결정된다. 만약 곱이 너무 크거나 작으면, 본질적으로 아무것도 관찰되지 않는다. 따라서, 개략적으로 도시된 도 2에서는, 최적의 경우가 선택되었다고 가정되었다.

절연 파괴 테스트에서 보이드의 영향은 중간-장 범위(mid-field range)에서 파괴 이벤트의 피크를 만드는 것이다. 추가적으로, 보이드-관련 실패의 피크 너머 에, 보다 높은 장에서의 파괴 이벤트의 분포를 초래하는, 제2 피크라 불리우는, 결함의 제2 부류가 있다. 파괴의 이 제2 부류 또는 모드가 모든 장치에 대한 파괴 프로세스를 완성한다. 이 모드는 무결함 재료를 포함하여(예컨대, 에피택셜 실리콘), 거의 모든 종류의 재료에서 일반적이며, 보이드와 관계없는 효과에서 기인한다. 따라서, 일반적으로 이것은 본 발명에 있어서 실제적으로 중요한 재료의 특성이 아니며, 따라서 더 이상 다루지 않기로 하겠다; 즉, 본 발명의 목적을 위하여, 우리에게는 제1 피크만 문제가 된다.

이 제1 피크의 존재는 보이드-관련 파괴가 유한한 효과(finite effect)임을 의미한다. 이는 어떠한 주어진 샘플에 있어서도 한정된 수의 셀 수 있는 보이드가 있기 때문이다. 전기장이 제2 피크의 종치(終値)보다 높은 값에 도달한 때에, 시스템의 모든 보이드들은 "턴온된다." 즉, 모든 보이드가 실제 물리적인 "결함"(즉 보이드)으로부터 관찰할 수 있는 전기적 결함(즉, 파괴 사이트)으로 변환되었다. 이 피크 아래에서 전기적으로 감지된 결함의 총합은 이 경계를 가로지르는 물리적 보이드의 총수와 동일하다.

보이드로부터 야기되는 전기적 장애(fault)의 장에서의 분포(즉, 절정의 폭)에 대한 원인은 실제 보이드 크기에서의 산란과, 더 중요하게는, 보이드의 크기와 공간적인 분포의 결과로 초래되는 보이드 경계 교차 단면에서의 산란의 결합에서 기인하는 것으로 믿어진다. (단순히 평균 값외에도) 본 발명의 재료의 피크의 모양이 재료의 신뢰성에서 중요한 파라미터임을 알게 될 것이다.

파괴 요구 및 재료 스크리닝(screening):

반도체 장치 제조업자들은 일반적으로 두 문제에 대하여 관심이 있다: (i) 장치의 수율은 얼마인가, 그리고 (ii) 시간에 따른 장치의 신뢰도는 얼마인가; 달리 표현하면, 장치 제조업자들은 동작의 짧은 테스트에서 얼마나 많은 결함인 것들이 발견되는지(즉, "수율"), 그리고 장치의 수명 기간 동안 얼마나 많은 결함인 것들이 이어서 발전할 것인가(즉, "신뢰도")에 대하여 관심이 있다. 이들 문제는 좀더 명확해져야 한다; 예컨대, 장치의 운영 조건이 무엇인지, 그리고 시간의 함수로써 허용되는 결함의 수준이 무엇인지도 고려해야한다. 일단, 만약 이들 문제에 대한 일반적인 표준 해를 가정하면, 동작 장(operating field)은 (20nm 산화물 그리고 5V Vdd에 대하여) 약 2.5MV/cm이고, 하나의 비트 실패가 결함이 있는 칩으로 이어질 것이다. 생산성 스크리닝 이후, 중요한 것은 신뢰도에 대한 요건이다. 예컨대, 엄격한 자동 응용예에서, 실패율이 10 년 동안 1 ppm 실패 이하가 되도록 일반적으로 요구된다.

그러나, 도 2에 보여진 데이터는 실제로는 이들 문제의 해답에 도달하는데 큰 도움을 제공하지 못한다; 도 2는 동작 장(2.5MV/cm)에서 파괴 이벤트가 없음을 보여준다. 이것은 보이드-함유 그리고 보이드 없는 재료 양자로부터 만들어진 동작 장치의 수율이 이 동작 장에서 평가되었을 때 실제로 약 100%임을 의미한다. 좀더 엄격히 말하면, 이 수는 정의된 통계적인 "신뢰 한계(confidence limit)"의 맥락에서 고려되어야 하며, 그러나 이것을 고려할지라도, 이 수는 이러한 데이터의 관점에서 약 100%와 실질적으로 차이가 나지 않아야 한다.

그러나, 실제로는, 100%인 보이드-함유 그리고 보이드 없는 재료는 결함이 없는 것이 아니다. 따라서, 수율과 신뢰도를 다루기 위한 시도에 있어서, 반도체 장치 제조업자들은 제조된 반도체 장치, 예컨대 커패시터에 동작 장보다 상당히 큰 장을 가한다. 종종 "번-인(burn-in)테스트"라고 불리우는 이 방식은 집적회로 테스트의 표준의 일부이다. 오직 이런 테스트 하에서 보이드로 인한 실패가 관찰가능해지고, 중요해진다. 다시 도 2를 참조하면, 5V 대신 10V를 인가하면 보이드 실패 분포의 중심으로 직접적으로 이동하는 것을 볼 수 있다. 이 표준 절차에 깔린 기본적인 전제는, 동작하는 장보다 높은 장에서 결함이 있는 부분들을 제거함으로써, 동작의 기대 수명 동안 동작 장에서 실패할 수도 있었을 약한 지점을 제거하는데 성공할 수 있다는 믿음이다.

이 번-인 테스트의 한계들 중 하나는 완성된 반도체 장치에 대하여 수행된다는 것이다. 따라서, 만일 반도체 장치 제조 프로세스에 사용된 경우에 번-인 실패 발생률이 높은 반도체 장치를 생산할 높은 가능성을 갖는 실리콘 웨이퍼를 식별하는데 이러한 테스트를 사용할 수 없다. 이 목적을 위하여 실리콘 웨이퍼를 사전 스크린하고자 하는 노력에 있어서, 반도체 장치 제조업자들은 실리콘 웨이퍼에 램프 장 테스트(ramped field test) (예컨대, "BVOX", 여기서 8mV와 같이 주어진 장에 따라 통과 백분율이 20%, 70% 등일 수 있음) 또는 "QBD" 테스트와 같은 다양한 게이트 산화물 완전도 테스트를 해왔다. 원칙적으로, 이러한 테스트들은 웨이퍼에 임의적으로 선택된 전기장을 가한다는 점에서 "번-인" 테스트와 동등하다.

따라서, 쟁점은 "번-인" 장 또는 이와 동등한 테스트와 성능 사양을 상관시 키는 것이다. 달리 표현하면, 실제로 살아남았을 장치들을 필요 이상으로 버리지 않으면서 장치의 수명 동안에 실패할 장치들을 실제적이고 효과적으로 식별하고, 따라서 사양의 수준(예컨대, 1 ppm)까지 스크린하는 장(field)이 결정되어야 한다. 이를 결정하기 위해서, 스크린하려고 하는 결함의 특정 클래스에서 야기되는 실패 메커니즘의 시간-의존성(time-dependence)에 대한 신뢰할 수 있는 정보가 필요하다. 그 후, 이 정보는 다루어지는 분포의 특정한 장 의존성과 연계될 필요가 있다. 지금까지, 이런 일이 이루어지지 않았다; 오히려, 단지 표준적인 "경험에 의존하는" 방식이 사용되었다. 그 결과, 이하와 같은 결론이 나온다: (i) 번-인 장은, 희망하건데, 집적 회로 제조업자에 의하여 판매되는 장치의 실패율을 받아들일 수 있는 수준으로 성공적으로 줄일 수 있는, 크게 임의적으로 선택된 스트레스 수준이다; 그리고, (ii) BVOX 요구 사항은 마찬가지로 임의적으로 선택된 장(번-인 장보다 큰 장)이며, 여기서 이 스크린이 번-인 테스트를 통하여 받아들일 수 있는 수준의 성공(즉, 수율)을 내는 것이 요구된다. 벌써 그 자체부터 임의적인 조건들을 서로 다른 임의의 환경들, 예컨대 산화물의 두께가 서로 경우들에 적용하면 이런 문제들은 더욱 복잡해진다.

이들 표준 테스트를 적용해 보면, 평범한 보이드-함유 재료의 결과가 "정상" 보이드-함유 재료의 결과와 종래에 "향상된" 재료(즉, 더 낮은 보이드 밀도, 서냉된 재료)로 간주되는 것과 비교할 경우, 서냉된 재료가 더 좋아보인다. 예컨대, 도 3은 두 종류의 재료의 파괴 분포의 보이드-관련 부분을 실험적으로 결정한 전형적인 예를 개략적으로 보여준다. BVOX 테스트에 의하여 결정된 바와 같이(이것은 순전히 정의에 관한 문제이지 절대적인 값에 관한 문제가 아니다), 효과적인 산화물 결함 밀도는 거의 모든 BVOX 형 테스트에서 실리콘 내의 보이드 밀도와 근사하게 비례한다; 하지만 꼭 그럴 필요는 없다.

도 3에서, 서냉된 재료가 표준 재료보다 더 적은 보이드-관련된 파괴 이벤트 총수를 가지는 것을 볼 수 있다. 이것은, 일반적으로 이해되고 기대되듯이, 저속 냉각이 더 적은 개수 밀도의 보이드를 만들기 때문이다. 그러나, 두 그룹 간에 분포의 평균 장에서 이동이 있다는 점을 주목해야 한다.

고려되는 장치가 이 문제에 통계적으로 민감하다는 가정에 의거하면(이것은 전체 게이트 지역과 효과적인 결함 밀도 간의 관계에 관한 문제다; 예컨대 여기서 언급한 "윈도우"), 서냉된 재료의 "수율"이 일반적으로 표준 재료보다 좋다. 게다가, 이러한 응집된 결함이 본질적으로 없는 재료(예컨대, 여기에 참조로 언급한 PCT/US98/07365와 PCT/US98/07304에 설명한 에피택셜 실리콘, 또는 "저 결함 밀도의 실리콘")이 일반적으로 둘 모두보다 좋다. 그러나, 이러한 결론은, 위에서 언급한 것과 같이, 지금까지 어느 정도 임의적으로 선택된 수율을 정의하는 테스트를 위하여 선택된 장에 전적으로 기초한 것이다. 예컨대, 본 경우에 있어서, 만약 장이 8에서 4MV/cm으로 바뀌면, 세가지 형태의 실리콘 모두가 허용될 수 있는 것처럼 보인다. 게다가, 이 보다 조금 더 큰 장에서, 서냉된 재료와 표준 재료의 성능은 실제로는 역전된다. 이 모든 것은 재료의 품질을 정의하는 가장 좋은 방법이 무엇인지에 대한 의문으로 귀결된다.

파괴 통계:

이 문제를 해결하기 위해서, 그리고 궁극적으로 실리콘 재료의 성능을 평가하는 가장 좋은 방법을 결정하기 위해서, 여기에서는 통계적인 방법이 사용되었다. 이러한 접근방법의 목적은 주어진 스트레스 수준에서 주어진 결함의 집합을 가지는 시스템에서 장치 실패의 시간 의존성을 예측하고, 어떤 특정 번-인 절차에 의한 장치 분포의 "스크리닝" 효과를 평가하는 것이다. 관심이 가는 스트레스 수준은 동작 장(예컨대, 2.5mV/cm)이고 실패 요구 사항들은 매우 긴 시간 동안의 매우 낮은 실패율을 위해서다 (예컨대, 1ppm/10년의 실패). 분명히, 데이터를 외삽할 수 있는 일관성 있는 편리하고도 저렴한 방법이 필요하며, 이것은 통계의 응용을 포함한다.

첫 번째 기본적인 가정은 결함이 무작위적으로 분포된다는 것이다. 따라서, 푸아송(Poisson) 통계가 사용된다. "수율"은 단순히 샘플의 그룹에서 결함을 발견하지 않을 확률이다. 이들 결함은 밀도 D를 가지며 그 샘플들(즉, 커패시터)은 각자의 영역 A를 갖는다. 수율은 수학식 1에 의하여 주어진다:

Y = 1 - F = exp(-AD)

여기서 Y는 수율이고 F는 실패의 수이다.

관심이 있는 전기적인 결함의 원인은 웨이퍼 표면을 교차하는 보이드들이다. 그들은 부피 밀도,ρ 곱하기 평균 반경,d과 거의 같은 영역 밀도를 갖는다. 관심이 있는 산화물의 두께가 산화 과정 도중에 소모되는 실리콘의 양에 비교하면 일반 적으로 작기 때문에 - 예컨대 몇 나노미터(예컨대, 2, 4, 6, 등등) 내지 몇십 나노미터(예컨대, 10, 20, 30, 등등)에 걸침 -, 여기서 이 작은 수정을 무시하는 것이 합리적이라고 믿어진다.

절연 파괴 테스트는 보이드가 아니라 산화물 실패를 검출한다는 점을 명심하는 것은 중요하다. 유일한 물리적 또는 가능한 결함 밀도는 ρd 이다. 이것은 위의 수학식에서의 D와 같은 것이 아니다; 오히려, D는 보이드 밀도와는 다른 전기적 결함 밀도이다. 물리적 결함은 그것이 전기적인 스트레스에 의하여 "턴온된" 경우에만 전기적인 결함이 된다. 전기적인 스트레스 테스트에서 나온 데이터를 설명하고 이용하기 위해서는, 물리적인 결함에서 전기적인 결함으로의 전환을 위하여 적당한 수학적인 공식이 필요하다.

상수 장(Constant Field) 또는 전류 스트레스(Current Stress):

절연 파괴 경우에 있어서 두 개의 주 스트레스 변수가 있다: 전기장(또는 전류) 및 시간. 이 통계적인 문제에 대한 웨이불(Weibull) 접근 방법은, 테스트되는 변수(보통은 단순히 시간을 의미함)가 무엇이건 간에 간단한 지수 비례 법칙 관계(power law relation)를 가정한다. 그러나, 우리의 경우는, 이것이 두 개의 파라미터 분포이고 각 변수에 대해서 두개의 서로 다른 지수 비례 법칙들을 조합하기 때문에, 보통의 경우보다 약간 더 복잡하다. 이러한 관점에서, 웨이불 방식은 어떠한 물리적인 메커니즘을 설명 또는 모델링한다고 주장하지는 않는다; 오히려, 이것은 단지 통계적인 방법이고, 복잡한 데이터를 다룰 수 있는 간단하고 유용하며 강력한 방법이다.

시작하기 위해서, 상수 장 스트레스 E와 같은, 가장 간단한 형태의 인가된 스트레스를 먼저 고려하자. 이 경우, 시간에 대한 효과적인 결함 밀도의 증가에 대한 웨이불 설명은 수학식 2와 3으로 나타난다:

AD = Ct^aE^b

따라서,

1 - F = exp(-Ct^aE^b)

밀도와 시험 영역은 C 파라미터에, 장 의존도는 b에, 그리고 시간 의존도는 a 파라미터에 포함된다 (여기서, t = 시간). 이 파라미터들은 수율 데이터의 로그를 두번 취하고 이것을 시간의 로그에 대하여 도표에 그림으로써 구할 수 있다. 따라서, 웨이불 플롯(plot)은 수학식 4와 같이 표현될 수 있다:

ln(-ln(1-F)) = aln(t) + bln(E) + InC

이것은 단순한 선형의 유용한 ln(t)에 대한 방정식이며, 실험적인 데이터를 설명하는데 잘 적용되는 것으로 보인다. ln(-ln(1-F))은 웨이불 수(Weibull number)라고 불린다.

일단 결정되면, 이 파라미터들은 임의의 장(field)과 시간에서 어떤 시스템의 실패율을 완벽하게 설명한다. 그러나, 이것은 분포된 결함의 한 가지 타입에만 유효하다. 만약 둘 이상의 결함의 타입이 존재한다면, 거의 모든 경우에 그러하듯이, 이 분포에 대한 파라미터 집합은 독립적으로 결정되며 그후 다른 분포에 더해진다. 보이드 외에, 전기적인 스트레스에 의하여 활성화된 결함의 제2의, 더 높은 장의 클래스가 있다. 다행히, 이 클래스는 분포의 보이드 부분에서 완전히 분리될 수 있고, 개별적으로 분석될 수 있다.

파라미터 집합: C, a 그리고 b는 어떤 특정한 결함의 분포에 대해서 "지문"과 같은 것을 제공한다. 전형적인 경우의 예가 도 4에 개략적으로 도시되어 있다. 이러한 플롯은 매우 유용하다. 예컨대, 이들은 임의의 커패시터 영역에 대한 결과를 스케일링하기 좋다; C는 A에 비례하고, 따라서 스케일링 인수(scaling factor)는 단순히 ln(A₁/A₂)이다. 각 파괴 모드에 대한 "a" 또는 시간 파라미터는 차트에서 바로 읽을 수 있다. "b" 또는 장 파라미터를 결정하기 위해서는, 서로 다른 스트레스 수준들에서의 복수 회의 측정이 수행되어야 한다. 이것은 영역 인수(area factor)와 유사한 또하나의 간단한 스케일링 인수(scaling factor), b(lnE1/E2)를 만든다. 이들 영역들 및 장 파라미터들 간의 차이는, 영역 스케일링 파라미터는 모든 결함 죵류에 대해서 상수인 반면(무작위 분포를 가정하면) 장 파라미터는 일반적으로 각각의 특정 결함 분포 또는 파괴 모드에 대해서 유일하다는 것에서 기인한 다. 도 5에서 이중 모드의 경우에 대한 장 스케일링이 도시되어 있다.

보이드가 지배적인 시스템에서 사실적이고 더욱 전형적인 시간 의존적인 응답의 예가 도 6에 도시되어 있다. 보이드로 인한 전기적인 손상 축적에 대한 시간 의존성은 비교적 약하다. "a" 파라미터는 약 0.15이다. 평균적으로, 테스트 장에서 아직 파괴되지 않은 보이드가 전기적인 결함으로 변형되기에는 비교적 긴 시간이 걸린다. 이 약한 시간 의존성의 또 하나의 결과는, 신뢰도의 측면에서 보면, 장치들이 이 메커니즘에 의해서 실패함에 따라 실패율이 시간에 따라서 줄어든다는 점이다. 이러한 관점에서, 번-인 스크리닝은 이러한 조건 하에서만 동작한다는 점을 주목해야한다.

그러나, 도 6은 파괴 모습의 일부만 보여준다. 보이드와 관련은 없지만, 또 하나의 중요한 파괴 매카니즘이 단순히 테스트가 충분히 오랫동안 지속되지 않았기 때문에 나타나지 않았다. 다른 측정 방법에 의하면, 이 모드는 보이드-관련 매카니즘과 비교하여 다른 시간 의존성을 보인다. 보이드와 관련 없는 매카니즘의 "a" 파라미터는 1보다 크며(즉, 약 3), 따라서 이 모드는 물리적으로나 통계적으로나 꽤 다르다(즉, 신뢰성 관점에서).

위에서 설명한 종래의 테스트 방식의 문제는 2 가지이다. 첫째, 이 방식들은 시간을 매우 많이 필요로 하고, 둘째, 이 방식들은 장 조사의 범위가 매우 좁다. 심지어 중간 크기의 장에 대해서조차, 이러한 테스트는 몇 주나 걸릴 수 있다. 낮은 장으로의 외삽(extrapolation)이 목표이기 때문에, 이것은 특별히 만족스러운 방법이 아니다. 더 편리하면서도 매우 보완적인 테스트는 장의 넓은 범위 를 신속하게 주사하는 테스트로부터 신뢰도를 예측하는데 필요한 파라미터들을 추출하는 방법이다. 모든 파라미터들을 오직 램프 장 테스트(ramped field test)만으로 추출하는 것이 실제로 가능하다.

램프 장 스트레스 (Ramped Field Stress):

절연 파괴 반응의 램프 장 테스트는 테스트하는 데 있어서 매우 인기있는 방법이다. 도 1과 2의 가상의 데이터는 이러한 가상의 테스트에서 나온다. 이러한 테스트에 대한 일반적인 믿음은 이들이 파괴 분포의 장 의존도에 관한 정보만을 제공한다는 것이다. 그러나, 실제로는 이들은 시간 의존도에 대해서 역시 매우 강력한 정보를 줄 수 있다. 중요하게도, 이들 테스트들은 매우 넓은 장의 범위에 걸쳐서 파괴의 개별적인 모드의 시간 의존도를 신속하게 밝힐 수 있다.

램프 장 테스트에서는, 상수 장 테스트와는 다르게, 장과 시간 양자 모두 동시에 변화한다. 이 두 파라미터를 서로 분리시키기 위해서는, 시간에 대해 장이 증가됨에 따라 어떻게 손상이 증가하거나 또는 합쳐지는지에 대한 모델이 필요하다. 단순한 부가적인 손상 증가 모델(additive damage build up model)[예컨대, 알. 폴스터, 실리콘 다이옥사이드 박막에 있어서의 절연 파괴의 현상학, 응용물리학회지 66, 3355(1989) (R. Falster, The Phenomenology of Dielectric Breakdown in Thin Silicon Dioxide Films, J. Appl. Phys., 66, 3355 (1989)) 참조]은 폴리실리콘 음극(polysilicon cathode)에 대한 보이드-관련 파괴로부터 나온 데이터를 설명하지 않고, 램프 장과 상수 장 스트레스 모두의 데이터를 설명하기 위해서는 손상 (W) 증가를 위한 새로운 모델이, 수학식 7에 표현된 것처럼, 적용되어야 한다:

여기서

d = b/a.

선형적으로 램프된 장에 대해 수학식 7을 적분하면, 이 방정식은 수학식 8에 표시된 바와 같이 상수 장 테스트의 "a" 및 "b" 파라미터들과 동일한 형식으로 램프 장 테스트를 위한 절연 파괴의 웨이불 설명을 산출한다:

1 -F = exp{-C[a/(a+b)]^a(dE/dt)^-aE^a+b}

웨이불 램프 테스트 플롯을 만들기 위해 로그를 두번 취하면 수학식 9가 나온다:

ln(-ln(1-F)) = (a+b)ln(E)-aln(dE/dt) + lnC + aln{a/(a+b)}

이것은 ln(E)에 대해 선형관계에 있다. 이 선의 기울기는 파라미터들의 합 a+b와 같다.

따라서, 램프 비(ramp rate)의 변화가 웨이불 플롯에서 aln[(dE₁/dt)/dE₂/dt)]의 단순 이동을 만든다는 것에 주목해야 한다. 같은 결함 모집단(population)에 대해서 여러 가지 램프 비를 측정함으로써, 파라미터의 세트를 얻고, 장의 넓은 범위에 걸쳐서 이들 파라미터의 일치를 얻는다. 이 공식으로, 데이터, 상수 스트레스 그리고 램프 스트레스 테스트 간에 왔다 갔다 할 수 있으므로, 매우 유용하다.

도 7과 8을 참조하면, 도 7은 이 방식의 개략도이고, 도 8은 보이드-함유 시스템의 실제 데이터를 나타낸다. 만약 "a" 파라미터가, 위의 도 8(그리고 다른 비슷한 플롯)의 데이터로부터 위 방법을 사용하여, 램프 테스트 결과에서 추출된다면, 단순한 상수 장 테스트와 같은 결과를 얻는다 (도 5과 비교). 그러나, 이 값이 보이드가 파괴 분포를 지배하는 장의 전체 범위에 걸쳐서 유효하다는 것을 램프 테스트 결과가 확인시켜준다; 다시 말해, 보이드-관련 파괴의 시간 의존도는 활성인 전기적인 장의 범위에 걸쳐서 동일한 형태를 갖는다. 지금까지 얻어진 실험 데이터는, 보이드-관련 파괴에 있어서 "a" 파라미터가 전형적으로 약 0.15에서 0.18의 범위에 있음을 보여준다. 이 정보를 가지고, 위에서 논의한 통계적인 형식을 사용하여 단순한 램프 테스트 결과로부터 신뢰도 성능을 유추할 수 있다.

따라서, 본 발명의 한 측면은 단결정 실리콘 웨이퍼의 모집단의 게이트 산화물 완전도를 평가하는 방법이다. 이 방법은 다음의 여러 단계를 포함한다: (i) 스트레스의 양이 초기치에서 최종치로 제1 속도로 증가하는, 제1 하위세트에 인가된 스트레스(예컨대, 전기적인 장)의 양의 함수로, 모집단의 제1 하위 세트의 절연 파괴 특성을 결정하는 단계, (ii) 스트레스의 양이 초기치에서 최종치로 제1 속도와는 다른 제2 속도로 증가하는, 제2 하위세트에 인가된 스트레스의 양의 함수로, 상기 모집단의 제2 하위 세트의 절연 파괴 특성을 결정하는 단계, 및 (iii) 상기 모집단에 대해 정의된 조건들 하에서 게이트 산화물 실패율을 예측하기 위하여 단계 (i)과 (ii)에서 결정된 절연 파괴 특성들을 이용하는 단계. 제1 속도와 제2 속도는 바람직하게는 적어도 5배의, 더욱 바람직하게는 적어도 10배의, 몇몇 응용예에서는 적어도 100배의 차이가 난다. 게다가, 어떤 실시예에서는, 3, 4 또는 이보다 더 많은, 웨이퍼의 하위 세트가 (서로에 대해서 적어도 10 배만큼 차이가 나는) 서로 다른 램프 비에서 평가되는 것이 바람직하다. 예컨대, 한 실시예에서는, 각각 0.05, 0.5, 5, 그리고 50의 비로 선형적으로 증가하는 인가된 전기적 장을 모집단의 웨이퍼의 4개 하위세트에 각각 가한다.

본 발명의 한 실시예에서, 게이트 산화물 완전도 테스트가 수행되는 웨이퍼의 모집단은 어떤 특별한 잉곳 (또는 그의 일부), 어떤 특별한 결정 성장 프로세스, 또는 심지어 웨이퍼의 카세트 또는 복수의 카세트에서 나온 웨이퍼일 수도 있다. 하위 세트는 이 모집단에서 선택되고, 따라서, 모집단의 하나 또는 그 이상의 웨이퍼의 전체 또는 일부를 포함할 수 있다. 예컨대, 각 하위세트는 동일한 웨이퍼 또는 웨이퍼들의 일부를 포함할 수 있다. 또는, 각 하위세트는 서로 다른 웨이퍼의 일부를 포함할 수도 있다. 또는, 하위세트는 부분적으로 겹치는 웨이퍼의 세트의 일부를 포함한다 (즉, 각 집합은 같은 웨이퍼(들)의 일부 그리고 다른 웨이퍼 의 전체 또는 일부를 포함한다).

보이드-관련 절연 파괴의 재검토:

보이드-관련 파괴 분포의 문제로 되돌아가서, "정상"과 "서냉된" 타입의 결정들에 대한 보이드-관련 파괴의 전기장에서의 전형적인 분포가 도 2에 개략적으로 도시되어 있다. 이제 도 9를 참조하면, 웨이불 형식으로 나타난 두 종류의 재료를 비교하는 실제 데이터가 도시되어 있다(보이드 없는 에피택셜 재료에 대한 결과치가, 8MV/cm의 표준 BVOX 기준 장(reference field)이 있는 것처럼, 기준으로 포함되어 있다). 이런 방식으로 보았을 때, "서냉된" 재료와 정상 재료의 차이(BVOX 백분율)는 자명하다. 게다가, 세 재료 모두 다 재료에서의 보이드의 분포에 관계없이 동일한 특성을 보인다(여기서, 다시 매우 다른 높은-장 파괴 분포는 보이드와 관련이 없다는 점에 주목할 필요가 있다).

도 9에 관련해서, 이들 분포의 두 가지 특성을 특별히 주목해야 한다:

1. 각 분포에 있어서, 소정의 백분율에서 파괴 실패에 "포화"가 있다(위에서 설명한 것처럼, 분포에 "피크"가 있다는 사실과 관련이 있다). 이러한 결과의 간단한 이유는, 어떤 특징을 가진 장에 도달하는 시점에, 시스템의 모든 보이드들이 사용되었거나 "턴온"되었기 때문이다. 포화 실패 백분율에서의 차이는 "서냉" 프로세스에 의하여 보이드의 개수 밀도를 감소시킨 결과이다. 이러한 포화 효과는 높은 장에서 다른 절연 파괴의 주 모드에서는 존재하지 않는다는 점에 주목해야 한다 (여기서, 근원적인 물리적 결함은 셀 수 없다). 물론, 이 포화 값이, 예컨대, 모든 BVOX 테스트들로 실제로 측정한 값이다. 따라서, 이 테스트들은 보이드의 효과적인 영역 밀도만 직접 측정한다.

2. 그러나, 다른 개략도에 나타나듯이, "서냉" 프로세스의 결과는 단순히 보이드의 밀도 수를 줄이는 것이 아니다. 이제 도 10과 11을 참조하면, 만약 두개의 차이가 단순히 밀도 감소의 결과라면 두 경우의 실패 분포가 어떻게 나타날 지를 보여준다. 이것은 관찰되지 않는다. 대신, 그들은 도 2에 나타난 모양과 비슷한 모양이 된다. 이것은, "서냉" 처리에 의하여 결함의 전체 밀도가 줄어들었지만, 평균적으로 "서냉된" 보이드들이 더 낮은 장에서 파괴로 이어짐을 의미한다; 다시 말해, 분포가 이동된다.

일반적으로, 서냉 형의 프로세스에 의해 생산된 보이드들은 더 크다. 이는, 단순히, "정상" 프로세스에서 더 많은 수의 보이드들이 소비하는 베이컨시의 수와 동일한 수를 서냉 형의 프로세스에서는 보다 적은 수의 보이드 사이트들이 소비하기 때문이다. 그렇다면, 이 이동에 대한 원인은 도 12에 도시된 바와 같이 서냉 분포에서는 보이드의 평균 크기가 증가하는 것에 있다는 결론에 도달한다.

절연 파괴 분포의 보이드 크기 의존성의 결과:

외관상, "번-인" 전압 규칙의 적용은 서냉 형의 재료가 낮은 포화 실패 백분 율을 가지므로 더 좋은 재료라는 명백한 결론에 도달하게 한다. 물론, 여기서 지적한 바와 같이, 이 테스트의 적용이 결과를 미리 정해 놓은 것으로 만들기 때문에 이런 결과는 놀라운 것은 아니다. 그러나, 진짜 문제는, 만약 다른 기준이 적용되면 어떤 결과가 나올 것인가하는 점이다. 예컨대, 누군가가 단순히 실제 신뢰도 기준의 응용인 테스트를 재료 시스템에 적용한다고 가정하자; 다시 말해, 누군가가, 동작 장보다 상당히 높은 임의의 장 대신, 동작 장에서의 스트레스를 적용하고, 예컨대 10 년 후 어떤 시스템이 가장 많은 실패가 있는지 본다고 가정하자.

외삽된(extrapolated) 신뢰도 계산하기:

외삽된(extrapolated) 신뢰도를 계산하기 위해서, 위에서 설명한 시스템이 사용되었고, 정의된 동작 장에서 램프 장 데이터로부터 상수 장 동작으로 외삽되었다. 위의 수학식 4와 9를 조작하면, 거의 모든 동작 장에서 결정되어야 하는, 장치의 마모(wear-out)의 해를 구할 수 있는 간단한 수식을 웨이불 형식으로 만들 수 있다(수학식 10).

F'(t,E_op) = aln(t) + F"(F_op,dE/dt) - aln[E_op/(dE/dt)] - aln[a/(a+b)]

여기서,

1. 결정되어야 하는 F'(t,E_op)는 (동작) 장(E_op)에서의 시간 의존 실패 분포의 웨이불 수{=ln(-ln(1-F))}이다;

2. F"(E_op,dE/dt)는 램프 비율(속도) dE/dt로 수행된 램프 테스트의 결과에서 (동작) 장(E_op)으로 외삽된 웨이불 수이다; 이 수는 단순히 데이터의 선형 외삽이고 아래의 수학식 11로 표현할 수 있다:

F"(E_op,dE/dt) = F"(E_sample,dE/dt) - (a+b)ln(E_sample/E_op)

여기서,

E_sample은 기울기 a+b가 유효한 범위에서의 어떤 장 값이고, F"(E_sample,dE/dt)는 이 지점에서의 웨이불 수임

3.a+b는 램프 테스트 결과에서의 파괴 분포의 보이드-관련 부분의 lnE에서의 기울기이다.

4. "a"는 같은 분포에 대한 여러 가지 램프 비율 테스트 또는 샘플 상수 장/전류 테스트로부터 연역한 시간 파라미터이다.

표준 재료와 "서냉된" 재료의 비교:

도 9를 다시 참조하고, 앞서 언급한 것에 비추어, 5 V의 동작 전압에서 수 년의 기간 동안 두 재료 시스템의 외삽된 신뢰도의 비교를 수행할 수 있다; 이것은 도 9로부터 얻은 데이터를 수학식 10에 적용함으로써 이루어진다. 도 13은 더 높은 전체 보이드 밀도와 이에 상응하는 더 나쁜 BVOX 결과를 가지는 표준 재료가 실제로 더 나은 재료라는 놀라운 결과를 보여준다.

이러한 관점에서, 도 13의 결과가 놀랍지만, 두 재료 모두 10 년(10 년은 약 3.15×10⁸ 초이다) 동안 1 ppm 실패라는 신뢰도 요구 사항을 만족할 수 없기 때문에 실제로는 이 경우에 무의미하다. 확실히, 두 재료 모두에서 만들어진 장치들은 이들 요구 사항을 만족하기 위해서 스크리닝(즉, 번-인)되어야 한다. 그러나, 번-인 테스트의 적용은 잘못된 답을 내며, 따라서 프로세스에서 용납할 수 있는 실리콘의 낭비로 이어질 수 있다는 점을 주목해야 한다.

앞서 설명한 것에 비추어, 종래의 스크리닝 절차는 포화 지역을 측정함으로써 서냉된 재료를 더 좋은 것으로 잘못 식별하는 것을 알 수 있다. 실패의 수가 매우 적기 때문에, 이 지역의 차이는 실제 신뢰도 문제로 이어지지 않고, 또는 어쩌면 약 10,000 년의 장치 동작까지 나타나지 않을 것이다. 따라서, 진짜 문제는 파괴 분포의 초기 부분에 있다; 특별히, 그것은 (수학식 9에서 몇 개의 상수에 의하여 조정된) 동작 장에서의 커브의 상승 부분의 절편에 있다.

"기능적으로" 무결함인 실리콘

본 발명의 프로세스에 의하면, 일단 게이트 산화물 완전도 분석의 방법이 제대로 정의되고 적용되었다면, (예전의 GOI 분석 방법에 근거하여) 지금까지 받아 들일 정도라고 간주되었던 것과 대조적으로, 크기는 더 작지만, 더 높은 농도(또는 개수 밀도)의 보이드를 가지는 웨이퍼를 생산하는 조건 하에서 단결정 실리콘을 성장시키는 것이 확실히 더 바람직하다는 것이 발견되었다. 다시 말해, 일단 게이트 산화물 완전도가 더욱 정확히 정의되고 측정되면, 크기는 더 작지만 더 높은 농도의 보이드를 가진 단결정 실리콘 웨이퍼가 (여기에서 더 설명되는 바와 같이) 크기는 더 크지만 더 낮은 농도의 보이드를 가진 재료에 비해서 더 바람직하다는 것이 발견되었다. 현재까지의 경험에 의하며 이러한 웨이퍼는 기능적인 관점에서 보았을 때 대부분의 경우 거의 무결함인 실리콘에 견줄 만한 품질을 가진다.

특별히, 본 발명은 다음과 같은 두 개의 기본 기준을 만족하도록 설계된 재료인, "기능적으로 무결함인" 실리콘을 엔지니어링 또는 준비할 수 있게 한다:

1. 응용을 위해 주어진 요구 사항이 어떠한 것인지에 상관없이, 이 재료는 언급한 요구 사항을 만족한다 (예컨대, 10 년의 장치 동작에서 1 ppm 실패);

그리고, (선택적으로)

2. 이 재료는 번-인 전압에서 검출 가능한 실패가 본질적으로 없다.

두 번째 기준과 관련하여, 이것은 엄밀히 말해 요구 사항이 아니다; 다시 말해, 진정한 "기능적 완벽성"은 첫 번째 기준에 의하여 완전히 만족된다. 그러나, 재료가 집적 회로 제조업자의 번-인 테스트 요구 사항을 일반적으로 만족해야 하기 때문에, 번-인 기준 (2)는 그럼에도 불구하고 중요하다. 따라서, 이것인 게이트 산화물 완전도를 위한 이성적인 테스트가 꼭 아니더라도, 이것은 기능의 한 종류다. 비록 실질적으로 작동하는 기능은 아니라고 하더라도 말이다. 게다가, 실리콘 제조업자의 제어를 넘어서, 사용자가 어떤 특정 번-인 전압에서 이 테스트를 수행하는 다른 이유가 있을 수 있다. 결과적으로, 이 요구 사항을 실리콘 재료가 만족시키는 것이 바람직하다.

보이드 크기 분포 및 "기능적 완벽성";

도 10에서 도 12를 논의함에 있어서, 웨이불 곡선의 초기 부분은 보이드의 크기 분포보다 보이드의 밀도에 의하여 적게 영향을 받아 결정된다는 점을 언급한 바 있다. 따라서, 이것이 "기능적 완벽성"으로의 해결 실마리이다. 이것은 재료 향상을 위한 다른 종래의 시도에 비해 매우 다른 접근 방식이다. 더욱 상세하게는, 다른 모든 제안된 재료 향상 방법들(예컨대, 서냉, 무결함 실리콘, 에피택셜 실리콘)에서는, 아이디어가 보이드의 밀도를 줄이는 것이었던 데 비해, 본 발명에서는 초점이 보이드의 크기를 줄이는 것에 있다(여기서 보이드 밀도의 제어는 선택 사항이지만, 적어도 몇몇 실시예에서는 최소 보이드 밀도가 실제로 요구됨).

일반적으로 말하여, 보이드의 크기는 고속 냉각으로 인하여 줄어든다("고속" 냉각은 아래에서 더욱 자세하게 설명된다). 이 접근 방식에는 두 가지 요소가 있다.

1.동역학의 한계를 통하여, 고속 냉각은 베이컨시 이송의 효율을 감소시키고, 따라서 베이컨시가 보이드로의 "침투(sinking)" 효과를 줄인다. 결과적으로, 보이드는 그렇게 커지지 않는다.

2. 고속 냉각은 더 높은 밀도의 보이드를 생산한다. 결과적으로, 고정된 베이컨시의 농도가 주어진 경우에, 보이드 당 사용 가능한 베이컨시의 수는 더 적다(물론, 이것은 현재의 맥랙에서 "서냉" 재료가 잘못한 경우이다).

이것을 염두에 두고, 종래의 CZ 실리콘에서 가장 고속인 냉각이 통상적으로 테일-엔드를 만들기 위하여 인상 속도가 일반적으로 급격히 증가하는 테일-엔드 지역에서 발견된다는 것을 고려하기로 하자. 이것 역시 용융체의 경계보다 저온인 지역에 있는 결정의 냉각 속도를 변경하는 효과가 있다. 여기서, 우리는 일반적으로 약 1000℃에서 1200℃까지의 범위를 가지는, 보이드 핵 형성 온도 지역에 있는 결정의 냉각 속도와, 일반적으로 약 1100℃에서 900℃까지의 범위를 가지는, 보이드 성장 온도 지역에 특별히 관심이 있다 (이 두 가지에 대해서 아래에서 더 자세히 설명한다). 용융체-고체 경계에 대한 상대적인 이들 온도들의 축방향 위치는 핫 존 설계 또는 구성에 의하여 결정된다.

도 14를 참조하면, 주어진 또는 표준 재료의 파괴 분포와 이에 대하여 상대적으로 "서냉" 프로세스 그리고 ("U97"이라고 명명된)"고속 냉각" 프로세스에서 얻은 실리콘 재료들 간의 비교가 제공되어 있다. 이 결과들은, 본 설명의 맥락에서, 상당히 인상적인 것이다. 더 자세히는 다음과 같이 말할 수 있다:

1. 고속 냉각된 재료의 더 큰 보이드 밀도는 더 큰 포화된 실패 백분율에서 명확히 나타난다(덜 인상적임). 8 MV/cm BVOX 테스트 결과는 고속 냉각된 재료에서 약 85%의 실패를, 표준 재료에서는 65%의 실패를, 그리고 저속 냉각된 재료에서는 약 45%를 보여준다; 간단히 말해, 표준 테스트 방법으로는, 본 발명의 재료가 더 나쁜 것으로 보여진다.

2. 고속 냉각된 재료의 더 작은 보이드 크기는 분포의 초기 부분이 높은 장으로 이동하게 한다. 게다가, 분포의 이 부분의 기울기는 더욱 가파르게 된다. 큰 기울기는 동작 장에서 절편을 더 낮은 값으로 이동시키기 때문에 분포에서의 단순한 평행 이동보다 더 강력하다. 기울기가 증가하는 (그리고 장에서 실패 분포를 타이트하게 하는) 이유는 실리콘-산화물 경계에서 이용 가능한 보이드 교차-단면의 영역이 더 좁은 범위가 된다는 사실에서 비롯되는 것으로 이해된다.

따라서, BVOX 테스트의 현저한 실패에도 불구하고, 고속 냉각된 재료가 신뢰도 성능에서 예외적으로 뛰어나다. 도 15에는 이 재료와 (더 좋은 BVOX 성능의) 표준 재료의 예상된 신뢰도의 비교가 제공된다. 이 결과들로부터, 10 년의 동작에서 고속 냉각된 재료가 가장 엄격한 요구 사항을 훌쩍 뛰어넘는, 약 0.001 ppm 실패보다 나은 결과를 가져온다는 것을 알 수 있다. 예컨대, 5 MV/cm 번-인 장에서 (이것은 동작 전압의 두 배임), 실질적으로 수율의 손실이 없다(즉, 1% 실패보다 훨씬 작다).

"기능적으로 완벽한" 재료에 대한 결정 성장 고려 사항:

실리콘에서 생산된 보이드의 밀도와 크기를 성장 조건의 함수로 설명하는 모델의 틀은 최근 여러 개의 발행물에서 설명되였다. [예컨대, 브이. 브이. 보론코프 등, 결정 성장회지, 194, 76 (1998)(V.V. Voronkov et al., J. Cryst. Growth, 194, 76 (1998)); 브이. 브이. 보론코프, 결정 성장회지, 204, 462 (1999)(V.V. Voronkov, J. Cryst. Growth, 204, 462 (1999)); 및, 알. 폴스터 등, 실리콘에서의 고유 점결함의 성질에 관하여, Phys. Stat. Sol., (B) 222, 219 (2000)(R. Falster et al., On the Properties of the Intrinsic Point Defect in Silicon, Phys. Stat. Sol., (B) 222, 219 (2000)) 참조. 또한 국제특허출원 제. PCT/US98/07304, 07305 및 07365호 참조. 상기 문헌들은 본 명세서에 참조로서 통합됨] 그러나,일반적으로, 보이드를 구성하는 베이컨시의 농도는 용융/고체 경계에서의 파라미터 v/G₀로 결정되며, 여기서 v는 성장 속도이고 G₀는 응고점 내지 약 1300℃보다 큰 온도(예컨대, 약 1325℃, 1350℃ 또는 1375℃)로 제한되는 온도 범위에서의 평균 축방향 온도 구배이다. v/G₀의 임계값 위에서는, 이 값이 커질수록 성장하는 결정 내의 베이컨시 농도가 더 커진다. 임의의 "핵 형성" 온도(이 자체도 베이컨시 농도에 의해 좌우되는데, 베이컨시 농도가 높을수록 이 온도도 올라감)에서 이 베이컨 시는 임계 과포화되고, 따라서 보이드가 형성된다. 생성된 보이드의 밀도는 본질적으로 다음의 인자에 비례한다:

q^3/2/C_v ^1/2

여기서

q는 핵 형성 온도에서의 냉각 속도이고;

C_v는 핵 형성의 지점에서의 베이컨시 농도임

응집된 고유 점 결함의 핵 형성 과정은 일반적으로 약 1000℃ 이상의 온도(예: 약 1050℃, 1100℃, 1125℃, 1150℃, 1175℃ 또는 1200℃)에서 발생한다. 그러나, 지배적인 고유 점 결함의 핵 형성이 발생하는 온도는 특정 결정 인상기와 프로세스에 따라 다음과 같이 실험적으로 결정할 수 있다. 잉곳의 특정 영역 내에 존재하는 셀프-인터스티셜 결함은 그 영역이 실리콘 핵 형성 온도에 도달한 핫 존의 일부를 지나기 전에는 점 결함 상태로 유지되고 응집된 결함으로 핵 형성되지 않는다. 즉 전형적인 초크랄스키 성장 조건 아래에서, 그 영역은 본래 고체/액체 계면에서 생성되고 그 온도는 대략 실리콘의 용융점에 해당한다. 잉곳의 나머지 부분의 성장 중, 그 영역은 용융체로부터 멀어지면서 결정 인상기의 핫 존을 통과해 인상되는 동안 그 영역의 온도는 낮아진다. 특정 결정 인상기의 핫 존은 일반적으로 특징적인 온도 프로파일을 가지고 있어, 액체/고체 경계와의 거리가 증가함에 따라 온도는 감소하여, 어떤 임의의 시점에서도 그 영역의 온도는 자신이 차지 하고 있는 핫 존 부분의 온도와 대략적으로 동일하게 된다. 이에 따라, 그 영역이 핫 존을 통과해 인상되는 속도는 그 영역의 냉각 속도에 영향을 끼친다. 따라서, 인상 속도의 급변은 잉곳 전체 냉각 속도의 급변을 초래한다. 잉곳의 특정 영역이 핵 형성 온도를 지나는 속도는 그 영역 내에 생성되는 응집된 결함의 크기 및 밀도 모두에 큰 영향을 미친다. 따라서, 급격한 변화가 일어날 때 핵 형성 온도를 지나고 있던 잉곳의 영역은 응집된 고유 점 결함의 크기와 밀도에 급격한 변화를 보이게 되는데, 이하에서는 이를 핵 형성 전선(nucleation front)이라고 일컫기로 한다. 핵 형성 전선이 인상 속도의 변화 당시 형성되므로, 핵 형성 전선의 위치에서 고유 점결함의 종류와 농도에 대해서 응집된 고유 점결함의 핵 형성이 발생하는 온도를 결정하기 위하여, 핵 형성 전선의 잉곳 축 상의 정확한 위치는 잉곳의 위치, 따라서 인상 속도의 급변이 이루어지는 시점에서의 핫 존 내의 핵 형성 전선과 비교되고, 핫 존의 온도 프로파일과 비교될 수 있다.

따라서, 당업자는 보이드 또는 셀프-인터스티셜 중 하나만 존재하는 잉곳을 생산하는 프로세스 조건 하에서, 인상 속도의 급변을 통해 초크랄스키 법을 이용하여 실리콘 잉곳을 성장시킬 수 있고, 그리고 나서, (i) 인상 속도의 변화 당시 핫 존의 온도 프로파일과 관련하여 잉곳의 위치를 확인하고 (ii) 핵 형성 전선의 축상 위치를 관찰함으로써, 핵 형성 전선에 존재하는 고유 점 결함의 농도에 대한 핵 형성 온도를 추측할 수 있다. 또한, 온도 및 고유 점 결함의 밀도가 핵 형성 전선을 따라 반경 방향으로 변화하므로, 온도 및 고유 점 결함 밀도는 핵 형성 전선 상의 다수의 지점에서 결정될 수 있고 핵 형성 온도는 고유 점 결함에 대하여 플롯되어 고유 점 결함 밀도에 대한 함수로서 핵 형성 온도가 결정될 수 있다. 핵 형성 전선 상의 실리콘의 온도는, 예컨대 버지, "초크랄스키 실리콘 결정 성장에서의 열 전도의 컴퓨터 모델링", 결정 성장회지, vol.112, p.669(1991) (Virzi, "Computer Modeling of Heat Transfer in Czochralski Silicon Crystal Growth," Journal of Crystal Growth, vol. 112, p.699 (1991))에 설명된 열 시물레이션(thermal simulation)과 같이, 초크랄스키 반응기(reactor) 내의 임의의 위치의 온도를 추측할 수 있는 당업계의 온도 시뮬레이션 방법을 사용하여 결정할 수 있다. 핵 형성 전선 상의 실리콘 셀프-인터스티셜 밀도는, 예컨대 신노 등, "초크랄스키 법에 따라 성장된 실리콘 결정에서의 점결함 역학 및 산화 유도 적층 결함 링", 전기화학 학회지, vol. 145, p. 302 (1998) (Sinno et al., "Point Defect Dynamics and the Oxidation-Indued Stacking-Fault Ring in Czochralski-Grown Silicon Crystals", Journal of Electrochemical Society. vol. 145, p.302 (1998))에 기재된 점결함 시물레이션과 같이, 잉곳 내 임의의 지점의 고유 점 결함 밀도를 추측할 수 있는 당업계의 점결함 시뮬레이션을 이용하여 추측할 수 있다. 마지막으로, 추가적인 잉곳들을 성장 파라미터를 변화시켜가면서 성장시켜, 더 높거나 더 낮은 초기 밀도의 고유 점 결함을 가진 잉곳을 만들고 상기의 냉각 실험 및 분석을 반복함으로써, 핵 형성 온도 대 고유 점 결함 밀도의 대략적인 범위를 얻을 수 있다.

핵 형성 과정은 온도가 핵 형성 온도와 불과 몇 캘빈(Kelvin) 온도 차이(예: 약 2, 4, 6, 8, 또는 그 이상의 캘빈 온도) 내가 되면 급히 종결된다. 이 온도에 도달하면, 더 이상의 보이드는 생성되지 않으나 이미 존재하는 보이드는 베이컨시 의 확산 속도가 더 이상의 성장 과정이 일어나지 않을 정도로 감소할 때까지는 그 크기가 증가할 수 있다. 즉, 보이드의 핵 형성이 멈추면, 보이드의 성장은 베이컨시가 상업적으로 실제적인 시간 주기 안에는 보이드 지점으로 확산될 수 있는 한 계속해서 이루어진다. 산소를 함유하는 초크랄스키 실리콘에서, 베이컨시는 약 1000℃(예: 약 1010℃, 1015℃, 1025℃ 또는 심지어 1050℃)의 특정 온도에서 산소에 구속된다. 구속 상태(bound state)에서, 베이컨시는 보이드 성장기 동안 실질적으로 이동하지 않는 상태에 있다. 온도가 약 900℃(예: 약 910℃, 925℃, 950℃ 또는 심지어 975℃)에 도달하면, 사실상 모든 보이드의 성장은 멈춘다.

상기 내용에 비추어, 본 발명의 프로세스는 서로 다른 두 가지, 혹은 선택적으로 세 가지의 서로 뚜렷이 구분되는 온도 범위들(선택사항임. 왜냐하면, 도 18-20과 관련하여 냉각 속도가 변화하면 허용가능한 동작 조건들의 "윈도우"가 커짐) 에서의 결정 냉각 속도에 초점을 맞춘다:

1.제1 온도 범위는 v/G₀값이 약 1300℃부터 1400℃에 이르는 온도 범위(응고점에서 약 1300℃, 1325℃, 1350℃ 또는 약1375℃에 이르는 온도 범위)에 대해서 설정되는 용융체-고체 경계에 가깝다. 이 범위 내에서의 냉각 속도는, 관심의 대상인 특정 세그먼트에 있어서 베이컨시가 대략 잉곳 중심 축으로부터 측면(lateral surface)에 이르기까지 지배적인 고유 점 결함이 되는지 여부에 영향을 미친다.

2. 제2 온도 범위는 보이드의 핵 형성이 일어나는 온도 범위에 해당한다. 보이드의 핵 형성은 일반적으로 약 1000℃에서 약 1200℃, 약 1025℃에서 약 1175℃, 약 1050℃에서 약 1150℃ 또는 약 1075℃에서 약 1125℃에 이르는 온도 범위에서 일어난다. 이들 온도 범위에서의 냉각 속도의 조절은 보이드 밀도에 영향을 미친다.

3. 제3 온도 범위는 보이드의 성장이 일어나는 온도 범위에 해당한다. 즉, 핵 형성이 일어난 뒤, 상업적으로 현실적인 시간 주기에 있어서, 실리콘 격자 베이컨시가 여전히 유동적인 온도 범위를 말한다. 보이드의 성장 또는 베이컨시의 확산은 일반적으로 약 900℃에서 약 1100℃, 약 925℃에서 약 1075℃ 또는 약 950℃에서 1050℃에 이르는 온도 범위에서 일어난다.

이들 성장 조건을 형성하는 방법에 대한 예시적 내용은 다음에 설명되어 있다.

보이드의 핵 형성 및 성장의 조절과 함께, 실리콘 부분의 잔류 베이컨시 밀도를 제한하기 위하여, 특정 상황에서는 베이컨시가 유동적인 온도 범위에서 냉각 속도를 조절하는 것 자체가, 또는 v/G₀값(초기 베이컨시 밀도를 결정함)의 조절과 결부하여 중요할 수 있다. 구체적으로, (예컨대, 하기의 백금 확산 방식에 의해 결정된) 약 3×10¹²㎝^-3를 초과하는 잔류 베이컨시 밀도를 갖는 실리콘은 집적 회로 제조 과정에 흔히 이용되는 온도(예컨대, 약 600℃에서 약 800℃에 이르는 온도)에 노출되면 촉진된 산소 침전의 한 형태가 발생한다고 현재 알려져 있다. 이 산소 침전은 그 침전이 일어나는 정도에 따라 이롭거나 해로울 수 있다. 예컨대, 산소 침전은 미국 특허 제5,994,761호(참조로서 인용됨)에 설명된 것과 같은 열 처리 방법에 의해 조절될 수 있으면, 조절된 베이컨시 프로파일(이는 다시 조절된 산소 침전 프로파일로 이어짐)을 지니는 웨이퍼를 형성하는데 이롭다. 반대로, 이와 같은 방법에 의해 조절될 수 없으면 결정 내의 산소 침전이 제어 불가능하기 때문에 이와 같은 산소 침전은 해롭다 (미국 특허 제5,994,761호 및 국제특허출원 제 PCT/US99/19301호(참조로서 인용됨)에 설명된 바와 같은 열 처리 방법으로 결정이 냉각하면서 형성되는 산소 클러스터(cluster)를 없애거나 용해할 수 없기 때문이다). 산소 침전이 제어 불가능하게 되는 일반적인 상황의 예는 급격한 냉각이 이루어지는 결정의 테일-엔드의 끝부분에서 찾아볼 수 있다.

정상적인 결정 성장 상황에서는, 보이드는 베이컨시의 매우 효과적이 소비자이므로 결정이 베이컨시 구속 상황(vacancy binding regime)이 되면 이들 베이컨시는 사실상 남아있는 것이 없거나 향상된 침전 효과를 위한 3×10¹² _Cm ^-3의 임계값보다 훨씬 적은 수만이 남게 된다. 그러나. 결정이 본문의 설명대로 급격히 냉각되면 성장기 동안 불충분한 수의 베이컨시가 소비될 위험이 존재한다. 이와 같은 상황이 도 16과 17에 개략적으로 도시되어 있다. 구체적으로, 도 16은 성장하는 결정 내의 보이드 형성의 가장 전형적인 예를 보여준다. 이와 같은 조건 아래에서, 보이드에 의한 베이컨시의 소비는 충분히 효율적이어서 베이컨시가 산소에 종속되는 시점까지 베이컨시 밀도는 향상된 침전 효과 임계값 이하로 내려간다. 반대로, 도 17은 보이드 성장 상황 동안 급격하게 냉각된 성장 결정 내의 보이드 형성을 보여준다. 이러한 급격한 냉각은 결정이 구속 상황(binding regime)에 들어가는 시점의 높은 잔류 베이컨시 밀도로 인하여 "이례적으로" 높은 산소 침전 값을 야기한다.

기능적으로 완전한 (예컨대, 기능적으로 결함이 없는") 실리콘을 생산하기 위해서는, 보이드 크기가 충분히 작아 신뢰도에 관련된 상기 조건이 충족되어야 한다. 이는 상대적으로 빠른 냉각 속도를 필요로 한다. 반면에, 유용한 상품을 위해서는 산소 침전이 제어 가능하여야 한다. 즉, 실리콘 내에 디누드 존-타입(denuded zone-type; 미국 특허 제5,994,761호 참조) 또는 비-산소 침전타입(non-oxygen precipitating-type; 국제특허출원 제PCT/US99/19301호 참조)의 특성을 만들어 낼 수 있어야 한다. 그러나 이 두 가지 조건이 반드시 동시에 만족되는 것은 아니다. 이에 따라, 본 발명의 한 태양은 이 두 가지 조건의 동시 만족과 이를 위한 조건에 대한 설명이다.

추가적으로, 경우에 따라서는, 그 수가 충분히 많을 때 보이드 자체가 디누드 존의 형성을 가로막을 가능성이 존재한다. 그러므로, 이와 같은 경우, 보이드 밀도가 약 1×10¹⁸ _Cm ^-3 미만인 것이 바람직할 수 있다.

상기 모든 조건이 만족되는 경우, 본문에서 "유용하고, 기능적으로 완전한" 실리콘 (useful, functionally perfectsilicon)이라고 칭한 실리콘 물질이 형성된다.

"유용하고, 기능적으로 완전한" 실리콘의 결정 성장 조건의 계산:

이와 같은 재료의 동작 조건들을 정의하기 위하여 사용되는 계산은, 수 개의 결정 성장 파라미터를 포함하는 상대적으로 복잡하고 고차원적인 것이다. 상기의 인용된 참조 문헌들에 설명된 모델 요소(model elements) (여기서는 표준 모델)를 이용하여 이들 결정 성장 파라미터를 추측할 수 있으며, 더 나아가 실험적으로 또는 추가의 모델링(본문에 설명되어 있거나 당업에 표준적인 수단을 이용)을 통하여 이를 향상시킬 수 있다. 그 결과는 도 18의 차트에 요약되어 있다. 구체적으로, 도 18은 포함된 베이컨시 밀도(여기서, S₀는 용융점에서의 베이컨시 밀도, Cv_m에 의해 정규화된 베이컨시 밀도)와 일정한 냉각 속도(예컨대, 약 1400℃로부터 주어진베이컨시 밀도에 있어서 베이컨시가 더 이상 경제적으로 현실적인 시간 내에 유동적이지 못한 온도까지의 냉각 속도)의 함수로서 보이드 크키/보이드 밀도/잔류 베이컨시의 계산의 일례를 예시한 것이다. 이들 계산은 "유용하고, 기능적으로 완전한" 실리콘의 형성에 중요한 파라미터들의 값을 제공한다. 이들 파라미터는 다음과 같다.

1. 보이드 밀도: N_v(㎝^-3)

2. 보이드 크기: R_v(보이드 중앙으로부터 외곽까지의 평균 반경 방향의 거리, 단위 나노미터)

3. 잔류 베이컨시 농도: C_res(cm^-3)

일반적으로, 이들 파라미터들의 공간(space)은 두 결정 성장 파라미터의 함수로서 주어진다:

1. (도 18에 S₀로 표시된) 포함된 베이컨시 밀도. S₀는, 용융점의 베이컨시의 용해도에 대해 정규화된, 결정에 포함된 베이컨시 밀도이다. 이 값은 결정이 성장된 v/G₀조건과 관련되어 있다. 이 둘을 연결하는 간단한 분석적 표현(analytical expression)은, 예컨대, 브이. 브이. 보론코프 등, 응용물리학회지, 86, 5975 (1999)(V.V. Voronkov et al., J.Appl.Phys., 86, 5975(1999))에서 이미 논의되어 있으며, 이 논문은 참조로서 여기에 포함된다. 일반적으로, 이 관계는 다음과 같이 표현될 수 있다.

S₀ = Cv₀/Cv_m~ 0.23 × (v/v_c -1)/( v/v_c+ 0.15)

여기서,

Cv₀는 "설치된" 베이컨시의 농도, 즉, v/G₀값에 의해 결정된 베이컨시 농 도;

Cv_m는 용융점에서의 베이컨시 농도, 즉, 용융점의 베이컨시 용해도에 따른 베이컨시의 농도;

v 는 성장 속도;

v_c는 임계 성장 속도, 즉, v_c = Gξ_cr, ξ_{c r} = (v/G)_critical

2. 결정의 냉각 속도 - 이 계산에서, 냉각 속도는 보이드의 핵 형성 및 보이드의 성장 상황 동안 일정한 것으로 간주한다.

차트에서 이들 파라미터 공간들의 교차 부분은 의도하는 결과가 나올 수 있는 조건의 지도(map)를 나타낸다. 경우에 따라, "유용하고, 기능적으로 완전한"실리콘의 형성을 위한 결정 성장 파라미터들의 정확한 값은 변할 수 있지만, 현재까지의 실험적 증거는 그 근사값을 다음과 같이 제시한다:

1. N_V: 약 1×10⁸ _Cm ^-3 미만 (몇몇 실시예에서는, 약 5×10⁷ cm^-3, 1×10⁷cm^-3미만, 또는 심지어 5×10⁶ cm^-3미만이 바람직함)

2. R_V: 약 70nm 미만 (몇몇 실시예에서는, 약 60,50,40 미만, 또는 심지어 30nm 미만이 바람직함)

3. C_res: 약 3×10¹² cm^-3미만 (몇몇 실시예에서는, 2×10¹² cm^-3, 1×10¹² cm^-3, 5×10¹¹ cm^-3, 1×10¹¹ cm^-3, 5×10¹⁰ cm^-3미만, 또는 심지어 1×10¹⁰ cm^-3 미만이 바람직함)

이 값들을 예시적인 가이드로 이용하면, 주어진 결정 인상기 및 결정 인상 프로세스(본문에 더 자세히 설명된 바 대로)에 따라 이 값들을 만족시킬 수 있는 결정 성장 조건을 확인하기 위해 도 18의 표를 활용할 수 있다.

이들 값과 관련하여, 경우에 따라서는, 원하는 잔류 베이컨시 농도 및 보이드 크기를 얻기 위해서 보이드 밀도의 최소값이 필요할 수 있다는 점에 주의해야 한다. 바꾸어 말하면, 초기 베이컨시 농도 및 냉각 속도 등에 따라, 원하는 레벨 미만의 잔류 베이컨시 농도(보이드는 베이컨시가 확산되고 소비될 수 있는 싱크(sink)의 역할을 한다) 및 원하는 레벨 미만의 보이드 크기(보이드의 수가 너무 적고 베이컨시 수가 너무 많으면 보이드의 크기가 너무 커진다)를 얻기 위해 필요한 보이드 밀도의 최소값이 존재 할 수 있다. 이와 같은 경우, 보이드 밀도는 일반적으로 적어도 약 5×10⁶ cm^-3, 1×10⁷ cm^-3, 5×10⁷ cm^-3, 1×10⁸ cm^-3또는 그 이상이 된다.

"표준 모델 (Standard model)"

도 19에는, 표준 모델을 사용하고, (응고점으로부터 베이컨시가 경제적으로 현실적인 시간 주기 내에 더 이상 유동적이지 않은 온도까지) 냉각 속도가 일정하다는 가정을 바탕으로, 상기의 값들을 만족시키는 동작 윈도우가 예시적으로 나타나 있다. 사선으로 표시된 지역에 포함되어 있는 이들 값은 상대적으로 빠른 냉각 속도 및 큰 v/G₀ 값 상태에서 만족된다. 즉, 이들 값은 빠른 인상 속도 및 큰 축 방향 온도 구배를 형성하기 위하여 설계된 핫 존에서 얻을 수 있다. 이 때, 온도 구배가 적절히 조절될 경우, 이들 조건이 만족되는 데 필요한 인상 속도의 최고 치에는 사실상 어떤 제약도 존재하지 않게 됨을 주목해야 한다. 이로 인하여, "유용하고, 기능적으로 완전한" 실리콘은 주어진 결정 인상기의 최고 인상 속도에서 생산될 수 있으며, 따라서 현재까지 알려진 가장 경제적인 조건 아래 생산될 수 있는 것이다.

또한, 도 19의 복잡한 도표(diagram)에는 나타나 있지 않으나, "유용하고, 기능적으로 완전한" 실리콘의 성장시키는 데에 더 큰 정도의 자유도가 있다는 점에 주목할 필요가 있다. 구체적으로, 보이드의 핵 형성 온도 범위 및 보이드의 성장 온도 범위에 걸친 일정 냉각 속도의 조건이 없어지면, 사선으로 표시된 지역은 그 크기가 더욱 커질 수 있다. 예컨대, 차트의 x-축의 냉각 속도가 보이드의 핵 형성 온도 범위(예: 약 1080℃에서 약 1150℃ 정도)에 걸친 냉각 속도만을 의미하는 것으로 해석되고, 성장 상황(예: 약 950℃에서 약 1050℃ 정도)을 통과하는 냉각 속도를 이 값 이하로 설정하면, 이 지역의 하한 경계(예컨대, 상수 C_res)는 차트상에 서 수직으로 떨어지게 된다. 현재까지의 실험적 증거를 기반으로, 제2 상황(regime)의 냉각 속도 변화를 제1 상황의 냉각 속도 변화보다 약 10%만 적게 하여도, 다른 한계값 등에 큰 변화없이, 이 하한값은 사실상 완전히 제거될 수 있다고 추측된다. 특정 이론에 얽매이지 않고, 이에 대한 일반적인 판단은 잔류 베이컨시가 제1 상황의 냉각 속도에 따라 결정된 보이드 밀도에 의해 완전히 소비될 만한 충분한 여분의 시간이 주어진다는 것이다. v/G₀가 크다는 조건 아래, 잔류 베이컨시의 농도는 초기에 포함된 베이컨시 농도에 비하여 낮다. 따라서, 보이드의 크기는 크게 변하지 않는다.

"수정 모델 (Modified model)"

도 20에서는, 보이드/베이컨시 소비 현상에 대한 두 번째 모델이 고려된다. 구체적으로, 도 20은 첫 번째의 표준 모델에 작지만 중요한 변화를 준 수정 모델을 통해 얻은 결과를 보여준다. 여기서, "유용하고, 기능적으로 완전한 실리콘"은 오로지 두 단계의 냉각 속도 조건(표준 모델은 일정한 냉각 속도를 가정한다) 아래에서만 생산될 수 있다. 그 작동 환경은 강조되어 있다.

이 예에서, 수정 모델의 "유용하고, 기능적으로 완전한" 실리콘의 생산을 위한 동작 윈도우의 프로세스 공간(process space)은 일반적으로 너무 작고, 대부분의 경우, S₀ 값이 비현실적이다. 따라서, 이와 같은 모델을 통해 실리콘을 생산하기 위해서는, C_res 하한값을 제거하기 위하여 두 단계의 냉각이 필요하다.

v/G ₀ 의 제어와 냉각 속도

단결정 실리콘 잉곳의 일정 직경부의 상당부분 길이에 대해서 베이컨시가 지배적인 실리콘을 얻기 위하여 v/G₀를 제어하는 것에 관한 일반적인 세부사항들은, 당업자들에게 일반적으로 알려져 있으며, 예컨대, 국제특허출원 제PCT/US98/07304, 07305 및 07365호에 설명되어 있다. 그러나, 전형적으로, 본 발명에 따라, 적어도 잉곳의 일정 직경부의 일부분(예컨대, 잉곳의 중심축을 따라 측정했을 때, 10%, 20%, 40%, 60%, 80%, 90%, 95% 또는 그 이상)에 있어서, 베이컨시가 축대칭 영역(축대칭 영역은 대략 잉곳의 중심축으로부터 잉곳의 측면 또는 주변 에지 방향으로 측정하여, 잉곳의 반경 길이의 약 25%, 50%, 75%, 85%, 95% 또는 그 이상의 폭을 가짐)에서 지배적인 고유 점결함이 되도록, 성장속도 v 및 평균 축방향 온도 구배 G_o가 제어될 것이다. 그러나, 몇몇의 실시예에서는, 이 영역은 바람직하게 중심 축에서 잉곳의 측면까지 연장이 될 것이다; 즉, 영역의 폭은 바람직하게 잉곳의 일정 직경부의 폭과 실질적으로 동일할 것이다. 그러나 이 영역이 중심 축에서 측면까지 연장되지 않은 경우에는, 예컨대, PCT/US98/07365에서 설명된 것처럼, 실리콘 셀프-인터스티셜이 주된 고유 점 결함이며 응집된 고유 점 결함이 실질적으로 없는 또 하나의 축 대칭 영역에 의해 선택적으로 둘러싸일 수 있다.

이것과 관련하여 짚고 넘어갈 사항은, 열 처리 이전에, 본 발명에 따라 성장된 단결정 실리콘 잉곳에서 얻어진 단결정 실리콘 웨이퍼는 (웨이퍼의 표면 근처의 영역은 제외하고는) 상당히 균일한 산소 밀도, 보이드 밀도 및 베이컨시 밀도를 가질 것이라는 점이다. 다르게 말하면, 본 발명의 베이컨시가 지배적인 축대칭 영역은 웨이퍼의 전면에서 웨이퍼의 후면까지 연장될 것이며 (즉, 베이컨시가 지배적인 영역은 웨이퍼의 전체 두께에 대하여 약 90%, 92%, 94%, 96%, 98%, 심지어는 100%의 두께를 가질 것이다), 산소, 보이드 및 잔류 베이컨시 밀도는 이 영역 전체(즉, 대체로 상단에서 하단까지)에서 상당히 균일할 것이다.

본 발명의 프로세스가 결정 인상기에서 사용될 수 있는 최대의 가능한 성장속도를 가능하게 한다는 것을 고려할 때, v/G의 임계 값을 초과하는 값이라면 아무것이나 사용될 수 있다. 예컨대, 다시 도18-20을 참고하면, S_o가 일반적으로 v/G_o의 임계 값의 상향 편이를 나타낸다는 점을 주목해야 한다. 또한, 도 18-20은 냉각 속도에 관한 예시적인 데이터를 제공한다; 즉, 주어진 v/G (즉, S_o)에 대해서, 이 그래프들은 본 발명의 재료를 얻기 위해 필요한 대략의 냉각속도를 결정하는데 이용될 수 있다.

축방향 온도 구배인 G_o의 제어는 결정 인상기의 "핫 존"의 디자인 - 즉 히터, 절연체, 열 및 방사선 차폐재 등을 이루는 흑연(graphite)(혹은 다른 재료) - 을 통해 이루어질 수 있다. 디자인의 세부 사항이 결정 인상기의 제작법 및 모델에 따라 변경될 수 있지만, 일반적으로 G_o는 반사기, 방사선 차폐재, 퍼지 튜브, 광 파이프 및 히터 (측면 혹은 하부 히터)를 포함하는, 용융체/고체 경계에서의 열 전달을 제어하기 위한 당업계에 현재 알려진 수단을 이용하여 제어될 수 있다. 일반 적으로, 대부분의 경우 G_o의 반경상의 변화는 용융체/고체 경계 위로 하나의 결정 지름거리 이내에 상기 장치를 배치함으로써 최소화될 수 있다. 용융체와 결정에 대한 장치의 상대적인 위치를 조절함으로써 G_o는 더욱 제어될 수 있다. 이것은 핫 존에서의 장치의 위치를 조절함으로써, 혹은 핫 존에서의 용융체의 표면의 위치를 조절함으로써 이루어진다. 또한, 히터가 사용될 때, 히터에 제공되는 전력을 조절함으로써 G_o는 더욱 제어될 수 있다. 용융체의 부피가 소진되는 초크랄스키 배치 프로세스 동안에, 상기 방법 중 어떠한 것 혹은 모든 것이 사용될 수 있다.

본 발명에 따라, 냉각은 응집된 베이컨시 결함의 핵 형성(nucleation)이 일어나는 온도의 범위를 이용하여 제어된다는 점에 유의할 필요가 있다. 이것이 일단 이루어지면, 도18-20(및 그것과 관련된 논의)에서 지적한 바와 같이 냉각속도는 유지(즉, 일정하게 지속)될 수 있으며, 또는 증가될 수 있다.

일반적으로, 서로 대체하는 관계에 있는 적어도 두 개 이상의 접근방법을 이용하여, 단결정 실리콘은 응집된 베이컨시 결함의 핵 형성 온도, 그리고 선택적으로는 베이컨시가 더 이상 경제적으로 실제적인 시간의 기간 동안 더이상 유동적이지 않는 온도를 통과하여 냉각될 수 있다. 첫번째 접근 방법에서는, 잉곳의 테일(tail)이 완성될 때까지 잉곳 전체(혹은 적어도 본 발명의 향상된 게이트 산화물 완전도를 가지기를 원하는 잉곳의 부분)가 핵 형성 온도를 초과한 온도로 유지된다. 그 후 잉곳은 용융체에서 분리되고, 핫 존으로의 열 입력은 차단되며, 단결정 실리콘은 초크랄스키 반응기의 핫 존으로부터, 결정 수용 또는 다른 냉각 챔버처럼 결정 전체(또는 적어도 상기 지적한 부분)가 본 발명에 따라 냉각될 수 있는, 핫 존으로부터 분리된 챔버로 이동된다. 냉각 챔버는 단결정 실리콘 잉곳을 냉각매체에 직접 접촉하게 하지는 않으면서 원하는 속도로 냉각시키기에 충분한 속도로 냉각 챔버로부터 열을 제거하기 위해서, 예컨대 냉각수 같은 냉각 매체를 이용하도록 디자인된 열 교환 장치에 의해 재킷으로 둘러싸듯 둘러싸일 수 있다. 냉각 재킷을 사용하는 대신, 혹은 그에 추가로, 더욱 신속한 냉각을 위하여 헬륨처럼 미리 냉각된 기체를 이용하여 결정 수용 혹은 다른 냉각 챔버를 계속적으로 퍼지할 수 있다. 처리 용기로부터 열을 제거하는 방법은 당업계에 잘 알려져 있으며, 따라서 당업자는 과도한 실험 없이도 결정 수용 혹은 다른 냉각 챔버로부터 열을 제거하는 다양한 방법을 사용할 수 있을 것이다.

두 번째 접근 방법에서는, 결정 성장 과정에서 잉곳의 일부분, 바람직하게는 커다란 부분이 냉각된다. 이 방법에서, 결정 인상기의 핫 존은, (i) 성장중인 결정의 전체 반경에 걸쳐 원하는 v/G_o의 값(혹은 값의 범위)을 달성하고, (ii) 응고점과 응집된 고유 점 결함의 핵 형성 온도 사이의 중간 온도에서 베이컨시 고유 점 결함이 충분한 확산하며, (iii) 핵 형성 온도를 포함하는 온도 범위에 대해, 그리고, 선택적으로는 상업적으로 실제적인 시간의 기간 내에 베이컨시가 더이상 확산하지 않는 온도를 통과하는 동안, 적절한 축방향 온도 구배를 형성함으로써 성장된 결정에서의 응집된 베이컨시 결함의 핵 형성 온도를 통해 잉곳을 냉각하도록 고안되었다.

본 발명의 프로세스에 따라 준비된 잉곳(즉, 베이컨시가 지배적인 재료를 포함하는 잉곳)의 경우, 어떤 경우에는 산소 함유량이 낮은 재료(즉, 약 13 PPMA(parts per million atomic, ASTM 표준 F-121-83) 미만, 약 12 PPMA 미만, 약 11 PPMA 미만, 혹은 심지어는 약 10 PPMA 미만의 산소)이 바람직할 수 있다. 이것은 산소 함유량이 중간 내지 고수준인 웨이퍼(즉, 약 14 PPMA 내지 약 18 PPMA)에서는, 산소 유발 적층 결함(oxygen-induced stacking faults)의 형성과 강화된 산소 클러스터링(clustering)의 집단이 더욱 두드러질 수 있기 때문이다. 이것들 각각은 특정 집적 회로 구성 과정에서 문제를 일으키는 원천이 된다.

강화된 산소 클러스터링의 결과는 몇 가지의 방법을 따로 혹은 함께 사용함으로써 더욱 감소될 수 있다. 예컨대, 산소 침전 핵 형성 중심은 일반적으로 350℃ 내지 750℃의 범위 내의 온도에서 가열 냉각되는 실리콘에 형성된다. 따라서, 몇몇 응용예에서는 결정이 "짧은(short)" 결정, 즉 시드와 엔드(end)가 실리콘의 녹는점(약 1410℃)에서 약 750℃까지 냉각될 때까지 초크랄스키 과정에 의해 성장되고, 그 후에는 급속하게 냉각된 결정인 경우가 바람직할 수 있다. 이러한 방식으로, 핵중심 형성에 결정적인 온도 범위 내에서 보낸 시간은 최소 수준으로 유지되면서 산소 침전 핵 형성 중심이 결정 인상기에서 생성되기에는 시간이 부족하게 된다.

그러나 바람직하게는, 단결정이 성장하면서 생성된 산소 침전 핵 형성 중심은 단결정 실리콘을 어닐링함으로써 용해된다. 안정화 열처리를 거치지 않았다는 전제 하에, 실리콘을 적어도 약 875℃까지 급속하게 가열하고, 바람직하게는 계속 해서 온도를 적어도 약 1000℃ , 적어도 1100℃, 1200℃ 또는 그 이상으로 증가시킴으로써, 산소 침전 핵 형성 중심은 실리콘으로부터 어닐링되어서 방출될 수 있다. 실리콘이 1000℃에 다다르면, 실질적으로 모든 (예컨대, >99%) 결함들이 가열 냉각되어 제거된다. 웨이퍼가 이 온도까지 급속하게 가열되어야 한다는 것, 즉 온도 증가 속도가 적어도 분당 10℃ 이상이어야 하며 더 바람직하게는 분당 50℃ 이상이어야 하는 것은 매우 중요하다. 그렇지 않으면, 산소 침전 핵 형성 중심의 일부분 혹은 모두가 열처리에 의해 안정될 수 있다. 평형은 비교적 짧은 시간, 즉 약 60초 이하에 이루지는 것으로 보인다. 따라서, 단결정 실리콘의 산소 침전 핵 형성 중심은 약 875℃ 이상의 온도, 바람직하게는 약 950℃ 이상, 그리고 더 바람직하게는 약 1100℃ 이상에서, 약 5초 이상 그리고 바람직하게는 10분 이상 동안 어닐링됨으로써 분해될 수 있다.

분해는 종래의 로 내에서 또는 급속 열 어닐링(rapid thermal annealing; RTA) 시스템에서 실행될 수 있다. 실리콘의 급속 열 어닐링은, 웨이퍼가 고출력 램프(lamp)에 의해 각각 가열되는 상업적으로 입수가능한 급속 열 어닐링("RTA") 로 중 어느 것에서나 이루어질 수 있다. RTA 로는 실리콘 웨이퍼를 급속히 가열할 수 있다. 예컨대, 몇 초만에 웨이퍼를 실온에서 1200℃까지 가열할 수 있다. 상업적으로 입수가능한 이같은 RTA 로에는, 에이지 어소시에이츠[AG Associates (Mountain View, CA)] 사의 모델 610 로(model 610 furnace)가 있다. 또한, 분해는 실리콘 잉곳 또는 실리콘 웨이퍼, 바람직하게는 웨이퍼에 대해 행해질 수 있다.

급속 열 어닐링 단계 및 냉각 단계의 분위기(atmosphere)는 일반적으로 비산 화성 분위기이다; 실리콘 표면의 산화는 급속 열 어닐링 단계에서 베이컨시 농도를 억제하는 것으로 밝혀졌다. 따라서 바람직하게는, 분위기에는 산소가 전혀 없거나 베이컨시 농도의 축적을 억제하는 실리콘 셀프-인터스티셜 원자의 충분한 양을 주입하기에는 부족한 정도의 부분압의 산소가 있어야 할 것이다. 베이컨시 농도가 허용할 수 없을 정도로 억제된, 산소 농도의 하한은 아직 정확하게 결정되지는 않았으나, 급속 열 어닐링 단계 중에 분위기가 2,000 ppm(0.002 atm.) 미만, 그리고 바람직하게는 약 1,000 ppm(0.001 atm.) 미만의 산소를 포함하고 있는 것이 일반적으로 바람직하다. 분위기는, 예컨대 질소나 암모니아와 같은 질화 분위기, 또는 헬륨, 네온, 이산화탄소, 아르곤 등과 같은 비질화 분위기이거나 이들의 혼합물일 수 있다. 바람직하게는, 아르곤이다.

단결정 실리콘에서 불순물로 존재할 때, 치환 탄소(substitutional carbon)는 산소 침전 핵 형성 중심의 형성에 촉매 작용을 하는 능력이 있다. 따라서, 이런 이유 등으로 인해 단결정 실리콘 잉곳이 낮은 탄소 농도를 갖는 것이 바람직하다. 즉, 단결정 실리콘에서의 탄소 농도는 바람직하게 5×10¹⁶ 원자/cm³미만, 더 바람직하게는 1×10¹⁶ 원자/cm³미만, 그리고 더욱 더 바람직하게는 5×10¹⁵ 원자/cm³ 미만이다.

또한, 적어도 몇몇의 실시예에서는 단결정 실리콘 웨이퍼가 질소 성분이 실질적으로 없는 것이 바람직하다; 즉, 몇몇의 실시예에서는 본 발명의 웨이퍼가 비- 질소 도핑된 것이 바람직하다. 여기에서 사용된 바와 같이, "비-질소 도핑된"과 " 질소성분이 실질적으로 없는"이란 용어들은 약 1×10¹³ 원자/cm³, 5×10¹² 원자/cm³, 1×10¹² 원자/cm³, 5×10¹¹원자/cm³, 혹은 그 이하의 값보다 작게 질소를 함유하는 것을 의미한다.

따라서, 본 발명의 "비-질소 도핑된" 웨이퍼들은 "질소 도핑된" 웨이퍼와는 구분될 수 있는데, 왜냐하면, 두 개 모두에 열처리(즉, 실질적으로 산소가 부재한 상태에서 1200℃까지 급속히 가열함)를 가한 후에 냉각되고 이어서 산소 침전 열처리(즉, 약 4시간동안 약 800℃까지 가열한 후 약 16시간동안 약 1000℃까지 가열함)를 가했을 때 본 발명의 "비-질소 도핑된" 웨이퍼의 산소 농도는 cm³당 10⁸미만(예컨대, 5×10⁷미만, 1×10⁷미만, 5×10⁶미만, 1×10⁶미만, 혹은 그 미만보다 더 작음)인 반면에 "질소 도핑된" 웨이퍼의 농도는 그렇지 않기 때문이다.

이하에서 더 설명하는 바와 같이, 본 발명에 따라 성장된 잉곳에서 잘라낸 웨이퍼는 에피택셜 층을 그 위에 증착할 수 있는 기판으로 사용하기에 적합하다. 에피택셜 증착은 당업계에 일반적인 임의의 방법으로 행해질 수 있다. 본 발명에 따라 성장된 잉곳에서 잘라낸 웨이퍼는 또한 절연체 위의 반도체 구조에서 기판으로 사용하기에 적합하다 (즉, SIMOX 내지는 결합된 응용예들(bonded applications)). 절연체 화합물 위의 반도체는 예컨대, 라이어(lyer) 등의 미국 특허 제5,494,849호에 설명되어 있는 바와 같이 형성될 수 있다. 본 웨이퍼는 기판 웨이퍼 내지는 장치 레이어 등의 응용에 사용될 수 있다.

또한, 본 발명에 따라 준비된 웨이퍼는, 유럽 특허 출원 제503,816 A1호에서 설명된 바와 같이 수소 또는 아르곤 가열냉각 처리와 함께 사용하기에 적합하다는 점은 주목할 필요가 있다.

에피택셜 웨이퍼들

일반적으로, 본 발명에 따라 준비된 실리콘 웨이퍼는 에피택셜 층이 증착될 기판으로 사용되기에 적합하다. 호모에피택셜 증착(homoepitaxial deposition)은 당업계에 일반적인 방법 중 아무 방법으로나 행해질 수 있다. 그러나, 어떤 실시예들에서는, 보이드 크기 및 밀도의 제어는 지나치게 문제가 되지는 않는데, 왜냐하면, 에피택셜의 증착으로 인해 게이트 산화물 완전도 달성을 방해하는 웨이퍼 표면에 존재하는 보이드가 "매립(fill-in)되기 때문이다; (위에서 "유용하고, 기능적으로 완벽한" 실리콘 실리콘과 관련하여 구체적으로 설명한 바와 같이) 이 실시예들에서는, 과도한 산소 침전을 피하기 위해서 잔류 베이컨시 밀도는 여전히 제어될 것이다.

응집된 결함의 검출

응집된 결함은 다양한 기술을 이용하여 검출될 수 있다. 예컨대, 흐름 패턴 결함(FPD), 혹은 D-결함은, 전형적으로 단결정 실리콘 샘플을 세코(Secco) 에칭 용액에 30분 가량 에칭시킨 후 샘플을 극히 현미경으로 검사함으로써 검출된다. [예컨대, 에이치. 야마기시 등, 반도체 과학 기술, 7, A135 (1992) (H. Yamagishi et al., Semicond. Sci. Technol. 7, A135(1992)) 참조]. 응집된 베이컨시 결함을 검출하는데 있어서 표준이기는 하지만, 이 프로세스는 또한 응집된 인터스티셜 결함을 검출하는데 사용될 수도 있다. 이 기술이 이용되었을 때, 상기 결함들이 존재할 시에 샘플의 표면에 커다란 피트(pit)로 나타난다.

또한, 응집된 결함은 전형적으로 다른 에칭 기술보다 낮은 결함 밀도 검출 한계를 지닌 레이저 분산 단층 촬영(laser scattering tomography)과 같은 레이저 분산 기술(laser scattering technique)을 이용하여 검출될 수 있다.

또한, 응집된 고유 점 결함은, 열을 가할 시에 단독의 결정 실리콘 웨이퍼의 매트릭스 내로 확산될 수 있는 금속으로 그 결함들을 데코레이션(decoration)함으로써 시각적으로 검출될 수 있다. 구체적으로, 웨이퍼, 슬러그(slug), 슬랩(slab)과 같은 단결정 실리콘 샘플들은 우선 질산 구리의 농축액처럼 결함들을 데코레이션할 수 있는 금속이 포함된 화합물로 샘플을 코팅해서 결함 존재 여부를 시각적으로 확인할 수 있게 된다. 코팅된 샘플은 이어서, 금속을 샘플 내로 확산시키기 위해, 약 900℃와 1000℃ 사이의 온도로 약 5분에서 15분 가량 가열된다. 열 처리된 샘플은 이어서 실온으로 냉각되며, 이로서 금속은 임계 과포화되어 결함이 존재하는 샘플 매트릭스의 부분들에서 침전이 일어난다.

냉각 후에, 샘플은 우선 표면의 잔류물 및 침전물을 제거하기 위해서, 샘플을 브라이트(bright) 에칭 용액으로 약 8에서 약 12분간 처리하는 비-결함 윤곽 장식 에칭(non-defect delineating etching)을 거친다. 일반적인 브라이트 에칭 용액은 약 55 퍼센트 질산 (무게로는 70% 용액), 약 20 퍼센트 플루오르화 수소산 (무게로는 49% 용액) 그리고 25 퍼센트 염산(농축된 용액)을 포함한다.

샘플은 이어서 이온화되지 않은 물(deionized water)로 헹구어진 후 샘플을 세코 혹은 라이트(Wright) 에칭 용액에 약 35분에서 55분 동안 담그거나 이를 이용하여 처리함으로써 제 2의 에칭 단계를 거치게 된다. 일반적으로, 샘플은 0.15M 칼륨 중크롬산염과 플루오르화 수소산을 1:2의 비율로 포함하는 세코 에칭 용액(무게로는 49% 용액)을 이용하여 에칭된다. 이 에칭 단계는 존재할지도 모르는 응집된 결함을 드러내거나 그 윤곽을 데코레이션하는 역할을 한다.

상기 "결함 윤곽 장식" 과정의 다른 실시예에서는, 금속을 포함하는 화합물을 적용하기에 앞서 단결정 실리콘 샘플이 열 어닐링된다. 일반적으로, 샘플은 약 850℃ 내지 약 950℃의 범위 사이의 온도까지 약 3시간에서 약 5시간 동안 가열된다. 이 실시예는 특히 B-타입의 응집된 실리콘 셀프-인터스티셜 결함을 검출해내는 데 있어서 바람직하다. 특정한 학설에 얽매이지 않더라도, 열 처리가 B-결함이 더욱 쉽게 데코레이션되고 검출될 수 있도록 그들을 안정화시키고 성장시키는 역할을 한다고 일반적으로 믿어진다.

결정 격자 베이컨시의 측정

단결정 실리콘의 결정 격자 베이컨시의 측정은 백금 확산 분석에 의해 이루어진다. 일반적으로, 백금이 샘플에 증착되고, 프랭크-턴불 메카니즘(Frank-Turnball mechanism)이 백금 확산을 지배하면서 동시에 백금 원자에 의한 베이컨시 윤곽 데코레이션의 정상 상태(steady-state)에 이르기에 충분하도록 선택된 확산 시간과 온도로 수평 표면을 따라 확산된다. 본 발명에서 전형적인 베이컨시 농도를 가지고 있는 웨이퍼의 경우, 예컨대 약 680℃와 같이 낮은 온도에서 더 정확한 추적이 가능한 것처럼 보이기는 하지만, 20분, 730℃라는 확산 시간 및 온도가 이용될 수 있다. 또한, 실리사이드화 프로세스(Silicidation process)에 의한 영향을 최소화하기 위해 백금 증착 방법은 바람직하게 하나의 단층보다 적은 표면 밀도가 되게 한다.

백금 확산 기술은 예컨대, Jacob 등, J. Appl. Phys., vol. 82, p.182 (1997); 지머먼(Zimmermann)과 라이셀(Ryssel),"비-평형 조건들 하에서 실리콘에서의 백금 확산의 모델링(The Modeling of Platinum Diffusion in Silicon Under Non-Equilibrium Conditions)", J. Electrochemical Society, vol. 139, p. 256 (1992)]; 지머먼(Zimmermann), 괴셀레(Goesele), 세일렌탈(Seilenthal) 및 아이흐너(Eichner),"실리콘에서의 베이컨시 농도 웨이퍼 맵핑(Vacancy Concentration Wafer Mapping in Silicon)", Journal of Crystal Growth, vol. 129, p. 582 (1993); 지머먼(Zimmermann)과 폴스터(Falster), "초기 단계에서의 초크랄스키 침전물의 핵 형성의 연구(Investigation Of The Nucleation of Oxygen Precipitates in Czochralski Silicon At An Early Stage)", Appl. Phys. Lett., vol. 60, p. 3250 (1992); 그리고, 지머먼(Zimmermann)과 라이셀(Ryssel), Appl. Phys. A, vol. 55, p.121 (1992);에 설명되어 있으며 모두 참고로 여기에 포함된다.

정의

여기서 사용된 바와 같이, 다음의 표현 혹은 단어는 주어진 의미를 가진다. "응집된 고유 점결함"은 (i) 베이컨시가 응집되어 D-결함, FPD, GOI 결함, 결정 기원 라이트 점결함(Crystal Originated Light Point Defect) 등의 베이컨시 관련 결함, 또는 (ii) 셀프-인터스티셜이 응집되어 전위 루프와 네트워크, 그리고 다른 유사한 셀프-인터스티셜 관련 결함을 일으키는 반응에 의해 생기는 결함을 의미한다; "응집된 인터스티셜 결함"은 실리콘 셀프-인터스티셜 원자가 응집되는 반응으로 인해 생기는 고유 점 결함을 의미한다; "응집된 베이컨시 결함"은 결정 격자 베이컨시가 응집되는 반응에 의해 생기는 응집된 베이컨시 점 결함을 의미한다; 실리콘 웨이퍼 또는 잉곳에 있어서의 "반경"은 중심축에서 웨이퍼 혹은 잉곳의 측면까지의 거리를 측정한 것을 말한다; "응집된 고유 점 결함이 실질적으로 없다"는 것은 이러한 결함의 검출 한도인 10³ 결함/cm³ 보다 적은 밀도의 응집된 결함을 의미한다; 그리고 "베이컨시 지배적인" 또는 "셀프-인터스티셜 지배적인"이란 용어는 지배적인 고유 점 결함이 대부분 베이컨시이거나 셀프-인터스티셜인 재료를 각각 의미한다.

또한, 여기에서 사용된 바와 같이, 다음의 표현 혹은 단어는 주어진 의미를 가진다: "잔류 베이컨시 농도"는, 본 발명에 따라 성장된 후 베이컨시가 상업적으로 실제적인 시간의 기간 동안 (즉, 베이컨시가 소모되거나 소멸될 수 있는 사이트로의 베이컨시 확산 및/또는 보이드 성장이 멈춰진 후) 더 이상 유동적이지 않은 온도 미만으로 냉각된 단결정 실리콘 잉곳으로부터 얻은 실리콘 재료의 베이컨시 농도(본 명세서에 기술된 수단으로 측정됨)를 가리킨다. ; 그리고, "제어불가능한 산소 침전" 및 그 변동은, 여기서 설명하거나 참고로 인용된 방법 등에 의해, 이미 존재하는 산소 클러스터 내지는 핵을 분해시키기 위해 전형적으로 사용되는 열 처리에 의해 방지되거나 "없앨" 수 없는 산소 침전을 가리킨다; 더 구체적으로는, 이것은 예컨대 미국 특허 제5,994,761호에서 설명된 바와 같이 실리콘을 1300℃을 초과하지 않는 온도(예컨대, 1250℃, 1225℃, 또는 심지어 1200℃)까지 급속히(예컨대, 초당 1℃ 이상의 속도로) 가열하는 열 처리에 의해 분해될 수 없는 산소침전을 가리킨다.

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위에서 살펴본 바와 같이, 본 발명의 여러 목적이 달성되었음을 알 수 있다.

발명의 범주에서 벗어나지 않으면서 위 내용에 다양한 변형이 가능하므로, 위 설명에 포함되어 있는 내용은 예시적인 것으로 해석되어야만 하고 한정적인 의미로 받아들여져서는 안 된다.

본 발명은, 이상의 구성에 따른 실시예를 통해 단결정 실리콘 웨이퍼 모집단(population)의 게이트 산화물 완전도를 평가할 수 있는 효과를 제공한다.

Claims

단결정 실리콘 웨이퍼들의 모집단의 게이트 산화물 완전도를 평가하는 방법에 있어서, 상기 방법은

(i) 상기 모집단의 제1 하위 세트의 절연 파괴 특성을 상기 제1 하위 세트에 가해진 스트레스의 양의 함수로서 결정하는 단계 - 상기 스트레스의 양은 초기치로부터 최종치까지 제1 속도로 증가함 - ,

(ii) 상기 모집단의 제2 하위 세트의 절연 파괴 특성을 상기 제2 하위 세트에 가해진 스트레스의 양의 함수로서 결정하는 단계 - 상기 스트레스의 양은 초기치로부터 최종치까지 제2 속도로 증가하며, 제2 속도는 상기 제1속도와는 상이함 -, 및

(iii) 상기 모집단의 조건의 정의된 세트 하에서 게이트 산화물 실패율(gate oxide failure rate)을 예측하기 위하여, 단계 (i) 및 (ii)에서 결정된 상기 절연 파괴 특성들을 사용하는 단계를 포함하는 방법.
제1항에 있어서, 상기 하위 세트들 각각은 상기 모집단의 하나 이상의 웨이퍼의 전체 또는 일부를 포함하는 방법.
제1항에 있어서, 상기 하위 세트들 각각은 동일한 웨이퍼들의 일부를 포함하는 방법.
제1항에 있어서, 상기 하위 세트들 각각은 서로 다른 웨이퍼들의 일부를 포함하는 방법.
제1항에 있어서, 상기 하위 세트들 각각의 일부는 동일한 웨이퍼들의 일부를 포함하는 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 절연 파괴 특성들은 웨이퍼들의 상기 모집단의 4개의 하위 세트들에 대해 결정되는 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 하위세트들의 각각의 증가 속도는 다른 하위세트들의 증가 속도와 적어도 10배 이상 차이가 나는 방법.
제6항에 있어서, 상기 하위세트들의 각각의 증가 속도는 다른 하위세트들의 증가 속도와 적어도 10배 이상 차이가 나는 방법.