KR20060133324A - 액정표시장치와 그 구동방법 - Google Patents

Abstract

본 발명은 게이트펄스의 지연을 줄이고 표시품질을 향상시키도록 한 액정표시장치와 그 구동방법에 관한 것이다.

이 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 어레이영역을 가지며 상기 게이트라인들이 상기 어레이영역 내에서 분리되는 액정표시패널과; 상기 액정표시패널의 일측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제1 게이트라인군에 순차적으로 게이트펄스를 공급하는 제1 게이트 구동회로와; 상기 액정표시패널의 타측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제2 게이트라인군에 순차적으로 게이트펄스를 공급하는 제2 게이트 구동회로와; 상기 데이터라인들에 비디오 데이터를 공급하기 위한 데이터 구동회로를 구비한다.

Description

액정표시장치와 그 구동방법{Liquid Crystal Display and Driving method thereof}

도 1은 종래의 액정표시장치를 나타내는 도면.

도 2는 도 1에 도시된 게이트 구동회로의 구성을 나타내는 도면.

도 3은 도 2에 도시된 제1 스테이지의 상세 회로도.

도 4는 도 3에 도시된 제1 스테이지의 구동 파형도.

도 5는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 평면도.

도 6은 도 5에 도시된 게이트 구동회로에 포함되는 스테이지를 나타내는 도면.

도 7은 도 6에 도시된 쉬프트 레지스터의 마지막 단 게이트 출력 및 클럭 신호 파형도.

도 8은 본 발명의 실시 예에 따른 액정표시장치를 개략적으로 나타내는 도면.

도 9는 본 발명의 실시 예에 따른 액정표시장치의 일례를 나타내는 도면.

도 10은 도 8에 도시된 제1 및 제2 게이트 구동회로의 구성을 간략하게 나타내는 도면.

도 11은 종래의 액정표시장치에서 추출한 임의의 i번째 게이트 라인의 출력 신호와 본 발명에 따른 액정표시장치의 i번째 게이트 라인의 출력 신호를 나타내는 도면.

도 12는 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제1 실시 예를 나타내는 도면.

도 13에 도 12에 도시된 제1 스테이지의 구동 파형도.

도 14는 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제2 실시 예를 나타내는 도면.

도 15a는 도 14, 도 16 및 도 17의 오드(Odd) 프레임 기간을 나타내는 구동 파형도.

도 15b는 도 14, 도 16 및 도 17의 이븐(Even) 프레임 기간을 나타내는 구동 파형도.

도 16은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제3 실시 예를 나타내는 도면.

도 17은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제4 실시 예를 나타내는 도면.

도 18은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제5 실시 예를 나타내는 도면.

도 19는 도 18에 도시된 제1 스테이지의 구동 파형도.

<도면의 주요 부분에 대한 설명>

10, 13 : 액정표시패널 11, 86 : 데이터 구동회로

12, 30, 40, 81l, 81r : 게이트 구동회로

20, 83l, 83r : 표시 영역 50 : 라인 온 글래스(LOG) 영역

32i, 32i+1, 42i, 42i+1 : 스테이지 52 : 제어부

54 : 출력 버퍼 71 : 클럭 신호

72, 111, 112 : 게이트 출력 신호 88 : 타이밍 콘트롤러

본 발명은 액정표시장치에 관한 것으로, 특히 게이트펄스의 지연을 줄이고 표시품질을 향상시키도록 한 액정표시장치와 그 구동방법에 관한 것이다.

액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.

도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc) 이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.

액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀 (Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.

데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.

게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.

구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지를 구비하는 쉬프트 레지스터를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지에는 고전위 및 저전위 구동 전압(VDD, VSS)과 함께 클럭 신호(CLK)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(CLK)에 응답하여 첫 번째 게이트 라인(G1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전 단 스테이지의 출력 신호와 클럭 신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(G2 내지 Gn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지는 동일한 회로 구성을 가지며, 클럭 신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭 신호가 공급된다.

도 3은 도 2에 도시된 쉬프트 레지스터 중 제1 스테이지의 상세 회로 구성을 도시한 것이다.

도 3에 도시된 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(C1)를 출력 라인으로 출력하는 풀-업 NMOS 트랜지스터(NT6)와, QB 노드의 제어에 의해 저 전위 구동 전압(VSS)을 출력 라인으로 출력하는 풀-다운 NMOS 트랜지스터(NT7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5 NMOS 트랜지스터(NT1 내지 NT5)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 4와 같이 위상이 서로 다른 제1 내지 제4 클럭 신호(CLK1 내지 CLK4) 중 제2 클럭 신호(CLK2)를 제외한 나머지 3개의 클럭 신호(CLK1, CLK3, CLK4)가 공급된다. 이하, 스테이지의 동작 과정을 도 4에 도시된 구동 파형을 참조하여 설명하기로 한다.

A기간에서 스타트 펄스(Vst) 및 제4 클럭 신호(CLK4)의 하이 전압에 의해 제1 및 제2 NMOS 트랜지스터(NT1, NT2)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 NMOS 트랜지스터(NT6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 라인, 즉 첫 번째 게이트 라인(G1)으로 공급된다. 이때, 스타트 펄스(Vst)에 의해 턴-온된 제5 NMOS 트랜지스터(NT5)에 의해 QB 노드는 로우 전압 상태가 되어 제3B 및 풀-다운 NMOS 트랜지스터(NT3B, NT7)는 턴-오프되고, 로우 전압의 제3 클럭 신호(CLK3)에 의해 제3A 및 제4 NMOS 트랜지스터(NT3A, NT4)도 턴-오프된다.

B기간에서 스타트 펄스(Vst) 및 제4 클럭 신호(CLK4)의 로우 전압에 의해 제1 및 제2 NMOS 트랜지스터(NT1, NT2)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 NMOS 트랜지스터(NT6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 NMOS 트랜지스터(NT6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스(CGD)의 영향으로 부트스트 래핑(Bootstrapping)된다. 이에 따라, Q 노드 전압이 더욱 상승하여 풀-업 NMOS 트랜지스터(NT6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 첫 번째 게이트 라인(G1)으로 빠르게 공급된다.

C기간에서 스타트 펄스(Vst)와 제4 클럭 신호(CLK4)의 로우 전압에 의해 제1 및 제2 NMOS 트랜지스터(NT1, NT2)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 NMOS 트랜지스터(NT6)은 턴-온 상태를 유지한다. 이에 따라, 풀-업 NMOS 트랜지스터(NT6)가 턴-온 상태를 유지하여 제1 클럭 신호(CLK1)의 로우 전압이 첫 번째 게이트 라인(G1)으로 공급된다.

D기간에서 제3 클럭 신호(CLK3)의 하이 전압에 의해 제3A 및 제4 NMOS 트랜지스터(NT3A, NT4)가 턴-온되어 Q 노드는 로우 전압이 방전되고, QB 노드는 하이 전압이 충전된다. QB 노드의 하이 전압에 의해 제3B NMOS 트랜지스터(NT3B)가 턴-온되어 Q 노드는 보다 신속하게 방전되고, 풀-다운 NMOS 트랜지스터(NT7)가 턴-온되어 로우 전압이 첫 번째 게이트 라인(G1)으로 공급된다.

E기간에서 제3 클럭 신호(CLK3)의 로우 전압으로 제4 및 제5 NMOS 트랜지스터(NT4, NT5)가 턴-오프되어 QB 노드는 하이 전압 상태로 플로팅된다. 이에 따라 풀-다운 NMOS 트랜지스터(NT7)가 턴-온 상태를 유지하므로 로우 전압이 첫 번째 게이트 라인(G1)에 공급된다.

그리고, 스타트 펄스(Vst)의 하이 전압이 공급되기 이전까지 풀-다운 NMOS 트랜지스터(NT7)는 계속 턴-온 상태를 유지하여 첫 번째 게이트 라인(G1)으로 계속 로우 전압을 출력한다.

이러한 구성을 갖는 게이트 구동회로를 아모퍼스-실리콘 박막 트랜지스터를 이용하여 액정표시패널에 내장하고자 하는 경우, 낮은 이동도로 인하여 각 스테이지의 출력 버퍼, 즉 풀-업 및 풀-다운 NMOS 트랜지스터(NT6, NT7)의 크기가 매우 크게 형성되어야 한다. 설계치에 의하면 출력 버퍼는 수천 mm이상의 채널 폭을 가져야 하고, 10"이상 중대형 크기의 액정표시패널을 구동하기 위해서는 수만 ㎛이상의 채널 폭을 가져야 한다. 이로 인하여, 내장된 게이트 구동회로(30)가 차지하는 면적이 커져야 하지만 제품 규격상 비표시 영역 내에서 회로 면적을 크게 하는데는 한계가 있다. 따라서, 내장 게이트 구동회로의 회로 면적을 줄임과 아울러 게이트 출력 파형에 발생할 수 있는 지연 현상을 완화시킬 수 있는 방안이 필요하다.

따라서, 본 발명의 목적은 게이트펄스의 지연을 줄이고 표시품질을 향상시키도록 한 액정표시장치와 그 구동방법을 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 어레이영역을 가지며 상기 게이트라인들이 상기 어레이영역 내에서 분리되는 액정표시패널과; 상기 액정표시패널의 일측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제1 게이트라인군에 순차적으로 게이트펄스를 공급하는 제1 게이트 구동회로와; 상 기 액정표시패널의 타측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제2 게이트라인군에 순차적으로 게이트펄스를 공급하는 제2 게이트 구동회로와; 상기 데이터라인들에 비디오 데이터를 공급하기 위한 데이터 구동회로를 구비한다.

상기 게이트라인들은 상기 어레이영역 내에서 가장의 일직선을 따라 분리된다.

상기 게이트라인들은 상기 어레이영역 내에서 가장의 지그재그선을 따라 분리된다.

상기 제1 및 제2 게이트 구동회로는 상기 액정표시패널에 내장된다.

상기 제1 및 제2 게이트 구동회로는 비정질 실리콘 트랜지스터를 이용한다.

상기 제1 및 제2 게이트 구동회로는 동일한 구동신호에 의해 구동된다.

본 발명에 따른 액정표시장치의 구동방법은 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 어레이영역을 가지는 액정표시패널에 있어서, 상기 게이트라인들을 상기 어레이영역 내에서 분리하는 단계와; 상기 액정표시패널의 일측 가장자리에 형성된 게이트 구동회로를 이용하여 상기 게이트라인들 중 분리된 제1 게이트라인군에 순차적으로 게이트펄스를 공급하는 단계와; 상기 액정표시패널의 타측 가장자리에 형성된 제2 게이트 구동회로를 이용하여 상기 게이트라인들 중 분리된 제2 게이트라인군에 순차적으로 게이트펄스를 공급하는 단계와; 데이터 구동회로를 이용하여 상기 데이터라인들에 비디오 데이터를 공급하는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 5 내지 도 19를 참조하여 설명하기로 한다.

도 5는 본 발명에 따른 액정표시장치를 개략적으로 나타내는 도면이다.

도 5를 참조하면, 이 액정표시장치는 액정표시패널(10) 내에 제1 및 제2 게이트 구동회로(30, 40)를 구비한다. 제1 및 제2 게이트 구동회로(30, 40)는 표시 영역(20) 양측 외곽부에 각각 형성되어 표시 영역(20)의 게이트 라인을 양측에서 동시에 구동한다.

구체적으로, 도 6과 같이 i 번째 게이트 라인(Gi)은 제1 게이트 구동회로(30)의 제i 스테이지(32i)와, 제2 게이트 구동회로(40)의 제i 스테이지(42i)로부터 동시에 스캔 펄스를 공급받음으로써 그 게이트 라인(Gi)과 접속된 박막 트랜지스터(TFT)를 통해 데이터 라인(DL)의 데이터 신호가 화소 전극(44)에 공급되게 한다. 그 다음, i+1 번째 게이트 라인(Gi+1)은 제1 게이트 구동회로(30)의 제i+1 스테이지(32i+1)와, 제2 게이트 구동회로(40)의 제i+1 스테이지(42i+1)로부터 다음 스캔 펄스를 공급받아 구동된다.

이러한 제1 게이트 구동회로(30)의 스테이지(32i, 32i+1) 각각과, 제2 게이트 구동회로(40)의 스테이지(42i, 42i+1) 각각은 도 3에 도시된 바와 같이 풀-업 및 풀-다운 트랜지스터(NT6, NT7)를 포함하는 출력 버퍼(54)와, 출력 버퍼(54)를 제어하기 위한 제1 내지 제5 트랜지스터(NT1 내지 NT5)를 포함하는 제어부(52)를 구비한다. 그리고, 제1 게이트 구동회로(30)의 스테이지(32i, 32i+1)와, 제2 게이 트 구동회로(40)의 스테이지(42i, 42i+1) 각각의 외곽부에는 다수의 클럭 신호 및 전원 신호를 공급하기 위한 다수의 라인 온 글래스(Line On Glass;이하, LOG)형 신호 라인들이 형성된 LOG 영역(50)이 위치하게 된다. 또한, LOG 영역(50)의 외곽에는 박막 트랜지스터 기판 및 컬러 필터 기판의 합착을 위한 실링재(미도시)가 도포된다. 이러한 실링재에는 금속과 접촉하는 경우 부식시키는 글래스 파이버가 포함되므로 제1 및 제2 게이트 구동회로(30, 40) 및 LOG 영역(50)은 그 실링재와 중첩되지 않도록 안쪽에 위치하게 된다.

이와 같은 양방향 게이트 구동회로에서도 풀-업 및 풀-다운 트랜지스터의 크기로 인하여, 풀-업 및 풀-다운 트랜지스터의 기생 캐패시턴스가 커짐으로써 클럭 라인 및 게이트 출력 파형에 큰 영향을 준다.

도 7은 도 6과 같은 게이트 구동회로를 적용했을 때 쉬프트 레지스터의 마지막 단 게이트 출력(72)과 클럭 신호 파형(71)을 보여주는 도면이다. 도 7을 참조하면, 클럭 신호 파형(71) 자체도 정상적인 클럭 파형을 보여주지 못하고 있을 뿐만 아니라 게이트 출력 파형(72)에도 충전 불량이 발생함을 알 수 있다.

도 8은 도 6과 같은 게이트 구동회로의 충전 불량 문제를 해결하기 위한 본 발명의 다른 예에 따른 액정표시장치를 개략적으로 나타내는 도면이다.

도 8을 참조하면, 이 액정표시장치는 액정표시패널(80) 내에 액정셀이 매트릭스 형태로 각각 배열된 제1 및 제2 표시 영역(81l, 83r)과, 액정표시패널(80)의 비표시 영역에 내장된 데이터 구동회로(86)와, 표시 영역 양측의 비표시 영역에 각각 내장된 제1 및 제2 게이트 구동회로(81l 및 81r)와, 데이터 구동회로(86)와 게 이트 구동회로(81l, 81r)를 제어하기 위한 타이밍 콘트롤러(88)를 구비한다.

액정표시패널(80)의 제1 및 제2 표시 영역(83l, 83r)에는 상호 교차하는 게이트 라인(GL) 및 데이터 라인(DL), 그 교차부에 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 접속된 액정셀의 화소 전극(87)이 형성된다.

제1 및 제2 표시 영역(83l, 83r)은 액정표시패널(80)의 중앙에서 가장의 일직선(85)을 따라 분할되는 각 게이트 라인들에 의해 분리된다. 제1 표시 영역(83l)의 게이트 라인(GLl)은 제1 게이트 구동회로(81l)로부터 스캔 펄스를 공급받고 제2 표시 영역(83r)의 게이트 라인(GLr)은 제2 게이트 구동회로(81r)로부터 스캔 펄스를 공급받는다. 즉 제1 표시 영역(83l)과, 제2 표시 영역(83r)은 각각의 게이트 구동회로에 의해 독립 구동을 하게된다.

타이밍 콘트롤러(88)는 시스템(미도시)으로부터 입력되는 수직/수평 동기 신호(Vsync, Hsync) 및 클럭 신호(CLK)를 이용하여 제1 및 제2 게이트 구동회로(81l, 81r)와 데이터 구동회로(86)를 제어하기 위한 제어신호(GDC, DDC)를 생성하고, 시스템(미도시)으로부터 공급되는 데이터(R, G, B)를 재정렬하여 데이터 드라이버(86)로 공급한다.

데이터 구동회로(86)는 타이밍 콘트롤러(88)로부터의 제어신호(DDC)에 응답하여 디지털 비디오 데이터(R, G, B)를 계조값에 대응하는 아날로그 감마전압(데이터신호)로 변환하고, 이 아날로그 감마전압을 데이터라인들(DL)에 공급한다.

제1 및 제2 게이트 구동회로(81l, 81r)는 타이밍 콘트롤러(88)로부터의 제어신호(GDC)에 응답하여 스캔 펄스를 게이트라인들(GL)에 순차적으로 공급하여 데이 터신호가 공급되는 액정표시패널(80)의 수평라인을 선택한다.

도 9는 도 8과는 달리 각 게이트 라인들을 액정표시패널 중간의 좌우에서 번갈아가며 지그재그로 분할하는 방법의 일례를 나타내는 도면이다.

도 8과 같은 방법에서는 각 게이트 라인들을 일직선으로 분할함으로써 좌우에 위치한 제1 표시 영역(83l)과 제2 표시 영역(83r)의 계조에 차이가 생겨 표시 영상에 약간의 휘도 편차가 발생할 수 있으나 도 9와 같은 방법으로 게이트 라인을 절단할 경우에는 표시 영상에서 나타나는 그 휘도 편차를 완화시킬 수 있다.

도 9와 같은 방법에서, 분할부(95)의 위치는 액정표시패널의 특성에 따라 각각 다르다.

도 10은 제1 및 제2 게이트 구동회로(81l 및 81r)의 구성을 간략하게 나타내는 도면이다.

도 10을 참조하면, 게이트 구동회로는 각 게이트 라인에 연결되는 스테이지와 스테이지에 공급되는 고전위 구동 전압(VDD), 저전위 구동 전압(VSS), 스타트 펄스 (Vst) 및 클럭 신호(CLK)로 형성된다. 스테이지는 고전위 구동 전압(VDD), 저전위 구동 전압(VSS) 및 스타트 펄스(Vst)를 공급받아 클럭 신호(CLK)를 이용하여 구동된다. 각각의 스테이지는 한 프레임 주기 동안 한번의 출력 전압(Vg_out)을 스캔 펄스로 각 게이트 라인에 공급한다. 이러한 출력은 순차적으로 발생하여 각 출력은 다음 스테이지 구동을 위한 스타트 펄스와 이전 단 스테이지를 리셋시키기 위한 리셋 신호로 작용한다. 더미 스테이지는 마지막 단 스테이지를 리셋시키기 위해서 추가로 구비된다.

도 11은 종래의 액정표시장치에서 추출한 임의의 i번째 게이트 라인의 출력 신호와 본 발명에 따른 액정표시장치의 i번째 게이트 라인의 출력 신호를 나타내는 도면이다.

도 11을 참조하면, 본 발명에 따른 게이트 라인의 출력 신호(112)가 종래의 출력 신호(111)에 비해 지연 현상이 줄어든 것을 알 수 있다.

도 12는 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제1 실시 예를 나타내는 도면이다.

도 12를 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 첫 번째 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 13에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭 신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 13에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.

도 13을 참조하면, A 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이 때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.

B 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.

C 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(VDD)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.

D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태 를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 출력 신호(Vg_out1)는 D 기간의 로우 전압 상태를 유지한다.

도 14는 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제2 실시 예를 나타내는 도면이다.

도 14를 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동 전압(VSS)을 프레임마다 첫 번째 게이트 라인(GL1)으로 교번 출력하는 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5b_O 트랜지스터(T1 내지 T5b_O)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 15a 및 도 15b에 도시된 바와 같은 위상의 제1 클럭 신호(CLK1)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 15a 및 도 15b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.

도 15a는 도 14의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.

도 15a를 참조하면, A_O 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5_O 및 제5_E 트랜지스터(T5_O, T5_E)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온된 제5b_E 트랜지스터(T5b_E)와 하이 전압이 프리-차지된 Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)와 함께 QB_O 및 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 제7_O 및 제7_E 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다.

한편, 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온되어 QB_O 노드에 하이 전압을 공급하지만, 상술한 바와 같이 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)에 의해 QB_O 노드의 방전 경로가 확보됨으로써, QB_O 노드는 로우 전압 상태를 유지한다. 제4_O 및 제5b_E 트랜지스터(T4_O, T5b_E)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 오드 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_E 트랜지스터(T5b_E)는 오드 프레임의 A_O 기간 이후에 다른 방전 경로가 턴-오프되더라도 QB_E 노드의 로우 전압 상태를 유지시킨다.

B_O 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5b_E 트랜지스터(T5b_E)는 턴-온 상태를 유지하여 QB_E 노드를 방전시킴으로써 제5a_E 트랜지스터(T5a_E)와 함께 QB_E 노드의 로우 전압 상태를 유지시킨다.

C_O 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로가 차단된다. 한편, 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온된 제4_O 트랜지스터(T4_O)를 통해 QB_O 노드에는 하이 전압이 공급되고 상술한 바와 같이 턴-온 상태인 제5b_E 트랜지스터(T5b_E)에 의해 QB_E 노드는 로우 전압을 공급받아 로우 전압 상태를 유지한다. 이에 따라, 하이 전압 상태인 QB_O 노드에 의해 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)가 턴-온되어 제3_O 트랜지스터(T3_O)를 통해 Q 노드가 더욱 빠르게 방전되고, 오드 프레임 풀-다운 트랜지스터(T7_O)를 통해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1) 에 공급된다.

D_O 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 상술한 바와 같이 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압을 통해 제4_O 및 제5b_E 트랜지스터는 턴-온 상태를 유지한다. 제4_O 트랜지스터(T4_O)에 의해 QB_O 노드는 계속 하이 전압 상태를 유지하여 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)를 턴-온시키고, 제5b_E 트랜지스터(T5b_E)에 의해 QB_E 노드는 방전되어 로우 전압 상태를 유지한다. 이때, 제3_O 트랜지스터(T3_O)를 통해 Q 노드는 로우 전압 상태를 유지하고, 오드 프레임 풀-다운 트랜지스터(T7_O)를 통해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급되어 게이트 출력 신호(Vg_out1)는 남은 오드 프레임 기간 동안 로우 전압 상태를 유지한다.

도 15b는 도 14의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.

도 15b를 참조하면, A_E 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5_O 및 제5_E 트랜지스터(T5_O, T5_E)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온된 제5b_O 트랜지스터(T5b_O)와 하이 전압이 프리-차지된 Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)와 함께 QB_O 및 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 빠르게 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 제7_O 및 제7_E 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다.

한편, 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온되어 QB_E 노드에 하이 전압을 공급하지만, 상술한 바와 같이 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)에 의해 QB_E 노드의 방전 경로가 확보됨으로써, QB_E 노드는 로우 전압 상태를 유지한다. 제4_E 및 제5b_O 트랜지스터(T4_E, T5b_O)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 이븐 프레임 기간 동안 계속 턴-온 상태를 유지한다. 이로 인해, 제5b_O 트랜지스터(T5b_O)는 이븐 프레임의 A_E 기간 이후에 다른 방전 경로가 턴-오프되더라도 QB_O 노드의 로우 전압 상태를 유지시킨다.

B_E 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터 (T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 상술한 바와 같이 제5b_O 트랜지스터(T5b_O)는 턴-온 상태를 유지하여 QB_O 노드를 방전시킴으로써 제5a_O 트랜지스터(T5a_O)와 함께 QB_O 노드의 로우 전압 상태를 유지시킨다.

C_E 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로가 차단된다. 한편, 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온된 제4_E 트랜지스터(T4_E)를 통해 QB_E 노드에는 하이 전압이 공급되고 상술한 바와 같이 턴-온 상태인 제5b_O 트랜지스터(T5b_O)에 의해 QB_O 노드는 로우 전압을 공급받아 로우 전압 상태를 유지한다. 이에 따라, 하이 전압 상태인 QB_E 노드에 의해 제3_E 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T7_E)가 턴-온되어 제3_E 트랜지스터(T3_E)를 통해 Q 노드가 더욱 빠르게 방전되고, 이븐 프레임 풀-다운 트랜지스터(T7_E)를 통해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.

D_E 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 상술한 바와 같이 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압을 통해 제4_E 및 제5b_O 트랜지스터는 턴-온 상태를 유지한다. 제4_E 트랜지스터(T4_E)에 의해 QB_E 노드는 계속 하이 전압 상태를 유지하여 제3_E 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T7_E)를 턴-온시키고, 제5b_O 트랜지스터(T5b_O)에 의해 QB_O 노드는 방전되어 로우 전압 상태를 유지한다. 이때, 제3_E 트랜지스터(T3_E)를 통해 Q 노드는 로우 전압 상태를 유지하고, 이븐 프레임 풀-다운 트랜지스터(T7_E)를 통해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급되어 게이트 출력 신호(Vg_out1)는 남은 오드 프레임 기간 동안 로우 전압 상태를 유지한다.

이와 같이, 도 14에 따른 게이트 구동회로는 2개의 풀-다운부를 교번 사용함으로써 도 12에서 대부분의 프레임 기간 동안 하이 전압 상태를 유지하는 제3 및 풀-다운 트랜지스터(T3, T7)의 열화를 완화시켜 회로의 수명을 연장시킬 수 있다.

도 16은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제3 실시 예를 나타내는 도면이다.

도 16을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동 전압(VSS)을 프레임마다 첫 번째 게이트 라인(GL1)으로 교번 출력하는 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5i_O 트랜지스터(T1 내지 T5i_O)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 15a 및 도 15b에 도시된 바와 같은 위상의 제1 클럭 신호(CLK1)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 15a 및 도 15b에 도시 된 구동 파형을 참조하여 상세히 설명하기로 한다.

도 15a는 도 16의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.

도 15a를 참조하면, A_O 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O 및 제4c_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.

한편, 오드 프레임 고전위 구동 전압(VDD_O)에 의해 제4a_O 트랜지스터(T4a_O)가 턴-온되고, 제4b_O, 제4c_O 및 제4d_O 트랜지스터(T4b_O, T4c_O, T4d_O)를 통해 공급된 로우 전압으로 인해 제4_O 트랜지스터(T4_O)는 턴-오프된다. 이때, 턴-오프된 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 QB_O 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드 의 방전 경로를 차단한다.

B_O 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_O 트랜지스터(T4a_O)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_O 트랜지스터(T4b_O)를 통해 로우 전압이 제4_O 트랜지스터(T4_O)에 공급된다. 즉 제4_O 트랜지스터(T4_O)가 턴-오프되어 오드 프레임 고전위 구동 전압(VDD_O)이 QB_O 노드로 공급되는 것을 차단한다.

C_O 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_O 트랜지스터(T4b_O)가 턴-오프 되어 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 제4_O 트랜지스터(T4_O)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_O 노드는 제3_O, 제5i_E 및 오드 프레임 풀-다운 트랜지스터(T3_O, T5i_E, T7_O)를 턴-온시킨다. 제3_O 트랜지스터(T3_O)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 제 5i_E 트랜지스터(T5i_E)는 QB_E 노드를 방전시킨다. 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급한다.

D_O 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압을 통해 제4_O 및 제4a_O 트랜지스터는 턴-온 상태를 유지하여 QB_O 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_O, 제5i_E 및 오드 프레임 풀-다운 트랜지스터(T3_O, T5i_E, T7_O)는 QB_O 노드에 의해 턴-온된다. 제3_O 트랜지스터(T3_O)와 제5i_E 트랜지스터(T5i_E)는 각각 Q 노드와 QB_E 노드를 방전시켜 로우 전압 상태를 유지시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 남은 오드 프레임 기간 동안 게이트 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급한다.

도 15b는 도 16의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.

도 15b를 참조하면, A_E 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이 트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O 및 제4c_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.

한편, 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 제4a_E 트랜지스터(T4a_E)가 턴-온되고, 제4b_E, 제4c_E 및 제4d_E 트랜지스터(T4b_E, T4c_E, T4d_E)를 통해 공급된 로우 전압으로 인해 제4_E 트랜지스터(T4_E)는 턴-오프된다. 이때, 턴-오프된 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 QB_E 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급하고, 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다.

B_E 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으 로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_E 트랜지스터(T4a_E)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_E 트랜지스터(T4b_E)를 통해 로우 전압이 제4_E 트랜지스터(T4_E)에 공급된다. 즉 제4_E 트랜지스터(T4_E)가 턴-오프되어 이븐 프레임 고전위 구동 전압(VDD_E)이 QB_E 노드로 공급되는 것을 차단한다.

C_E 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_E 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_E 트랜지스터(T4b_E)가 턴-오프되어 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 제4_E 트랜지스터(T4_E)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_E 노드는 제3_E, 제5i_O 및 오드 프레임 풀-다운 트랜지스터(T3_E, T5i_O, T7_E)를 턴-온시킨다. 제3_E 트랜지스터(T3_E)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 제 5i_O 트랜지스터(T5i_O)는 QB_O 노드를 방전시킨다. 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급한다.

D_E 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압을 통해 제4_E 및 제4a_E 트랜지스터는 턴-온 상태를 유지하여 QB_E 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_E, 제5i_O 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T5i_O, T7_E)는 QB_E 노드에 의해 턴-온된다. 제3_E 트랜지스터(T3_E)와 제5i_O 트랜지스터(T5i_O)는 각각 Q 노드와 QB_E 노드를 방전시켜 로우 전압 상태를 유지시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 남은 이븐 프레임 기간 동안 게이트 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급한다.

이와 같이, 도 16에 따른 게이트 구동회로는 도 14의 오드 프레임 기간 동안 계속 하이 전압 상태를 유지하는 제4_O 트랜지스터(T4_O)와 이븐 프레임 기간 동안 계속 하이 전압 상태를 유지하는 제4_E 트랜지스터(T4_E)에 트랜지스터를 더 연결해줌으로써 제4_O 및 제4_E 트랜지스터(T4_O, T4_E)의 열화를 완화시킬 수 있다.

도 17은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제4 실시 예를 나타내는 도면이다.

도 17을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 게이트 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동 전압(VSS)을 프레임마다 첫 번째 게이트 라인(GL1)으로 교번 출력하는 게이트 오드 프레임 풀-다운 및 게이트 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 게이트 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5i_O 트랜지스터(T1 내지 T5i_O)로 구성된 제어부를 구비한다. 또한, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 제2 스테이지로 출력하는 스테이지 풀-업 트랜지스터(T6S)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동 전압을 프레임마다 제2 스테이지로 교번 출력하는 스테이지 오드 프레임 풀-다운 및 스테이지 이븐 프레임 풀-다운 트랜지스터(T7S_O, T7S_E)로 구성된 스테이지 출력 버퍼를 더 구비한다. 이러한 제1 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 15a 및 도 15b에 도시된 바와 같은 위상의 제1 클럭 신호(CLK1)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 15a 및 도 15b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.

도 15a는 도 17의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.

도 15a를 참조하면, A_O 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 게이트 출력 신호(Vg_out1)와 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O 및 제4c_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.

한편, 오드 프레임 고전위 구동 전압(VDD_O)에 의해 제4a_O 트랜지스터(T4a_O)가 턴-온되고, 제4b_O, 제4c_O 및 제4d_O 트랜지스터(T4b_O, T4c_O, T4d_O)를 통해 공급된 로우 전압으로 인해 제4_O 트랜지스터(T4_O)는 턴-오프된다. 이때, 턴-오프된 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 QB_O 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 게이트 오드 프레임 풀-다운, 게이트 이븐 프레임 풀-다운, 스테이지 오드 프레임 풀-다운 및 스테이지 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E, T7S_O, T7S_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다.

B_O 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 게이트 출력 신호(Vg_out1)와 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_O 트랜지스터(T4a_O)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_O 트랜지스터(T4b_O)를 통해 로우 전압이 제4_O 트랜지스터(T4_O)에 공급된다. 즉 제4_O 트랜지스터(T4_O)가 턴-오프되어 오드 프레임 고전위 구동 전압(VDD_O)이 QB_O 노드로 공급되는 것을 차단한다.

C_O 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_O 트랜지스터(T4b_O)가 턴-오프되어 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 제4_O 트랜지스터(T4_O)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_O 노드는 제3_O, 제5i_E, 게이트 오드 프레임 풀-다운, 스테이지 오드 프레임 풀-다운 트랜지스터(T3_O, T5i_E, T7_O, T7S_O)를 턴-온시킨다. 제3_O 트랜지스터(T3_O)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 제 5i_E 트랜지스터(T5i_E)는 QB_E 노드를 방전시킨다. 게이트 오드 프레임 풀-다운 및 스테이지 오드 프레임 풀-다운 트랜지스터(T7_O, T7S_O)는 로우 전압을 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급한다.

D_O 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압을 통해 제4_O 및 제4a_O 트랜지스터는 턴-온 상태를 유지하여 QB_O 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_O, 제5i_E 및 게이트 오드 프레임 풀-다운, 스테이지 오드 프레임 풀-다운 트랜지스터(T3_O, T5i_E, T7_O, T7S_O)는 QB_O 노드에 의해 턴-온된다. 제3_O 트랜지스터(T3_O)와 제5i_E 트랜지스터(T5i_E)는 각각 Q 노드와 QB_E 노드를 방전시켜 로우 전압 상태를 유지시키고, 게이트 오드 프레임 풀-다운 및 스테이지 오드 프레임 풀-다운 트랜지스터(T7_O, T7S_O)는 로우 전압을 남은 오드 프레임 기간 동안 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급한다.

도 15b는 도 17의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.

도 15b를 참조하면, A_E 기간에서는 고전위 구동 전압(VDD) 및 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, TS6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O 및 제4c_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제 4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.

한편, 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 제4a_E 트랜지스터(T4a_E)가 턴-온되고, 제4b_E, 제4c_E 및 제4d_E 트랜지스터(T4b_E, T4c_E, T4d_E)를 통해 공급된 로우 전압으로 인해 제4_E 트랜지스터(T4_E)는 턴-오프된다. 이때, 턴-오프된 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 QB_E 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급하고, 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 게이트 오드 프레임 풀-다운, 게이트 이븐 프레임 풀-다운, 스테이지 오드 프레임 풀-다운 및 스테이지 오드 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E, T7S_O, T7S_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다.

B_E 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 게이트 풀-업 및 스테이지 풀업 트랜지스터(T6, T6S)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 게이트 풀-업 및 스테이지 풀-업 트랜지스터(T6, T6S)가 확실하게 턴-온됨으 로써 제1 클럭 신호(CLK1)의 하이 전압이 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_E 트랜지스터(T4a_E)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_E 트랜지스터(T4b_E)를 통해 저전위 구동 전압(VSS)의 로우 전압이 제4_E 트랜지스터(T4_E)에 공급된다. 즉 제4_E 트랜지스터(T4_E)가 턴-오프되어 이븐 프레임 고전위 구동 전압(VDD_E)이 QB_E 노드로 공급되는 것을 차단한다.

C_E 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_E 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_E 트랜지스터(T4b_E)가 턴-오프되어 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 제4_E 트랜지스터(T4_E)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_E 노드는 제3_E, 제5i_O, 게이트 오드 프레임 풀-다운 및 스테이지 오드 프레임 풀-다운 트랜지스터(T3_E, T5i_O, T7_E, T7S_E)를 턴-온시킨다. 제3_E 트랜지스터(T3_E)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 제 5i_O 트랜지스터(T5i_O)는 QB_O 노드를 방전시킨다. 게이트 이븐 프레임 풀-다운 및 스테이지 이븐 프레임 풀-다운 트랜지스터(T7_E, T7S_E)는 저전위 구동 전압(VSS)의 로우 전압을 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급한다.

D_E 기간에서는 다음 스테이지의 출력 신호(Vg_out2)가 로우 전압 상태로 반전되어 제3a 트랜지스터(T3a)를 턴-오프시킨다. 한편, 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압을 통해 제4_E 및 제4a_E 트랜지스터는 턴-온 상태를 유지하여 QB_E 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_E, 제5i_O, 게이트 이븐 프레임 풀-다운, 스테이지 이븐 프레임 풀-다운 트랜지스터(T3_E, T5i_O, T7_E, T7S_E)는 QB_E 노드에 의해 턴-온된다. 제3_E 트랜지스터(T3_E)와 제5i_O 트랜지스터(T5i_O)는 각각 Q 노드와 QB_E 노드를 방전시켜 로우 전압 상태를 유지시키고, 게이트 이븐 프레임 풀-다운 및 스테이지 이븐 프레임 풀-다운 트랜지스터(T7_E, T7S_E)는 저전위 구동 전압(VSS)의 로우 전압을 남은 이븐 프레임 기간 동안 게이트 출력 신호(Vg_out1) 및 스테이지 출력 신호(Vg_outS1)로 각각 첫 번째 게이트 라인(GL1)과 제2 스테이지에 공급한다.

이와 같이, 도 17에 따른 게이트 구동회로는 도 16과 같은 스테이지에서 출력 버퍼를 게이트 출력 버퍼와 스테이지 출력 버퍼로 분리함으로써 게이트 라인의 저항과 캐패시턴스 등에 의해 출력 파형에 지연이 발생하더라도 다음 단에는 영향이 미치지 않도록 한다.

도 18은 본 발명에 따른 게이트 구동회로의 각 스테이지 중에서 제1 게이트 구동회로 제1 스테이지의 제5 실시 예를 나타내는 도면이다.

도 18을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 첫 번째 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5i 트랜지스터(T1 내지 T5i)로 구성된 제어부를 구비한다.이러한 제1 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 스타트 펄스(Vst)가 공급되고, 도 19에 도시된 바와 같이 위상이 서로 다른 제1, 제2 및 제4 클럭 신호(CLK1, CLK2, CLK4)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 19에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.

도 19를 참조하면, T1 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5a)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5, T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다. 한편, 제4 클럭 신호(CLK4)에 의해 제4a 트랜지스터(T4a)가 턴-온되지만, 스타트 펄스(Vst)에 의해 턴-온된 제4c 트랜지스터(T4c)로부터 저전위 구동 전압(VSS)의 로우 전압이 공급되어 제4 트랜지스터(T4)가 턴-오프됨으로써 QB 노드의 충전 경로가 차단된다.

T2 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴 -오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 T1 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.

T3 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온된다. 턴-온된 제3a 트랜지스터(T3a)를 통해 Q 노드에 저전위 구동 전압(VSS)의 로우 전압이 공급되어 풀-업 트랜지스터(T6)가 턴-오프되고, 턴-온된 제5i 트랜지스터(T5i)를 통해 QB 노드에 저전위 구동 전압(VSS)의 로우 전압이 공급되어 로우 전압 상태를 유지한다. 이때, 턴-온된 제4b 트랜지스터(T4b)를 통해 제4 트랜지스터(T4)가 턴-오프 상태를 유지하면서 QB 노드로 하이 전압이 공급되는 것을 확실하게 차단한다. 한편, T3 기간이 시작되면서 Q 노드가 완전하게 방전되어 풀-업 트랜지스터(T6)가 확실히 턴-오프되기 전에 로우 전압으로 반전된 제1 클럭 신호(CLK1)에 의해 T2 기간에서 하이 상태를 유지하던 출력 신호(Vg_out1)가 방전된다. 이로 인해, Q 노드와 QB 노드에 의해 풀-업 및 풀-다운 트랜지스터(T6, T7)가 턴-오프 상태이지만, 출력 신호(Vg_out1)는 로우 전압 상태를 유지하게 된다.

T4 기간에서는 모든 트랜지스터가 턴-오프됨으로써 Q 노드, QB 노드 및 출력 신호(Vg_out1)가 로우 전압 상태로 플로팅된다.

T5 기간에서는 제4 클럭 신호(CLK4)가 하이 전압으로 반전되어 제4a 및 제4 트랜지스터(T4a, T4)가 턴-온됨에 따라 QB 노드에 하이 전압이 공급되고, QB 노드에 의해 제3, 풀-다운 트랜지스터(T3, T7)가 턴-온된다. 이때, 제3 트랜지스터(T3)을 통해 Q 노드에 저전위 구동 전압(VSS)가 공급되어 Q 노드는 로우 전압 상태를 유지하고, 풀-다운 트랜지스터(T7)를 통해 저전위 구동 전압(VSS)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트 라인(GL1)에 공급된다.

T6 기간에서 제4 클럭 신호(CLK4)가 로우 전압으로 다시 반전되지만, QB 노드의 방전 경로가 모두 차단 상태를 유지하여 QB 노드는 계속 하이 전압 상태로 플로팅된다. QB 노드의 하이 전압에 의해 제3, 풀-다운 트랜지스터(T3, T7)가 턴-온되고, T5 기간에서 상술한 바와 같이 Q 노드와 출력 신호(Vg_out1)는 로우 상태를 유지한다.

T7 기간에서는 제2 클럭 신호(CLK2)가 하이 전압으로 반전되어 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온된다. 제4b 트랜지스터(T4b)에 의해 제4 트랜지스터(T4)는 턴-오프 상태를 확실하게 유지하여 QB 노드로 하이 전압이 공급되는 것을 차단한다. 제5i 트랜지스터(T5i)는 QB 노드에 저전위 구동 전압(VSS)를 공급함으로써 QB 노드가 로우 전압 상태를 유지하도록 한다. 한편, Q 노드는 T6 기간의 로우 전압 상태로 플로팅된다. Q 노드와 QB 노드가 모두 로우 전압 상태를 유지함에 따라 풀-업 및 풀-다운 트랜지스터가 모두 턴-오프되어 출력 신호(Vg_out1)도 로우 전압 상태로 플로팅된다.

T8 기간에는 모든 트랜지스터가 턴-오프되어 Q 노드, QB 노드, 출력 신호(Vg_out1)가 T4 기간과 같은 로우 상태를 유지한다. 제1 스테이지는 T8 기간 이후부터 해당 프레임이 종료되는 시점까지 T4 기간부터 T7 기간의 상태를 반복하여 유지한다.

이와 같이, 도 17에 따른 게이트 구동회로는 도 13, 도 15 및 도 16과 달리 하나의 QB 노드를 이용하여 하이 전압의 신호가 출력되는 클럭 타이밍에서만 QB 노드를 하이 전압 상태로 유지함으로써 두 개의 QB 노드를 이용하여 프레임마다 교번 구동 하는 방식과 같은 효과를 가지면서도 회로 면적을 크게 줄일 수 있다.

결과적으로, 본 발명에 따른 액정표시장치와 그 구동방법은 클럭 수와 회로 구성에 관계없이 모든 쉬프트 레지스터를 적용하여 출력 파형을 향상시킬 수 있다.

상술한 바와 같이, 본 발명에 따른 액정표시장치와 그 구동방법은 게이트라인들을 어레이영역 내에서 분리하고 분리된 게이트라인들을 분리 구동하기 위한 게이트 구동회로들을 패널의 좌우 가장자리에 분리 배치함으로써 게이트라인의 선저항을 줄여 게이트펄스의 지연을 줄이고, 그 결과 표시품질을 향상시킬 수 있다. 나아가, 본 발명은 게이트 구동회로의 쉬프트 레지스터를 비정질 실리콘 기반으로 제작하고 전류구동능력을 높이기 위해서 출력버퍼를 크게 하는 경우에도 게이트 구 동회로들이 패널의 좌우측으로 분리함으로써 큰 출력버퍼를 형성할 수 있는 공간을 여유있게 마련할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

1. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 어레이영역을 가지며 상기 게이트라인들이 상기 어레이영역 내에서 분리되는 액정표시패널과;

   상기 액정표시패널의 일측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제1 게이트라인군에 순차적으로 게이트펄스를 공급하는 제1 게이트 구동회로와;

   상기 액정표시패널의 타측 가장자리에 형성되어 상기 게이트라인들 중 분리된 제2 게이트라인군에 순차적으로 게이트펄스를 공급하는 제2 게이트 구동회로와;

   상기 데이터라인들에 비디오 데이터를 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
2. 제1 항에 있어서,

   상기 게이트라인들은 상기 어레이영역 내에서 가장의 일직선을 따라 분리되는 것을 특징으로 하는 액정표시장치.
3. 제1 항에 있어서,

   상기 게이트라인들은 상기 어레이영역 내에서 가장의 지그재그선을 따라 분리되는 것을 특징으로 하는 액정표시장치.
4. 제1 항에 있어서,

   상기 제1 및 제2 게이트 구동회로는,

   상기 액정표시패널에 내장되는 것을 특징으로 하는 액정표시장치.
5. 제4 항에 있어서,

   상기 제1 및 제2 게이트 구동회로는,

   비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 액정표시장치.
6. 제5 항에 있어서,

   상기 제1 및 제2 게이트 구동회로는,

   동일한 구동신호에 의해 구동되는 것을 특징으로 하는 액정표시장치.
7. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 어레이영역을 가지는 액정표시패널의 구동방법에 있어서,

   상기 게이트라인들을 상기 어레이영역 내에서 분리하는 단계와;

   상기 액정표시패널의 일측 가장자리에 형성된 게이트 구동회로를 이용하여 상기 게이트라인들 중 분리된 제1 게이트라인군에 순차적으로 게이트펄스를 공급하는 단계와;

   상기 액정표시패널의 타측 가장자리에 형성된 제2 게이트 구동회로를 이용하여 상기 게이트라인들 중 분리된 제2 게이트라인군에 순차적으로 게이트펄스를 공 급하는 단계와;

   데이터 구동회로를 이용하여 상기 데이터라인들에 비디오 데이터를 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
8. 제7 항에 있어서,

   상기 게이트라인들은 상기 어레이영역 내에서 가장의 일직선을 따라 분리되는 것을 특징으로 하는 액정표시장치의 구동방법.
9. 제7 항에 있어서,

   상기 게이트라인들은 상기 어레이영역 내에서 가장의 지그재그선을 따라 분리되는 것을 특징으로 하는 액정표시장치의 구동방법.
10. 제7 항에 있어서,

    상기 제1 및 제2 게이트 구동회로는,

    상기 액정표시패널에 내장되는 것을 특징으로 하는 액정표시장치의 구동방법.
11. 제10 항에 있어서,

    상기 제1 및 제2 게이트 구동회로는,

    비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 액정표시장치의 구동방법.
12. 제11 항에 있어서,

    상기 제1 및 제2 게이트 구동회로는,

    동일한 구동신호에 의해 구동되는 것을 특징으로 하는 액정표시장치의 구동방법.

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