KR20060130045A - 실리콘계열 쇼트키 장벽 적외선 광검출기 - Google Patents

실리콘계열 쇼트키 장벽 적외선 광검출기 Download PDF

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KR20060130045A
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로버트 케이스 몬트고머리
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데비드 파이디
칼팬두 샤스트리
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Abstract

실리콘계열의 적외선 광 검출기는 SOI 구조의 평탄한 실리콘 표면 막(즉, 평탄한 SOI 막) 내에 형성된 광도파로의 일부 상측으로 금속 스트립(바람직하게 실리사이드)을 위치시킴으로써 실리콘-온-인슐레이터(SOI)구조 내에 형성된다. 상기 평탄한 SOI 막은 1 마이크론 이하의 두께를 가진다. 광 검출기의 실온에서의 작동은 상기 SOI 기반구조와 관련된 상대적으로 낮은 암전류로 인하여 그리고 전류를 모으는데 상대적으로 작은 표면적의 실리사이드 스트립을 이용할 수 있다는 점에 의해서 이루어진다. 종래기술의 실리콘계 광 검출기와 비교하여 개선된 결과를 얻을 수 있도록, 상기 평탄한 SOI 막은 도핑 될 수 있고 상기 실리사이드 스트립의 기하학적 구조는 변경될 수 있다.
적외선 광 검출기, 금속 스트립, SOI 막, 실리사이트 스트립

Description

실리콘계열 쇼트키 장벽 적외선 광검출기{SILICON-BASED SCHOTTKY BARRIER INFRARED OPTICAL DETECTOR}
본 발명은 실리콘계열 쇼트키(Schottky) 장벽 적외선 광 검출기에 관한 것으로서, 더욱 상세하게는, 실온(room temperature)에서 효율적으로 작동할 수 있도록 충분히 낮은 암전류를 가지는 평탄한, 도파로 구조의 적외선 광검출기에 관한 것이다.
p-n 접합 대신에 금속-반도체 장벽(이하, 쇼트키 장벽)을 이용하는 반도체 장치가 입사광을 전기 에너지로 변환하기 위하여 개발되어 왔다. 실리콘은 전자기 에너지의 적외선 부분에서 작동하는 쇼트키 장벽 광 검출기에서 반도체 물질로 종종 이용된다. 가장 통상의 형태로서, 실리콘계열 쇼트키 장벽 광 다이오드는 실리콘 층상에 배치되는 (실리사이드 막)과 같은 금속 박막으로 이루어진다. 입사광은 이러한 구조의 수직방향으로 가해지며 상대적으로 얇은 금속 박막을 통과하며, 이 과정에서 상기 박막은 광의 일부만을 흡수하여 매우 낮은 외부 양자효율 레벨의 결과를 가져온다. 그 결과, 적절히 작동하기 위한 충분한 양의 광 에너지를 모으기 위해서, 통상의 수직입사(normal incidence) 광 검출기는 상대적으로 넓은 검출영역을 필요로 한다. 그러나 검출영역이 증가함에 따라, 암전류(불필요한 잡음 신호) 도 역시 증가하게 된다. 게다가, 구조가 상대적으로 단순한 반면, 이러한 수직 입사 검출기들은 전형적으로 냉각이 필요하며, 냉각 후 다시 상대적으로 높은 암전류 값과 연계되어야 한다.
실리콘계열 쇼트키 장벽 광 검출기에서 광흡수 및 양자 효율의 개선을 위하여 지난 수년에 걸쳐 많은 연구가 진행되어 왔다. 일 예로, 광 흡수는, 1997년 11월에 케이. 사이토(K. Saito)에게 허여된 미국 특허 5,685,919에 개시된 바와 같이, 금속 반도체 인터페이스(interface)에서 표면 프라즈몬(plasmon) 모드를 유도하여 개선되었다. 이러한 구조에서, 반 원통형 렌즈가 상기 금속 막의 상부로 배치되어 입사되는 광을 수직입사로부터 표면 플라즈몬 막을 생성하는 것과 관련된 각으로 변환시킨다. 1989년 8월 15일에 에이. 씨. 양 등(A.C. Yang et al.)에 허여된 미국특허 4,857,973은 대안적이 쇼트키 장벽 광 검출기 구조를 개시하고 있는데, 이 구조에서, 광 검출기는 단결정 실리콘 립(rib) 도파로과 일체로 형성되어 실리사이드 막 하부의 립 도파로를 따라 광신호가 지나감에 따라 이 광신호의 테일(tail)을 흡수하도록 배치된다. 이 특허의 구조에서 흡수율의 개선은 이루어졌으나, 상기 립이 상대적으로 얇은 실리콘 막의 일부를 부분적으로 제거함으로써 형성되는 만큼 상기 립 도파로 구조의 측벽들을 따라 분산되는 손실의 측면에서 여전히 상당한 손실이 남아 있다. 게다가, 이러한 립 도파로 구조의 매끄러움(smoothness) 뿐만 아니라 크기(특히, 높이)를 제어한다는 측면에서 많은 어려움이 여전히 남았다. 이러한 립(rib)구조(특히 서브마이크론 크기(sub-micron dimension)를 가지는)를 CMOS를 기본으로 하는 통상의 공정 기술들을 이용하여 주입하는 것은 상당히 어 렵다. 그리고 위 특허(양 등의 특허) 구조의 비평탄 기하학적 구조는 제조의 관점, 특히 신뢰성과 강도 측면에서 바람직한 구조로 고려되지는 않는다.
실리콘계열 쇼트키 장벽 광 검출기의 잠재적 장점의 관점에서 볼 때, CMOS-호환 평탄화 공정 및 비용이나 기술적이 측면에서 많은 투자가 필요하지 않은 물질을 이용하여 제조될 수 있는, 높은 양자 효율 및 빠른 응답성을 가지는 상대적으로 단순한 장치를 제공하는 것이 큰 장점이 있을 것이다.
상기 종래 기술의 문제점은 실리콘계열의 쇼트키 장벽 적외선 광 검출기에 관련된, 특히, 실온(room temperature)에서 효율적으로 작동할 수 있도록 충분히 낮은 암전류를 가지는 평탄한, 도파로 구조의 적외선 광검출기에 관한 본 발명에 의해서 해소된다.
본 발명에 따르면, 실리사이드 막(또는 다른 적당한 금속 막) "실리콘-온-인슈레이터(silicon-on-insulator"(SOI) 구조의 서브-마이크론 두께의 표면 막(이 서브-마이크론 표면 도파로막은 당해 기술분야에서 보통 "SOI막"으로 불리움)으로서 형성된 평탄한 실리콘 도파로막에 걸쳐서 배치된다. 옴 접촉부(Ohmic contacts)들이 상기 SOI구조의 평탄한 SOI막 및 상기 실리사이드 막 모두에 적용된다.
따라서, 평탄한 SOI막 내에서 광 도파로를 따라 측방향으로의 광신호의 전파는 실리사이드 막의 아래로 지나가게 되어, 광 에너지의 "테일(tail)"은 실리사이드를 차단하고 전기 에너지로 변환되게 될 것이다. 본 발명의 구조가 평탄한 실리콘 표면에 실리사이드 검출기를 주입하는 것을 기본으로 하고 단결정 실리콘 리브 도파로의 형태를 필요로 하지 않기 때문에, 양(Yang) 등의 특허와 비교해서 효율적인 면에서 상당한 개선이 실현될 수 있으며, 또한 본 발명의 구조는 통상의 평탄화 CMOS 공정 기술을 통하여 실현될 수 있다.
본 발명의 다양한 실시 예에 따르면, 상기 평탄 SOI막은 검출기의 속도 및 응답성 뿐만 아니라 광 생성된 케리어(carrier)의 효과적인 수집효율을 개선하기 위하여 도핑 될 수 있다. 또한, 보호 링 구조가 상기 검출기와 결합하여 암전류의 생성을 최소화하기 위해 이용될 수 있다. 도파로 구조는 그 자체로서 다양한 바람직한 다양한 형상, 예를 들면(한정적 이지는 않음) Y-스플리터(Y-splitters), 링 공명기, 결합 도파로 형상, 탭(tap) 등의 형상으로 변형되어 광학계 내에서 전체적인 검출성능을 최적화한다. 도금 실리사이트 스트립이 테이퍼진 입력영역을 포함하도록 형성되어 광신호반사를 최소화할 수 있다.
본 발명의 또 다른 실시 예 및 특징들은 이하의 설명 및 첨부한 도면에서 보다 명확해 질 것이다.
도면을 참조하면,
도 1은 종래기술의 수직 입사 쇼트키 장벽 광 검출기의 작동과 관련된 밴드도면(band diagram)이며;
도 2는 본 발명에 따라 형성된 SOI기반의 실리콘 광 검출기의 일례를 도시하고 있는 절개 측면도이며;
도 3은 도 2의 광 검출기의 등각 투상도(isometric view)이며;
도 4는 광신호 반사를 줄이 위하여 테이퍼진 실리사이드 스트립을 이용하는, 본 발명의 또 다른 일 예에 따른 또 다른 SOI기반의 실리콘 광 검출기의 평면도이며;
도 5는 도 4의 테이퍼진 실리사이드 광 검출기의 등각 투상도이며;
도 6은 구조 내에서 암전류의 생성을 감소시키기 위하여 가드링 구조가 제공된 본 발명에 따른 SOI기반의 쇼트키 장벽 광 검출기의 일 예를 도시하고 있는 절개 측면도이며;
도 7은 SOI층 및 실리사이드 스트립과의 전기 접촉위치의 일례를 설명하는, 본 발명에 따른 SOI기반의 쇼트키 장벽 광 검출기의 절개 측면도이며;
도 8은 탭으서, Y-스플리터의 암(arm)을 따라 형성되는 광 검출기를 가지는 Y-스프릿(Y-split) 도파로를 포함하는, 본 발명에 다른 광 검출기의 일 예를 도시하고 있는 평면도이며;
도 9는 탭오프(tapped-off)된 도파로의 막힘부에 형성된 광 검출기를 가지며 도파로 기반의 링 형상의 공진기를 이용하는, 본 발명에 따른 또 다른 탭오프 장치의 평면도이며;
도 10은 방향지시 도파로 커플러(coupler) 장치로서 형성되며 투과된 신호 파워를 측정하는 제 1 검출기와 반사된 신호 파워를 측정하기 위한 제 2 검출기를 포함하는, 본 발명에 따른 또 다른 탭오프 장치의 평면도이며;
도 11은 입력 광신호를 상대적으로 작은 표면적 실리사이드 스트립 광 검출기에 다시 보내 집속하고 암전류를 줄이기 위해 상기 SOI 막내에 형성되는 파라볼 라 반사 장치를 이용하는, 본 발명에 따른 "집속입력" SOI 기반의 광 검출기의 평면도를 포함하며;
도 12는 본 발명에 따라 형성된 진행파 쇼트키 장벽 광 검출기의 일례를 도시하는 평면도이며;
도 13은 도 12의 진행파 광 검출기의 등각 투상도이며;
도 14는 결합하지 않은 광을 각각의 투과시에 광 검출기로 재입사시키기 위해 원형의 도파로 구조를 이용하는, 본 발명에 따른 다중 투과 광 검출기의 일 예를 도시하고 있는 평면도이며;
도 15는 결합하지 않은 광은 광 검출기로 재 입사시키기 위해 광검출기의 출력단 보다 떨어져 배치되는 반사 요소를 이용하는 또 다른 다중 투과 광 검출구조를 도시하고 잇는 평면도이며;
도 16은 본 발명의 광 검출기가 다른 광 전자 요소와 일체의 구조로 형성된 "일체형" SOI 구조의 일례를 도시하는 도면이며;
도 17은 암전류를 제거하기 위하여, 본 발명의 광 검출기와 관련된 "더미(dummy)" 광 검출기(즉, 광학 입력신호가 없는 광 검출기)의 이용을 설명하는 단순화된 회로도이며;
도 18은 더미 광 검출기와 관련 전자부품들을 본 발명의 SOI 기반의 광 검출기와 일체화하기 위한 기능을 설명하는, 도 17의 회로의 일 실시 예를 도시하고 있는 등각 투상도이며;
도 19는 참고 "암전류"를 차등 증폭기 구조에 제공하기 위하여 본 발명의 광 검출기와 동일한 SOI구조 내에 일체화될 수 있는 "더미" 광 검출기를 이용하는 도 따른 장치의 단순화된 회로도이며; 그리고
도 20은 하나의 차등 증폭기를 이용하는 "더미" 광 검출기를 채용하고 있는 또 다른 장치의 단순화된 회로도이다.
앞서 설명한 바와 같이, 본 발명은 실온에서 또는 실온 이상 또는 이하에서 작동될 수 있는 단일 몸체로 일체화된 평탄한 쇼트키 장벽 적외선 도파로 검출기에 관한 것이다. 장점으로, 본 발명의 검출기의 제조 공정 및 재질은 반도체 산업과 관련된 통상의 평탄 CMOS 공정기술과 호환될 수 있다.
본 발명에 따르면, 쇼트키 장벽 접합이 SOI 구조의 서브-마이크론 두께의 평탄한 실리콘 도파로 표면막(이하 "SOI")에 형성되어 있다. 이러한 쇼트키 장벽 접합은 평탄한 SOI막내의 도파로를 따라서 측방향으로 전파되는(상기 접합과 평행한 방향으로 이동되는) 광신호가 상부의 실리사이드 막 아래를 지나면서 이 실리사이드 막내에 연속하여 흡수되도록 형성된다. 이러한 기하학적 구조로 인하여, 상대적으로 얇은 실리사이드 막도(예를 들면, 매우 작은 단층들의 두께) 몇 마이크론의 거리에 걸쳐서 신호의 많은 부분을 흡수할 수 있을 것이다. 따라서, 상기 흡수 실리사이드 막의 두께는 상기 쇼트키 장벽 접합을 가로질러 매우 높은 내부 광방출 효과를 실현할 수 있도록 최적화될 수 있다. 특히, 상기 흡수 실리사이드 막의 두께는 상기 검출기의 길이와 상기 실리사이드 막 근처의 광의 세기를 조절하여 최적화 될 수 있다. 또한, 상기 실리사이드 막은 에칭처리된 실리콘 영역의 거친 표면 뿐만 아니라, 날카로운 코너나 가장자리에서 떨어져 배치되어야 한다. 이러한 배치는 암전류의 생성을 감소시키는데 유리하다. 상기 검출기의 암전류는 검출기를 최소한의 가능 영역 내에서 소정의 광신호를 흡수할 수 있도록 설계함으로써 더욱 줄일 수 있다. 대부분, 상기 쇼트키 장벽 광 검출기는 유용한 전기신호출력을 생성하기 위하여 역방향으로 치우친(reverse-biased) 모드로 동작한다.
본 발명의 특징을 구별하기 위하여 통상의 종래 기술에 따른 "수직입사" 쇼트키 장벽 적외선 광 검출기의 기본적인 동작을 먼저 설명한다. 도 1을 참조하면, 에너지 밴드(energy band)에 대한 도면이 그러한 통상의 쇼트키 장벽 광 검출기의 동작을 설명하기 위하여 도시되어 있다. 입사되는 적외선은 실리사이드 막(10) 상에 수직입사 방식으로 입사되고 그 결과 하부층의 실리콘 막(12)내로의 내부 광방출에 의해서 쇼트키 장벽(장벽높이(φms)를 가지는)을 가로질러 광전류를 여기 한다. 도 1의 장치에서, 실리콘 막(12)이 p-형 실리콘물질을 포함하는 것으로 가정한다. 실리콘은 그 자체로서 투명하여 광자 에너지를 가지는 적외선 방사가 실리콘(1.12 eV)의 밴드갭(band gap)보다 작도록 하기 때문에, 실리콘 막(12)은 적외선 광자의 흡수(w전자홀 쌍들의 생성을 통한)에 의해서 광전류에 기여하지 않는다. 특히, 적외선 광자는 그들의 에너지와 운동량을 자유 케리어들에 전달 함에 의해서 실리사이드 막(10) 내로 흡수된다. 필요한 방향특성뿐만 아니라 충분한 에너지를 가지는 "열(hot)" 홀들 (n-형 막을 이용할 경우에는 "열" 전자들)은 상기 쇼트키 장벽을 넘어 진행하며 그리고 실리사이드 전극의 순 음(양) 전하(net negative(positive) charge)를 떠나 실리콘 막(12) 내로 주입된다.
통상의 종래기술에 따른 수직 입사 쇼트키 장벽 광 검출기의 경우, 검출기의 응답성은 이득 및 흡수 능력을 교환함으로써 최적화될 수 있는데, 여기서 상기 이득 및 흡수는 모두 광 검출기가 작동되는 파장에 의존한다. 상기 이득은 쇼트키 장벽을 지나는 "열"홀의 탈출(방출(emission))을 나타낸다. 쇼트키 장벽 높이보다 큰 에너지를 가지는 광자가 자유 캐리어 흡수 공정에 의해서 실리사이드 막내로 흡수되면, 상기 홀은 에너지를 획득하고 "열"이 된다. 상기 용어 "열"은 쇼트키 장벽을 넘는 방출의 유한한 가능성을 가지는 홀을 의미한다. "열"홀의 초기 에너지는 흡수된 광자에 비례한다. 준 탄성 분산발생 및 실리사이드 경계로부터의 반사로 인하여, 상기 "열"홀은 에너지를 잃고 그 이동방향을 바꾼다. "열"홀을 향하는 에너지, 위치 그리고 방향이 쇼트키 장벽을 넘는 방출조건을 만족할 경우, 상기 홀은 장벽을 넘어 방출되고 비례하는 광전류를 생성한다. "열"홀이 "냉(cold)"홀(즉, 준 탄성 충돌 및 반사의 결과에 의해 이동의 가능성이 전혀 없는 홀)이 되는 과정에서, 방출의 조건이 만족하지 않으며, 상기 '열"홀은 장벽을 넘어 방출되지 못하고 광전류는 생성되지 않을 것이다.
광 검출기의 흡수는 실리사이드 막내로 흡수되는 입사 광자의 비율로 정의된다. 실리사이드-유전체 인터페이스 (또는 실리사이드 입자 경계)에서 "열" 홀-분산(반사)에 의한 주입효율의 증가는 "내부 양자 효율 이득(internal quantum efficiency gain)"이라 한다. 단순화를 위하여, 이 내부 양자 효율 증가는 이하 단순하게 "이득"로 하기로 한다.
종래 기술에 따른 통상의 수직입사 광 검출기의 경우, 각 물질들이 다른 광 특성을 나타내기 때문에, 전체 입사 광자속(photon flux)의 일부가 상기 구조의 다양한 물질들 사이의 경계로부터 반사된다. 또한, 실시사이드 막이 상대적으로 얇을 경우, 실시사이드 막에 도달하는 광자속의 상당부분이 흡수되지 않고 이 실리사이드 막을 직접 투과할 수 있다. 따라서, 수직입사 검출기의 경우, 실리사이드 막내로의 흡수는 두께(또는 흡수 실리사이드 막내에서 진행하는 거리)의 증가와 함께 기하급수적으로 증가한다.
이와는 대조적으로, 상기 광검출기의 이득은 상기 실리사이드 막의 두께를 감소시킴으로써 증가될 수 있다. 파장의 함수로서 이득에 대한 근사식은 다음과 같이 표현될 수 있다.
Gain(λ)=sL/t,
상기 식에서, L은 상기 실리사이드의 표면에 수직한 방향으로 돌출되는 홀의 평균 자유 행로(mean free path)이며, t는 실리사이드 막의 두께이며, 그리고 s는 파장(λ)과 관련된 상수이다. 따라서, 상기 평균 자유 행로(L)에 대한 실리사이드 막의 두께(t)를 줄였을 때, 상기 실리사이드 경계로부터의 분산 및 다중 반사로 인하여 장벽을 넘는 "열"홀 주입이 증가 되기 때문에, 이득률(gain factor)은 상당히 증가될 수 있다.
따라서, 실리사이드 막의 두께를 결정할 때, 통상의 수직입사 광 검출기에서, 광 방출 이득 및 전체 흡수중 하나는 희생하여야 한다. 통상의 수직입사 광 검 출기에서 상대적으로 얇은 실리사이드 막을 이용하는 경우, 높은 광 방출 이득이 발생된다. 그러나 얇은 실리사이드 막은 입사 적외선 광신호의 적은 부분만을 흡수할 것이다. 그 결과, 상기 이득과 흡수의 개별적인 최적화는 종래의 검출기에서는 불가능하며, 그에 따라, 상기 실리사이드 막은 충분한 양의 입력 신호를 흡수하여 유용한 광 검출기를 형성하기 위해서 어느 정도의 최소 두께를 가질 필요가 있다.
또한, 통상의 수직입사 쇼트키 장벽 검출기의 암전류 밀도는 장벽 높이 및 작동온도와 매우 긴밀한 상관관계를 가진다. 그러한 광 검출기의 경우, 상기 작동온도는 10-7 A/cm2의 암전류 밀도와 균등한 최대 허용 잡음을 취하여 계산될 수 있는데, 여기서 다음의 표 1은 다양한 다른 실리사이드 물질들의 계산한 이 암전류 밀도에 대한 쇼트키 장벽 스팩트럼 반응/작동온도의 교환 차트이다.
실리사이드 φms(in eV) (p-type Si) 컷오프λc (in μm) 최대 작동온도 (in ˚K) Jd=1x10-7 Å/cm2
IrSi 0.18 7.00 55-65
PtSi 0.20 6.00 <90
Pt2Si 0.35 3.65 140
Pd2Si 0.340.46 3.60 145
NiSi 0.46 2.70 180
CoSi 0.45 2.80 170
WSi 0.47 2.64 185
TiSi 0.52 2.40 200
광통신과 관련된 1.10-1.65㎛의 대역 내의 방사물을 검출할 수 있도록 쇼트키 장벽 적외선 검출기의 성능을 개선하기 위하여, 본 발명은 통상의 수직입사 광검출기 장치 대신에 측방향 입사 광검출기의 이용을 제안한다. SOI구조와 일체로 되어 있는 일부로서 형성되는 본 발명의 측방향 입사 광 검출기는 서브-마이크론 표면 막 도파로를 포함한다. 적어도 하나의 종래 기술에 따른 측방향 입사 구조가 알려져 있으나(위에서 언급한 양 등의 특허 참조), 양 등은 미세 에칭가공된 리브 도파로 구조를 이용하기 때문에, 광 검출기의 성능을 제한한다 (리브구조의 측면으로부터 분산손실로 인해 그리고 적어도 부분적으로 마이크로 크기의 구조를 에칭할 수 없기 때문에). 따라서, 이상에서 설명한 바와 같이, 양 등의 구조는 통상의 평탄한 CMOS 가공기술과 호환될 수 없다.
도 2 및 도 3은 본 발명에 따라서 형성된 쇼트키 장벽 적외선 광 검출기의 일 예를 도시하는 측면도 및 등각 투상도 이다. 광 검출기(20)는 통상의 "실리콘-온-인슐레이터(SOI) 구조(22)를 포함한다. 이 SOI구조(22)는 실리콘 기판(24), 절연막(보통 SiO2)(26), 그리고 평탄한 실리콘 표면 막(28)을 포함한다. 상기 평탄한 실리콘 표면 막(28)은 1 마이크론보다 작은 두께를 가지고 형성되며 이를 따라 광모드의 전파를 지원한다 (도 2 참조). 당해 기술분야에서 상기 SIO구조의 평탄한 도파로 실리콘 표면 막은 "SOI 막"으로 불리 운다. 따라서, 이하의 설명중에, 상기 평탄한 실리콘 표면 막(28)은 평탄한 SOI 막(28)으로 하기로 한다. 이 표면 실리콘 막은 평탄한 단결정 실리콘 막 또는 평탄한 결정성 실리콘 (또는 Si-Ge) 막중 어느 하나를 포함할 수 있다. 이들 실리콘 막은 "변형(strained)" 격자 상태가 되도록 가공된다 (상기 변형실리콘 막은 평균 자유 행로의 길이(L)를 감소시킴으로써 케리어에 대한 높은 이동율을 나타낸다).
쇼트키 장벽에 필요한 금속-반도체 인터페이스를 형성하기 위하여, 실리사이드 스트립(30)이 평탄한 SOI 막(28)의 상편(32)의 일부를 따라 배치된다. 실질적으 로, 실리콘 면상에 실리사이드를 형성하는 것은 평탄한 CMOS공정분야에서 일반적으로 이해되기 때문에 검출될 파장에 대한 적절한 쇼트키 장벽을 형성하는 모든 실리사이드가 이러한 구조를 형성함에 있어서 이용될 수 있다. 전형적이 실리사이드 형성공정에서, 금속 박막이 미리 세정 된 실리콘 표면상에 도포 되고 특정한 전기적 특성(예를 들면, 저항) 및 물리적 특성(예를 들면, 결정구조, 입자크기)을 가지는 실리사이드를 형성하기 위하여 제어된 환경조건 하에서 특정온도에서 실리콘과 반응한다. 반응되지 않은 금속 층은 에칭 공정을 통하여 제거되며 실리콘 표면상에 실리사이드 스트립 만이 남게 된다. 본 발명에 따르면, 코발트, 니켈, 몰리브덴, 탄탈럼, 텅스텐 그리고 티타늄을 주재료로 하는 실리사이드들은 원거리 통신분야에 가장 적합한 실리사이드 막이 되며 (CMOS공정과도 호환이 된다). 본 발명의 실리사이드 스트립(30)의 전형적인 두께는 약 3-50Å 정도이다. 실리사이드 스트립(30)은 단결정(몇몇 실리사이드로 가능한)으로 형성되거나, 다결정 물질로서 형성된다. 다결정 실리사이드 스트립의 경우, 입자 경계로부터 분산은 (스트립의 두께와 함께) 검출기의 "입자" 인수를 결정하는 역할을 한다. 이 경우, 공정조건은 실리사이드 내의 입자형성을 최적화하기 위하여 잘 알려진 수단에 의해서 제어될 수 있다.
제 1 진기 접촉부(34)가 광 검출기(20)의 제 1 전극을 형성하기 위하여 실리사이드 스트립(30)에 만들어진다. 제 2 전기 접촉부(36)가 평탄한 SOI 막(28)에 그 표면(32)을 따라서 직접 만들어진다. 상기 제 1 및 제 2 전기 접촉부(34, 36)는 도 2 및 도 3에 도시되어 있다. 따라서, 광학 빔이 평탄한 SOI 막(28)을 따라서 전파됨에 따라, 실리사이드 스트립(30)으로부터 주입된 "열" 캐리어들은 상기 제 2 전 기 접촉부(34)와 제 2 전기 접촉부(36) 사이에 광전류를 생성할 것이다. 이 광전류를 측정은 전파되는 광파 신호의 광학 파워를 나타내는데 이용될 수 있다. 도 3을 참조하여 가장 잘 이해될 수 있는 본 발명의 중요한 일 양상은 평탄한 SOI 막(28)의 가장자리들(32-L 및 32-R)로부터 상기 실리사이드 스트립(30)을 일정거리 유지 시키는 것이다. 상기 실리사이드 스트립(30)이 상기 SOI 막(28)의 날카로운 코너부들 및 가장자리들과 겹쳐지는 것을 방지함으로써, 암전류가 상당히 줄어들게 된다. 그리고 본 발명의 구조는 상기 광 검출기가 실온에서 작동되는 것이 가능할 정도의 레벨로 암전류를 감소시키는 것으로 판명되었다. 이것은 종래기술과 비교해서 상당히 개선된 것이다.
도 3을 다시 참조하면, 상기 제 1 및 제 2 전기 접촉부들(34, 36)은 통상의 CMOS 접촉부 구조와 같이 상대적으로 얇은 실리사이드 막을 포함하는 것으로 도시된다. 본 발명의 바람직한 실시 예에 따르면, 상기 제 1 및 제 2 전기 접촉부들(34, 36)은 상기 높은 광학계(optical field) 영역으로부터 떨어져서 위치되어, 광신호가 상기 접촉부구조 내로 흡수되는 것을 최소화한다. 도 3의 구조는 검출기 구조의 후부에 배치되는 (그래서 광신호가 실리사이드 내에 흡수되는 영역을 넘어서 위치되는) 상기 전기 접촉부(34, 36)을 포함한다. 그러나 이 구조는 일례로서 설명되는 것뿐이며, 접촉 영역 내로 광흡수가 최소화될 수 있는 다른 전기 접촉구조도 본 발명의 범위 내에서 가능하다. 또한, 평탄한 SOI 막을 이용함으로써, 전기 접촉부(34, 36)는 상기 평탄한 SOI 막(28)의 상면(32)으로부터 반드시 같은 높이에 배치된다.
전화되는 광 모드가 쇼트키 장벽(실리사이드 스트립 위에 배치되는)을 만남에 따라 반사되는 신호의 생성을 감소시키기 위하여, 상기 실리사이드 스트립은 도 4 및 도 5에서 도시하는 바와 같이 테이퍼진 입력구조를 포함하도록 형성될 수 있다. 도 4는 테이퍼진 실리사이드 스트립(42)을 포함하는 쇼트키 장벽 적외선 광 검출기 구조(40)의 일례를 도시하는 평면도이며 그리고 도 5 는 상기 적외선 광 검출기 구조(40)를 도시하는 등각 투상도 이다. 상기 실리사이드 스트립(42)상에 테이퍼진 입력 단면(44)을 포함함으로써, 상기 평탄한 SOI 막(46)을 따르는 광신호 전파에 의해 "나타나는(seen)" 유효 굴절률은 점차 증가한다(도 2 및 도 3의 구조의 경우에는 갑자기 증가함). 이러한 테이퍼진 부를 이용함으로써, 평탄한 SOI 막(46)과 상기 검출기 영역 사이의 광학 모드 결합에서 더욱 적절한 진행이 발생하며 또한 이들 사이의 장벽에서 반사되는 광신호의 양을 감소시키게 된다. 다양한 타입의 테이퍼들(예를 들면, 오목, 볼록, 등)이 유효굴절률에서 바람직한 점진적인 변화를 제공하기 위하여 이용될 수 있다.
상기 적외선 광 검출기에 본 발명의 광도파 기반의 구조를 이용함으로써, 실온 근처(또는 실온 이상)에서 광 검출기가 작동하는 것을 가능하게 한다. 특히, 본 발명의 광 검출기 구조는 광 검출기 구조의 작동온도에 영향을 미치는 적어도 4 개의 매개 변수를 개선하는 것으로 알려졌다. 즉 (1)입력광속(input light flux), (2) 이득 및 흡수, (3) 응답성, 그리고 암전류를 개선하는데, 이들 중 적어도 둘은 상기 설명에서 언급되었다.
상기 입력광속을 보면, 통상의 수직입사 검출기의 입력광속의 전형적인 소 스(source)는 실온 적외선 영상(scene)이다. 비교를 해보면, 본 발명의 광도파기 기반의 검출기에서 광원은 레이저 또는 LED를 포함할 수 있는데, 이들은 상대적으로 높은 입력광속을 생성한다. 이 신규한 광도파로 구조는 광을 도파로의 작은 단면에 가둘 수 있게 한다. 그 결과, 입력광속/단위영역은 종래기술의 구조보다 큰 광 등급을 제공하여 암전류에 대한 입력신호비를 상당히 증가시키고 그에 따라 더욱 높은 온도에서의 검출이 가능하게 된다. 예를 들면, 0.5㎛ x 0.15㎛ 크기의 횡단면적을 가지는 도파로 내에서 1㎼의 힘과 연계되는 광자속은 전형적인 적외선 영상을 나타내는 수직입사 검출에서의 광자속입사보다 큰 6-7등급의 광도이다.
상기한 바와 같이, 본 발명의 광도파로를 기반으로 하는 검출기에서, 적외선 광은 실리사이드 막의 면과 평행하게 진행한다. 그 결과, 광모드 에너지의 상당부분이 실리콘 광도파로 막의 외측에 있는 "테일(tail)"영역 내에서 진행한다. 따라서, 전파되는 광은 연속하여 상부의 실리사이드 막과 반응하여 상기 실리사이드 스트립의 길이를 따라 전파되면서 기하 급수 적으로 흡수된다. 또한, 해당 적외선 영역 내의 다양한 실리사이드 물질의 큰 흡수율로 인하여, 상대적으로 얇은 막(예를 들면, 30Å이하) 몇 마이크론의 진행거리 내에서 많은 양의 광(즉, 많은 수의 광자)을 흡수할 수 있다. 이러한 최적화는 통상의 수직입사 광 검출기와 비교하여 본 발명의 광도파로를 근간으로 하는 광 검출기의 전체적인 양자효율을 상당히 높이게 된다.
통상의 수직입사 쇼트키 장벽 광 검출기의 응답성은 통상의 InGaAs p-i-n 검출기의 응답성 0.80 A/W보다 매우 낮다. 위에서 설명한 바와 같이, 쇼트키 장벽 높 이보다 큰 에너지를 가지는 광자는 에너지 및 운동에너지는 자유홀(free hole)에 부여하여 이 자유홀을 "열"홀로 전화시킨다. 그러면, 상기 "열"홀은 준탄성 충돌을 통하여 에너지를 잃게 되며 결국에는, 장벽을 가로지를 가능성이 제로인 "냉"홀이 되게 된다. "냉"홀이 되기 전에 "열"홀이 진행하는 평균 거리(또는 길이)는 입사 광자의 강한 에너지 함수가 되는 것으로 알려졌다. 따라서, 쇼트키 장벽 검출기에서, 응답성은 파장이 짧아질 수 록 증가하는데, 이는 입사광자의 에너지와 쇼트키 장벽의 높이 사이의 에너지 차이가 커지기 때문이다 ("열"홀이 "냉"홀이 되기 위해 에너지를 잃기 전에 보다 긴 거리를 진행하게 하기 때문에).
본 발명의 광도파로를 기반으로 하는 적외선 광 검출기는 상기에서 언급한 바와 같이 매우 얇은 실리사이드 막을 이용할 수 있도록 되어 있다. 따라서, 본 발명의 "막막 실리사이드" 광도파로 기반 검출기에서 특정 에너지를 가지는 "열"홀은 종래의 수직입사 검출기보다 (보다 얇은 실리사이드 막에서 같은 거리를 진행했을 때 분산 및 경계반사의 가능성이 커짐으로 인하여) 장벽을 지나는 방출의 가능성이 더욱 높아진다.
앞서 설명한 바와 같이, (바람직한 역학범위(dynamic range)을 유지하기 위해 요구되는 암전류와 관련된 짧은 잡음뿐만 아니라) 암전류도 특정온도에서 검출기의 성능을 제한한다. 상기 암전류는 검출기의 면적과 비례하며 매우 강한 온도함수이다 (표1 참조). 따라서, "보다 높은"온도(예를 들면, 실온)에서 검출기를 작동시키기 위하여, 검출기의 전체적인 면적을 상당히 감소시킬 필요가 있다. 또한, 상대적으로 높은 전계와 관련해 암전류를 생성하는 것은 가능한 피해야된다. 상기 실 리사이드 스트랩과 상기 실리콘 도파로의 코너/가장자리 사이의 겹침을 피하는것 외에도, 상기 실리사이드 스트립을 따라 날카로운 코너가 가능한 많이 감소되어야 한다. (타종의 실리사이드는 낮은 쇼트키 장벽 높이를 가지는 불규칙하게 퍼진 영역들을 형성하기 때문에) 상기 검출기 내의 상기 암전류는 공간적으로 동종의 실리사이드 막을 형성함으로써 감소 될 수 있다. (실리사이드의 길이를 따른 측방향으로의 전파로 인한) 본 발명에 따른 상기 광도파로 기반의 검출기 구조가 전파되는 광이 유효가게 큰 실리사이드 두께를 "나타나게(see)"하게 하는 만큼, 실리사이드 물질의 물리적 면적은 작을 수 있다. 이러한 크기의 감소는 본 발명의 광 검출기가 실온에서 작동할 수 있도록 하여준다. 실험에서, 500Å의 두께와 약 20㎛2의 활성영역을 가지는 코발트 실리사이드 스트립을 포함하는 본 발명의 쇼트키 장벽 광 검출기 구조는 약 200pA정도의 암전류를 가지는 500㎼의 광파워에 대하여 실온에서 660pA의 신호전류를 생성하였다.
본 발명의 특별한 실시 예에 따르면, (상대적으로 얇은 실리사이드 스트립을 이용하는 것 이외에) 상기 검출기의 주변둘레에 가드링(guard-ring) 구조를 형성함으로써 더욱 줄어들 수 있다. 도 6은 이러한 구조(5)의 절개 측면도로서, N+-형 가드링(52)이 실리사이드 막(54)의 가장자리(54-L 및 54-R)를 따라서 배치된다. 이 예에서, 평탄한 SOI 막(56)은 p-형이며 광신호가 지면의 면내로 전파되는 것을 지원한다. 상기 실리사이드 막(54)의 가장자리(54-L 및 54-R)를 따라 가드링은 실리사이드의 날카로운 코너들과 관련된 전계를 감소시키고 상기 실리사이드의 가장자 리와 상기 SOI 막(56)의 도파영역 사이에서 장벽역할을 한다. 상기 SOI 막이 N-형인 경우, 상기 가드링은 P-형이 되어야 한다. 가드 링구조의 설계 및 도핑특성은 본 발명에 따라 최적화되어 바람직한 광손실도, 속도, 암전류 그리고 동작 전압범위를 제공할 수 있다. 게다가, 상기 평탄한 SOI 막의 도핑은 그 깊이에 따라 "정도차"가 있을 수 있는데, 그 결과로 얻어지는 전계가 쇼트키 장벽을 지나 평탄한 SOI 막(56)으로 주입되는 캐리어들의 모음과 이송을 개선할 수 있도록 한다.
쇼트키 장벽을 생성하기 위해 요구되는 금속 반도체 인터페이스를 제공하는데 이용되는 실리사이드 스트립은 (통상의 접촉영역 실리사이드가 수십 마이크론 정도의 보통 두께를 가지는) 통상의 CMOS 구조의 접촉영역으로 이용될 수 있는 통상의 실리사이드 막 보다 훨씬 얇다. 그러나 상기 CMOS공정 단계들을 변형하여 통상의 CMOS 제조설비의 기반구조/장치에 적용가능한 통상의 실리사이드 형성공정을 이용해 상대적으로 얇은 실리사이드 막을 도포 하여 스트립을 형성하는 것도 가능하다. 또한, 상기 검출기를 형성하기 위해 이용되는 금속 막은 통상의 상대적으로 두꺼운 실리사이드 접촉영역을 형성하기 위해 이용되는 물질과 다른 물질로 이루어질 수 있다.
도 7을 참조하면, 필요한 전기 접촉부를 평탄한 SOI 막과 실시사이드 스트립에 제공하기 위한 구조의 일 예가 도시되어 있다. 이 경우, 광도파로 기반의 적외선 광 검출기(60)는 평탄한 SOI 막(62)상에 배치되는 얇은 실리콘 스트립(64)을 가지는 p-형의 평탄한 실리콘 결정 실리콘 SOI 막(62)을 포함한다. 절연영역(66)이 상기 광 검출기(60)를 둘러싸도록 형성된다. 접촉부를 실리사이드 스트립(64)에 제 공하는 하나의 방법은 접촉영역 내에서 기판을 별도로 도핑 하지 않고 실리사이드 스트립(64)과 금속 막 접촉부 사이를 직접 접촉하게 하는 것이다. 또한, 상기 스트립(64)을 통상적으로 접촉을 목적으로 이용되는 종래의 실리사이드 막에 겹치게 하여 실리사이드 스트립(64)에 접촉부를 형성할 수도 있다.
선택적으로, 그리고 도 7에서 도시하는 바와 같이, N+로 도핑된 영역인 전기 접촉영역(68)이 상기 실리사이드 스트립(64)의 하부에 배치되도록 (p-형)의 평탄한 SOI막(62)내에 형성될 수도 있다. 상기 평탄한 SOI 막(62)의 대향 지역 내에 P+ 접촉 영역(62)을 형성하여 상기 평탄한 SOI 막(62)의 전기접촉영역을 형성한다. 제 1 금속 전도체(72)가 상기 실리사이드 스트립(64)에 접촉된 상태로 도시되며, 제 2 금속 전도체(74)는 P+ 접촉 영역(70)에 접촉된 상태로 도시된다. 도 7에서 도시 하는 바와 같이, 상기 제 1 및 제 2 금속 전도체(72, 74)는 절연영역(66)의 접촉 개구부를 통하여 형성된다.
상기 N+ 접촉영역(68)은 암전류를 더욱 감소시키는 것으로 판명되었는데, 이는 상기 접촉영역(68)이 열이온 방출을 근간으로 하는 암전류에 영향을 미치지 않기 때문이다. 대신에, (p-형의 평탄한 SOI 막(62)과 N+ 접촉 영역(68) 사이에 형성된 p-n 접합은 상기 실리사이드 스트립(64)과 SOI 막(68) 사이에 형성된 쇼트키 접합과 평행하다. 만약 n-형의 평탄한 SOI 막이 이용된다면, P+ 접촉영역이 이용되어야 함은 자명하다.
본 발명의 도파로 기반 적외선 광 검출기는 "막힌(terminated)" SOI 도파로 막, 전파되는 도파로 구조로부터의 "탭(tap)"으로 형성되는 막힌 막을 따라 형성될 수 있다. 도 8은 그러한 구조를 도시하고 있는 평면도로서, 평탄한 SOI 막(82)이 Y-스플리터 구조를 가지도록 제조되었다. 상기 Y-스플릿 SOI 막(82)의 제 1 암(84)은 막힌 도파로으로 도시되고 있다. 이 막힌 도파로는 막힌 부분의 중앙부에 걸쳐서 배치되는 실리사이드 스트립(86)을 가지고 있다. 제 2 암(88)은 광신호가 상기 SOI기판을 따라 지나갈 때 전파되는 이 광신호를 지원하는데 이용된다. 바람직한 실시 예에서, 대부분의 광학 에너지가 상기 제 2 암(88)과 결합 되어 광신호의 충분한 양의 파워를 유지시켜준다. 바람직하게, 본 발명의 광 검출기는 상기 실리사이드 스트립(86)의 길이(l)를 따라 상기 제 1 암(84)내의 광자 거의 모두를 흡수하기 때문에, 상기 제 1 암(84)과의 결합을 함에 있어서 상대적으로 작은 파워의 광신호가 요구된다.
도 9 및 도 10은 본 발명에 따라 형성될 수 있는 또 다른 "탭으로된(tapped)" 광 검출기 구조들을 도시하고 있다 (여기서 상기 구조들은 예로만 고려된 것으로 많은 다른 평탄한 도파로 기반의 구조가 상기 실리사이드 스트립 광 검출기 구조를 이용하여 바람직하게 설계될 수 있다). 도 9를 참조하면, 광 검출기 구조(90)는 입력 도파로(92)과, 링형상의 도파로(94)과 그리고 "탭오프(tapped-off)된" 도파로(96)을 포함하는 링형상의 공명구조를 포함한다. 링형상의 공명구조의 잘 알려진 월리에 따르면, 일정 파장의 광신호가 상기 입력 도파로(92)을 따라 전파되면서 상기 링 도파로(94)내로 약하게 결합된다. 그러면, 이 특정 파장에서 광신호는 (도 9의 화살표로 지시하는 바와 같이) 상기 탭오프된 도파로(96)을 따라 역 전파방향으로 진행하고 상기 광 검출기(98) 내에 결합된다. 바람직하게, 다양한 평탄한 도파로들 및 본 발명의 검출기는 모두 동일한 SOI구조 내에 단일 구조로 형성될 수 있다. 이 경우, 요소들 사이에서의 신호손실 및 반사가 상당히 줄어든다. 도 9의 구조를 확장하여, 상기 입력 도파로(92)과 탭오프된 도파로(96) 사이의 공간을 따라 다수의 상기한 "링들"이 배치될 수 있다. 이때 각각의 링은 다른 도파로를 외부결합하도록 조절된다. 본 발명에 따른 같은 다수의 검출기가 상기 탭오프된 도파로(96)을 따라 분산 배치되어 다파장 광 검출기를 형성할 수 있다. 상기한 다파장 실시 예는 일 예일 뿐이며, 다양한 다른 형태의 다파장 광 검출 배열구조가 형성될 수 있다. 예를 들면, 계단격자(Echelle grating) 또는 직선 도파로 격자구조를 기본으로 하는 다중 파장 광 검출기가 본 발명의 실리사이드 스트립 광검출기 구조를 이용하여 형성될 수 있다.
도 10은 본 발명의 결합 도파로 광 검출기 구조(100)를 도시하고 있는 도면으로서, 상기 구조는 한 쌍의 결합 도파로(102, 104)을 포함한다. 제 1 광 검출기(106)가 상기 도파로(104)를 따라 배치되어 광신호의 투과된 파워를 측정하며, 제 1 광 검출기(108)가 상기 도파로(104)을 따라 배치되어(반대방향으로) 광신호의 반사된 파워를 측정한다. 도시하는 바와 같이, 광도파로 기반의 결합영역(110)이 전파되는 입력 신호의 일부가 도파로(104) 내에 약하게 결합되도록 상기 도파로(102, 104) 사이에 형성되는데, 상기 광신호의 일부는 상기 도파로(102) 내에 유지된 후 광출력신호로서 상기 도파로(102)을 빠져나간다. 상기 도파로(104) 내에 결합된 광학 에너지의 일부는 소정의 파워레벨이 광출력 신호 내에 유지될 수 있도록 도파로 제조 공정에 의해서 제어될 수 있다.
본 발명의 도파로 기반 광 검출기의 또 따른 장점은 매우 좁은 영역 내에 광을 집중시킬 수 있다는 데 있다. 상기 도파로 검출기 구조는, 예를 들면, 포토닉(photonic) 와이어 또는 다른 일체로 된 광학 부품상에 제조될 수 있다. 이것은 매우 작은 영역에 광을 집속 시키는데 이용될 수 있다. 이 경우, 도파로 검출기의 활성영역을 감소시키게 되어 암전류를 감소시키게 된다. 도 11은 이러한 장점을 보여주고 있는 장치의 일 예를 도시하고 있는 등각 투상도 이다. 도시하는 바와 같이, 평행한 광입력 빔(I)이 SOI 구조(124)의 평탄한 SOI 막(122)내에 형성된 널빤지 구조의 도파로(120)을 따라 전파된다. 이 전파되는 빔은 상기 평탄한 SOI막(122)의 선택된 부분을 에칭하여 형성되는 반사형 파라볼릭(parabolic) 거울 구조(123)와 충돌한다. 그 후, 절열물질(126)이 이 구조를 다시 평탄하게 하고 상기 파라볼릭 거울 구조(123)와의 광학 경계를 형성하기 위하여 상기 에칭된 영역 내에 배치된다. 그러면, 상기 파라볼릭 거울 구조(123)로부터 반사된 광학 빔이 도 11에서 도시하는 바와 같이 본 발명에 따른 광 검출기의 상대적으로 작은 실리사이드 스트립(128) 내로 집속 된다. 유리하게, 상기 입력광학 신호의 집속은 실리사이드 스트립(128)의 단위면적당 흡수되는 에너지를 증가시키고 마찬가지로 상기 검출기의 면적을 감소시키고, 그에 따라 상기 암전류가 감소 된다. 선택적으로, 상기 검출기는 진행파 장치로 설계될 수 있다.
본 발명의 검출기 장치의 진행파 장치에서, 광의 작은 일부만 흡수하도록 설계된 도파로상에 배치되어 상기 입력광의 나머지부분이 상기 도파로를 통하여 계속 전파될 수 있도록 한다. 상기 얇은 실리사이드 스트립의 길이를 따라 광을 흡수하 는 것은 거의 기하급수적인 함수로서 상기 도파로를 통하여 지나가는 전체 광학 신호의 작은 부분을 흡수하기 위해서 매우 작은 길이만 이용된다. 따라서, 본 발명의 광 검출기의 진행 도파로 적용은 매우 작은 검출기 면적만을 이용할 수 있게 하기 때문에, 암전류의 생성이 상당히 줄어든다. 따라서, 도 11의 집속 거울 기반의 검출기 장치는 흡수되지 않은 광신호가 상기 광 도파로(129)(이 경우, 포토닉 와이어(129)로 도시됨)을 따라 계속하여 전파되는 진행파 장치로 이용될 수 있다.
본 발명에 다른 검출기 장치(130)의 또다른 진행파 장치가 도12의 정면도에 도시되고, 이 때 도 13은 검출기(130)의 등척도이다. 도시하는 바와 같이, 광신호가 평탄한 스트립 도파로 SOI 막(132)내에 결합 된다. 상대적으로 얇은 실리사이드 스트립(134)이 상기 스트립 도파로(132)의 일정 부분에 걸쳐서 배치된다. 제 1 접촉 영역(136)이 상기 실리사이드 스트립(134)에 형성되는데, 도 12 및 도 13에서 도시하는 바와 같이, 상기 평탄한 SOI 막(132)이 제 1 연장 영역(138)을 포함하도록 형성된다. 상기 제 1 접촉 영역(136)은 상기 연장 영역(138)에 배치되어 상기 접촉 영역 내로의 광신호의 흡수를 최소화한다. 유사하게, 평탄한 SOI 막(132)이 제 2 연장 영역(140)을 포함하도록 형성되어(바람직하게, 상기 스트립 도파로 막(132)을 기준으로 상기 제 1 연장 영역(138)의 반대 측에 배치되도록) 상기 제 2 접촉영역을 지지한다. 상기 제 2 접촉영역은 그 자체가 SOI 막(132)과의 접촉부가 된다. 도 12 및 도 13에서 도시되는 바와 같은 이 특별한 실시 예는 예를 들은 것뿐이며, 방출 및 반사 손실을 최소화할 수 있는 다른 연장영역의 구조도 가능하다. 설계에 있어서 그러한 변형은 본 발명의 사상과 범위 내에 속하는 것으로 간주 된 다.
(원치않은 암전류를 감소시키도록 되어 있는) 본 발명의 검출기의 실리사이드 스트립의 표면적을 줄이기 위하여, 상기 검출기는 "다중-투과(multi-pass)" 장치로 형성될 수 있는데, (진행광이 흡수되는) 상기 검출기의 길이가 최소화되며, 흡수되지 않은 광(즉, 상기 영향을 받지 않은 검출기를 투과하는 광)의 일부는 상기 검출영역 내로 다시 들어간다. 도 14는 본 발명의 다중-투과 도파로 기반의 적외선 검출기를 형성하는 장치의 일 예를 도시하고 있다. 이 장치에서, 평탄한 SOI 도파로 막(140)이 원형 단면(142)을 가지도록 형성되며, 본 발명의 실리사이드 스트립 광 검출기(144)는 도시하는 바와 같이 원형 단면(142) 내에 배치된다. 이 장치에서, 출력 포트(146)에서 검출기(144)를 나오는 흡수되지 않은 광이 상기 원형 단면(142)을 따라 전파된 후, 그 출력 포트(148)에서 검출기(144) 내로 다시 들어간다.
또 다른 다중-투과 장치가 도 15에 도시되어 있는데, 평탄한 SOI 막 도파로(150)을 따라 전파되는 광신호가 그 입력포트(154)에서 실리사이드 스트립 광 검출기(152) 내로 유입된다. 광신호의 흡수되지 않은 부분은 출력 포트(156)에서 광 검출기(152)를 빠져나간다. 그 후에, 상기 흡수되지 않은 광신호는 반사 경계(158)(예를 들면, 격자구조)와 충돌한 다음, 두 번째로 상기 검출기(152)를 통과하기 위하여 상기 도파로(150)을 따라 출력포트(156) 내로 역으로 광신호를 보낸다. 따라서, 광신호의 또 다른 부분이 실리사이드 스트립 광 검출기(152) 내로 흡수되어 관련 광 전류를 생성한다. 또 다른 실시 예에서, 상기 본 발명의 광 검출기 는 광도파로 기반의 파브리-페롯 케비티(Fabry Perot cavity)의 중심에 위치된다. 다양한 다른 다중-투과 장치들이 가능하며, 이 변형들은 본 발명의 사상과 범위 내에 포함되는 것으로 간주 된다.
바람직하게, 본 발명의 상기 도파로 기반의 적외선 광 검출기는 SOI 플렛폼상에서 만들어진 다양한 다른 광전자 장치와 결합될 수 있다. 또 16은 그러한 일례의 장치를 도시하고 있는데, 광학 장치(160)는 평탄한 SOI 도파로 막(162) 및 폴리실리콘 막(164)을 포함하는데, 상기 폴리실리콘 막(164)은 광학모드가 지지되는 영역 내에 상기 평탄한 SOI 막(162)의 일부가 겹쳐지도록 배치된다. 상대적으로 얇은 게이트 절연 영역(166)이 시 두 막들의 상기 겹쳐지는 영역들 사이에 인터페이스로서 형성된다. 도시하는 바와 같이, 실리사이드 스트립(168)이 광학 모드의 "테일"부가 실리사이드를 차단하고 광전류를 생성하도록 상기 겹쳐진 영역에 충분히 가깝게 상기 SOI 막(162)의 노출된 부분에 걸쳐서 형성된다 (필요한 전기 접촉부는 이 실시 예에서 도시되지 않음). 도 16의 그것과 유사한 기능을 가지는 다양한 다른 구조들도 본 발명의 상기 도파로 기반의 광 검출기를 포함하도록 형성된 수 있는데, 이러한 많은 구조들이 2004년 3월 8일에 출원된 본 출원인의 출원번호 10/795/,748과 2004년 3월 23일에 출원된 출원번호 10/806,738에 개시되어 있다. 일반적으로, 본 발명의 광 검출기의 실리사이드 스트립은 단일의 광학장치를 형성하기 위하여 실질적으로 모든 폴리-로디드(poly-loaded) 도파로 구조의 SOI 막위에 배치될 수 있다.
도 17은 본 발명의 SOI 기반의 실리사이드 스트립과 결합된 광학전자 장 치(170)의 일 예를 도시하고 있다. 이 경우, 상기 SOI 구조 내에 증폭기 구조가 형성될 수 있다. 도 18은 증폭기 장치(170)의 일 예를 도시하고 있는 등각 투상도이다. 도시하는 바와 같이, 장치(170)는 본 발명에 따라 형성된 실리사이드 스트립 광 검출기(172)를 포함하며, 이 광 검출기(172)는 SOI구조(178)의 SOI 막(176)의 일부 상측에 배치되는 실리사이드 스트립(174)을 포함한다 (도 18에 도시하는 바와 같이). 상기 광 검출기(172)로부터의 광전류 출력은 입력 전류를 출력 전압으로 변환하는 역할을 하는 투과임피던스(transimpedance) 증폭기(180)에 입력으로서 가해진다. 투과임피던스 증폭기의 제조가 상대적으로 CMOS 공정과 직접 관련되는 만큼, 이러한 증폭기는 본 발명의 광 검출기(172)과 수비게 일체화될 수 있다. 바람직하게, "더미(dummy)" 광 검출기(184)가 상기 광 검출기(172)와 일체화되어 도시하는 바와 같이 상기 트랜스임피던스 증폭기(180)에 가해지는 광 전류 입력을 균형화시켜 암전류와 관련된 입력잡음을 감소시키는데 이용된다. 도 18을 참조하면, 제 2 실리사이드 스트립(186)이 상기 제 1 실리사이드 스트립(174)과 나란하게 배치되어 있는 것이 도시되어 있는데, 상기 제 2 스트립(186)과 관련된 상기 SOI 막(176)의 영역 내에 결합된 입력 광신호는 없다. 따라서, 상기 제 2 실리사이드 스트립(186)에 의해서 검출되는 모든 광전류는 입력으로서 광전류를 상기 증폭기(180)에 가하기 전에 상기 광 검출기(172)의 광전류 출력으로부터 추출될 수 있는 "잡음(noise)"(암전류) 신호가 된다. 다이오드(184)를 추가하여 상기 광검출기(172)의 암전류를 상기 전체 신호전류로부터 추출해낼 수 있다. 그 결과, 암전류에 대한 실질적인 신호전류의 비가 상대적으로 낮은 상황에서 상기 장치의 낮은 전류민감도를 증가시키게 된다. 상기 검출기들(172, 184) 사이의 부정합을 감소시키기 위해 특별 조치가 취해져야 하는데, 상기 검출기(184)는 바람직하지 않은 광전류를 생성할 수 있는 "이탈(stray)"광으로부터 차폐되어야 한다(요소 185 참조). 이러한 차폐는 상기 더미 검출기 상부 및 주변에 매우 높은 흡수성을 가지는 영역(금속배선, 실리사이드 영역, 및/또는 높은 도핑영역)을 위치시킴으로써 이루어질 수 있다.
도 19는 본 발명의 실시사이드 광 검출기와 일체화된 "더미" 검출기를 이용하는 또 다른 장치의 일 예를 도시하고 있는 개략도로서, 이 경우, 본 발명의 상기 실리사이드 스트립 광 검출기(190)로부터 출력되는 광전류가 입력으로서 제 1 일체화된 트랜스임피던스 증폭기(192)에 가해지며 상기 "더미" 광 검출기(194)로부터 출력되는 "광전류"(잡음)은 입력으로서 제2 일체화된 트랜스임피던스 증폭기(196)에 가해진다. 상기 증폭기(192, 196)로부터의 "차등(differential)" 전압출력은 상기 출력 신호로부터의 암전류와 관련된 모든 전압을 제거한다. 도 20은 "더미" 광 검출기를 이용하는 또 다른 장치의 일 예를 도시하고 있는데, 이 경우, 차등 증폭기(200)를 포함하며, 본 발명의 실리사이드 스트립 광 검출기(210)는 증폭기(200)의 제 1 입력단(212)에 결합 되고 "더미" 광 검출기(214)는 증폭기(200)의 제 2 입력단(216)에 결합 된다. 상기 증폭기(200)에 의해서 생성되는 출력전압은 암전류 값에 영향을 받지 않는다.
상기한 모든 증폭기들은 당해 기술분야에서 잘 알려진 입력 바이어스 전류 제거 기술을 이용한다. 또한, 피드백 요소들이 증폭기 오프셋(off-sets)을 제거하기 위하여 제공된다. 암전류 값을 평균화하기 위하여 다중 "더미" 검출기가 이용될 수 있다.
이 상에서 설명한 다양한 검출기 구조들은 연속 검출 모드, 신호 인티그레이션(integration) 모드, 또는 동시 검출 모드에서 작동될 수 있다. 상기 검출기 구조가 CMOS 제조공정을 이용하여 제조될 수 있기 때문에, 온칩 클럭-데이터-리커버리(on-chip clock-data-recover (CDR)) 회로를 이용하여 10 Gb/s 이상의 매우 높은 속도의 데이터 신호를 동시에 검출하는 것이 가능하게 된다.
상기한 본 발명의 실시 예들은 예로서 설명된 것으로서 본 발명의 범위를 한전하고나 제한하지 않으며, 첨부된 청구범위에 의해서 정의된다.

Claims (42)

  1. 쇼트키 장벽과 광도파로를 가지는 실리콘-온-인슐레이터(SOI) 플렛폼과 일체화된 실리콘계 적외선 광 검출기를 포함하는 모놀리식 배열체(monolithic arrangement)에 있어서, 상기 모놀리식 배열체는,
    광신호의 전송을 지원하는 광도파로의 적어도 일부를 형성하며 그리고 1 마이크로 이하의 두께를 가지는 평탄한 SOI 표면 막을 가지는 SOI 구조와;
    상기 광도파로를 가지는 쇼트키 장벽을 형성하며 그리고 상기 광도파로 내에서 전파방향을 따라 상기 평탄한 SOI 막의 일부 상측으로 배치되는 금속 스트립과;
    상기 평탄한 SOI 막상에 배치되는 제 1 옴 접촉부; 그리고
    상기 금속 스트립상에 배치되는 제 2 옴 접촉부로서, 상기 제 1 및 제 2 옴 접촉 사이에 바이어스 전압을 가하면, 상기 광신호가 상기 광도파로를 따라 전파됨에 따라 상기 금속 스트립과 충돌하는 광신호의 일부로서 실리사이드로부터 출력되는 광전류를 생성하는 모놀리식 배열체.
  2. 제1항에 있어서,
    상기 평탄한 SOI 막은 단결정 실리콘을 포함하는 모놀리식 배열체.
  3. 제1항에 있어서,
    상기 평탄한 SOI 막은 변형 장벽 결정화 실리콘을 포함하는 모놀리식 배열 체.
  4. 제1항에 있어서,
    상기 평탄한 SOI 막은 Si-Ge를 포함하는 모놀리식 배열체.
  5. 제1항에 있어서,
    상기 평탄한 SOI 막은 도핑된 모놀리식 배열체.
  6. 제5항에 있어서,
    상기 평탄한 SOI 막은 p-형으로 도핑된 모놀리식 배열체.
  7. 제5항에 있어서,
    상기 평탄한 SOI 막은 n-형으로 도핑된 모놀리식 배열체.
  8. 제5항에 있어서,
    상기 평탄한 SOI 막은 차이가 나도록 도핑 되어, 그에 따라 생기는 전계가 쇼트키 장벽을 넘어 상기 평탄한 SOI 막내로 주입되는 캐리어의 모음과 이송을 개선하는 모놀리식 배열체.
  9. 제1항에 있어서,
    상기 제 1 및 제 2 옴 접촉은 상기 평탄한 SOI 막의 상면위로 동일한 높이로 배치되는 모놀리식 배열체.
  10. 제10항에 있어서,
    상기 메탈 스트립은 실리사이드 스트립을 포함하는 모놀리식 배열체.
  11. 제11항에 있어서,
    상기 실리사이드 스트립은 플래티넘, 코발트, 티타늄, 탄탈럼, 텅스텐, 니켈, 몰리브덴으로 이루어지는 군중에서 선택된 금속을 이용하여 형성되는 모놀리식 배열체.
  12. 제11항에 있어서,
    상기 실리사이드 스트립은 코발트 실리사이드를 포함하는 모놀리식 배열체.
  13. 제10항에 있어서,
    상기 실리사이드는 단결정 실리사이드를 포함하는 모놀리식 배열체.
  14. 제10항에 있어서,
    상기 실리사이드는 다결정 실리사이드를 포함하는 모놀리식 배열체.
  15. 제1항에 있어서,
    상기 금속 스트립은, 전파되는 광신호가 상기 금속 스트립의 하부에 놓여지는 광도파로의 일부에 들어감에 따라 이 전파되는 광신호에 의해 나타나는 유효 굴절률을 점진적으로 변화시키기 위하여, 광반사를 감소시키는 테이퍼진 입력 영역을 포함하는 모놀리식 배열체.
  16. 제1항에 있어서,
    관련 암전류를 감소시키고 실온에서의 작동을 가능하게 하기 위하여, 상기 금속 스트립은 SOI 막의 어떤 코너부 또는 가장자리부와도 겹치지 않는 모놀리식 배열체.
  17. 제1항에 있어서,
    관련 암전류를 감소시키고 실온에서의 작동을 가능하게 하기 위하여, 상기 금속 스트립은 라운드진 코너와 가장자리를 가지도록 형성되는 모놀리식 배열체.
  18. 제1항에 있어서,
    상기 SOI 막 내의 광도파로는 광학 탭구조를 포함하며, 상기 금속 스트립은 상기 광학 탭구조의 탭오프된 도파로부 위에 배치되는 모놀리식 배열체.
  19. 제1항에 있어서,
    상기 광학 탭구조는 Y-스플리터 도파로 구조를 포함하며, 상기 금속 스트립은 상기 Y-스플리터 도파로의 제 1 다리에 배치되는 모놀리식 배열체.
  20. 제18항에 있어서,
    상기 광학 탭구조는 링 형상의 공진기 도파로 구조를 포함하며, 이 공진기 도파로 구조는 적어도 하나의 원형의 파장-선택형 도파로를 가지는 한 쌍의 평행한 도파로를 포함하고, 상기 파장-선택형 도파로는 상기 한 쌍의 평행한 도파로 사이에 배치되며, 상기 금속 스트립은 상기 적어도 하나의 원형 도파로에 의해서 외부결합된 광신호를 입력으로 받기 위하여 상기 평행한 도파로중 하나의 일부 상부로 배치되는 모놀리식 배열체.
  21. 제20항에 있어서,
    상기 광학탭구조의 링 형상의 공진기 구조는 다중-파장작동을 할 수 있도록 형성되며 그리고 다수의 원형 파장-선택형 도파로를 포함하며, 이 각각의 파장-선택형 도파로는 차등 파장을 외부결합하도록 조절되는 모놀리식 배열체.
  22. 제18항에 있어서,
    상기 광학 탭구조는 투과된 광신호를 집적하도록 배치되는 제 1 금속 스트립과 반사된 광신호를 집적하도록 배치되는 제 2 금속 스트립을 포함하는 모놀리식 배열체.
  23. 제1항에 있어서,
    상기 제 1 및 제 2 옴 접촉부는 상기 광도파로에 대하여 전파되는 광신호의 일부가 광 검출기에 의해서 흡수되지 않고 유지되도록 배치되어 진행파 광 검출기를 형성하는 모놀리식 배열체.
  24. 제23항에 있어서,
    상기 SOI 막은 상기 광도파로의 대향면 형성되는 제 1 및 제 2 연장영역을 포함하도록 형성되며, 상기 제 1 옴접촉부는 상기 제 1 연장영역에 위치되며 상기 제 2 옴접촉부는 상기 제 2 연장 영역에 위치되는 모놀리식 배열체.
  25. 제24항에 있어서,
    상기 제 1 및 제 2 연장영역은 광학 반사 및 방출손실을 최소화하는 구조를 나타내도록 형성되는 모놀리식 배열체.
  26. 제1항에 있어서,
    상기 모놀리식 배열체는 상기 SOI 막내에 형성되는 가드링 구조를 더욱 포함하며, 상기 가드링 구조는 그 상부의 금속 스트립의 가장자리부의 바로 아래에 배치되며, 상기 SOI 막은 제 1 전도형(conductivity type)이며 상기 가드링구조는 제 1 전도형과 반대의 제 2 전도형인 모놀리식 배열체.
  27. 제1항에 있어서,
    상기 SOI 막과 동일한 전도형으로 이루어지며 상기 상부에 놓이는 금속 스트립으로부터 분리된 영역에서 상기 SOI 막내에 형성된 제 1 접촉영역과;
    상기 제 1 접촉영역과 물리적으로 접촉하도록 배치되는 제 1 금속 전도체와;
    상기 SOI 막과 반대의 전도형으로 이루어지며 상기 상측의 금속 스트립하부의 SOI 막내에 형성되는 제 2 접촉영역과; 그리고
    상기 제 2 접촉영역 위에 놓이는 금속 스트립의 가장자리와 물리적으로 접촉하도록 배치되는 제 2 금속 전도체를 더욱 포함하는 모놀리식 배열체.
  28. 제27항에 있어서,
    상기 접촉영역에서 광신호의 흡수를 최소화하기 위하여 상기 제 1 및 제 2 접촉영역은 상기 SOI 막내에 형성되는 모놀리식 배열체.
  29. 제1항에 있어서,
    상기 광도파로는 상기 전파되는 광신호가 상기 금속 스트립 하부를 한 번 이상 투과하도록 형성되어, 다중투과 광 검출기를 형성하는 모놀리식 배열체.
  30. 제29항에 있어서,
    상기 광도파로는 흡수되지 않은 광신호의 적어도 일부를 흡수하며 이 흡수되 지 않은 광신호를 상기 도파로를 타라 되돌려 보내 상기 금속 스트립 하부를 두 번째로 투과하도록 하기 위하여 상기 금속 스트립과 떨어져 배치되는 반사 부재를 포함하는 모놀리식 배열체.
  31. 제29항에 있어서,
    상기 광도파로는 원형의 단면을 포함하도록 형성되며, 상기 금속 스트립은 상기 원형단면 상부에 배치되어 흡수되지 않은 광신호가 상기 원형 도파로 단면 둘레를 다수 회 전파하도록 하여 상기 금속 스트립 하부를 다수 회 투과하도록 하는 모놀리식 배열체.
  32. 제1항에 있어서,
    상기 SOI구조는 상기 광도파로를 따라 전파되는 광신호의 특성을 변화시키기 위하여 별도의 광학 부품을 포함하도록 형성된 모놀리식 배열체.
  33. 제32항에 있어서,
    상기 SOI 구조는 전파되는 광학빔을 작을 스폿 크기 내에 되돌려보내 집속하기 위하여 상기 광신호 경로를 따라 형성되는 집속 반사 부재를 더욱 포함하며, 상기 금속 스트립은 상기 집속 반사 부재의 초점에 배치되는 모놀리식 배열체.
  34. 제33항에 있어서, 상기 금속 스트립의 크기 및 관련 접촉들은 전파되는 신 호의 일부만을 흡수하도록 형성되어, 나머지 흡수되지 않은 신호가 상기 광신호 경로를 따라 전파될 수 있도록 하는 모놀리식 배열체.
  35. 제32항에 있어서,
    상기 SOI 구조는 전파되는 신호의 광학 모드의 적어도 일부가 상기 금속 스트립에 의해 흡수될 수 있도록 상기 금속 스트립에 이웃하여 배치되는 폴리-로디드 광학 부재를 더욱 포함하는 모놀리식 배열체.
  36. 제32항에 있어서,
    상기 SOI 구조는 상기 모놀리식 배열체에서 적어도 하나의 "더미" 검출기로서 역할을 하기 위하여 상기 광 검출기 금속 스트립과 동일하게 형성된 적어도 하나의 추가적인 금속 스트립을 포함하는 모놀리식 배열체.
  37. 제36항에 있어서,
    상기 적어도 하나의 추가적인 금속 스트립은 상기 광입력 신호와 차폐 되도록 유지되어 상기 관련 더미 검출기가 상대적으로 낮은 암전류 값을 제공하도록 하는 모놀리식 배열체.
  38. 제1항에 있어서,
    상기 제 1 및 제 2 옴접촉부는 각각 실리사이드 물질을 포함하는 모놀리식 배열체.
  39. 제38항에 있어서,
    상기 제 1 및 제 2 옴접촉부는 상기 금속 스트립과 동일한 실리사이드 물질을 포함하는 모놀리식 배열체.
  40. 제38항에 있어서,
    상기 제 1 및 제 2 실리사이드 옴 접촉부는 상기 금속 스트립을 형성하기 위해 이용되는 물질과 다른 실리사이드 물질을 포함하는 모놀리식 배열체.
  41. 제1항에 있어서,
    상기 제 1 옴 접촉부는 상기 접촉영역 내에서 상기 광신호의 흡수가 최소화 되도록 위치되는 모놀리식 배열체.
  42. 제1항에 있어서,
    상기 제 2 옴접촉부는 상기 접촉영역 내에서 상기 광신호의 흡수가 최소화 되도록 위치되는 모놀리식 배열체.
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