KR20060129485A - 인화 붕소계 반도체 발광 소자 - Google Patents
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Abstract
본 발명은 실리콘 단결정 기판, 상기 기판 표면상에 형성되고 쌍 결정을 포함하는 제 1 입방정 인화 붕소계 반도체층, 육방정 Ⅲ족 질화물 반도체로 이루어지고 상기 제 1 입방정 인화 붕소계 반도체층 상에 형성된 발광층, 및 상기 발광층 상에 형성되고 쌍 결정을 포함함과 아울러 상기 제 1 입방정 인화 붕소계 반도체층과는 전도 타입이 상이한 제 2 입방정 인화 붕소계 반도체층을 포함하는 인화 붕소계 반도체 발광 소자를 제공한다.
인화 붕소계 반도체 발광 소자
Description
본 출원은 35 U.S.C.§111(b)에 따라 2004년 3월 17일에 출원된 미국 가출원 No. 60/553,531의 출원일의 35 U.S.C.§119(e)(1)에 따른 혜택을 주장하는 35 U.S.C.§111(a)하에 출원된 출원이다.
본 발명은 격자 부정합 구조임에도 불구하고 소자가 고 강도의 발광을 할 수 있는 넓은 밴드갭을 나타내는 인화 붕소계 반도체층이 형성된 인화 붕소계 반도체 발광 소자에 관한 것이다.
종래, n형 또는 p형 인화 붕소(BP)계 반도체층은 발광 다이오드(LEDs) 및 레이저 다이오드(LDs)를 제조하기 위해 이용되었다. 예를 들면, 일본 특허 공개 평5-283744에서는 실리콘 기판과, 실리콘(Si)이 고의적으로 첨가됨과 아울러 질화 알루미늄 갈륨(AlGaN)층이 상기 기판상에 연속적으로 형성된 n형 BP층을 포함하는 반도체 구조로 제조된 청색 LED가 개시되어 있다. 또한, 상기 종래 기술에는 LED를 제조하기 위해 마그네슘(Mg)을 도핑한 p형 BP층이 컨택트 층(contact layer)으로서 이용되고 있는 것이 개시되어 있다(상기 종래 기술의 문단[0023] 참조).
상기한 바와 같이, 화합물 반도체 발광 소자를 제조하기 위해 실온에서 2.0eV의 밴드갭을 나타내는 인화 붕소는 AlXGaYIn1 -X- YN(0≤X≤1, 0≤Y≤1)등의 Ⅲ족 질화물 반도체층과 함께 이용되고 있다(예를 들면, 일본 특허 공개 평2-288388 참조). 넓은 밴드갭에 상응하는 파장의 청색 발광을 하는 상기 LED에 있어서, 인화 붕소층은 클래드 층(cladding layer) 또는 그 유사한 층으로서 기능하기 보다는 특히, Ⅲ족 질화물 반도체층이 성장된 베이스층으로서 기능한다(일본 특허 공개 평5-283744의 문단[0013] 참조).
베이스층으로서 기능하는 인화 붕소층이 실리콘 단결정 기판과 같은 결정 기판 상에 형성될 경우에 있어서, 에피택셜 성장된 인화 붕소층 표면의 면 방위(plan orientation)는 기판 표면의 결정면 방위에 따라 결정된다는 것이 알려져 있다. 예를 들면, 일본 특허 공개 평5-283744의 문단[0025]에 (100) 인화 붕소층이 실리콘 기판의 (100) 결정면 상에 성장되어 있고, 입방정 AlGaInN층이 (100) 인화 붕소층의 (100) 결정면 상에 성장되어 있는 것이 개시되어 있다. 한편, (111) 인화 붕소층이 실리콘 기판의 (111) 결정면 상에 성장되어 있고, 육방정 AlGaInN층이 (111) 인화 붕소층의 (111) 결정면 상에 성장되어 있다는 것이 알려져 있다.
발광층 또는 그 유사한 층을 위해 기대되고 있는 입방정 AlGaInN층은 육방정 Ⅲ족 질화물 반도체층 보다 다소 불안정한 구조를 가진다(일본 특허 공개 평5-283744의 문단 [0002] 참조). 따라서, 육방정 Ⅲ족 질화물 반도체에 비해 상기 입방정 반도체는 안정된 상태에서 형성될 수 없다는 문제점이 있다.
상기한 바와 같이, 실리콘 기판의 (111) 결정면 상에 형성된 인화 붕소층의 (111) 결정면 상에서 보다 안정된 결정 구조를 가지는 육방정 AlGaInN층을 성장시키기 위한 노력이 계속되어 왔다. 그러나, 입방정을 포함하지 않는 육방정 결정층 부분은 단지 인화 붕소 베이스층과의 접합 계면으로부터 50㎚미만의 두께까지의 제한된 부분에서만 형성된다(일본 특허 공개 평5-283744의 문단 [0025] 참조).
즉, (111) 실리콘 기판을 가지는 인화 붕소계 반도체층 상에 육방정 Ⅲ족 질화물 반도체층을 충분한 두께로 형성하려고 해도 실제 상기 반도체층의 형성은 곤란하다는 문제점을 가진다.
본 발명은 상기한 바를 감안하여 이루어진 것이다. 따라서, 본 발명의 목적은 고 결정성의 육방정 Ⅲ족 반도체층이 실리콘 기판 상에 형성된 인화 붕소계 반도체층 상에 충분한 두께로 형성되어 고 발광 강도를 발휘하는 인화 붕소계 반도체 발광 소자를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 실리콘 단결정 기판, 상기 기판 표면상에 형성되고 쌍 결정(twins)을 포함하는 제 1 입방정 인화 붕소계 반도체층, 육방정 Ⅲ족 질화물 반도체로 이루어지고 상기 제 1 입방정 인화 붕소계 반도체층 상에 형성된 발광층, 및 상기 발광층 상에 형성되고 쌍 결정을 포함함과 아울러 상기 제 1 입방정 인화 붕소계 반도체층과는 전도 타입이 상이한 제 2 입방정 인화 붕소계 반도체층을 포함하는 인화 붕소계 반도체 발광 소자를 제공한다.
제 2 발명은 상기 제 1 발명에 기재된 소자에 있어서, 상기 기판은 (111) 결정면을 가지는 (111)-실리콘 단결정 기판이고, 상기 제 1 입방정 인화 붕소계 반도체층은 상기 (111) 결정면 상에 형성되어 있다.
제 3 발명은 상기 제 2 발명에 기재된 소자에 있어서, 상기 제 1 입방정 인화 붕소계 반도체층은 상기 실리콘 단결정의 [110] 방향과 평행한 [110] 방향을 가진다.
제 4 발명은 상기 제 2 또는 제 3 발명에 기재된 소자에 있어서, 상기 제 1 입방정 인화 붕소계 반도체층은 (111)-실리콘 단결정 기판의 (111) 결정면과 접촉하는 접합 영역에 쌍결정면(twinning plane)으로서 기능하는 (111) 결정면을 가진 (111) 쌍결정(twins)을 포함한다.
제 5 발명은 상기 제 1 내지 제 4 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 1 입방정 인화 붕소계 반도체층은 불순물이 고의적으로 첨가되어 있지 않은 언도핑 층(undoped layer)이다.
제 6 발명은 상기 제 1 내지 제 5 발명 중 어느 하나에 기재된 소자에 있어서, 상기 발광층은 상기 제 1 입방정 인화 붕소계 반도체층의 [110] 방향과 평행한 [-2110] 방향을 가지고, 전방 표면으로서 기능하는 (0001) 결정면을 가진다.
제 7 발명은 상기 제 1 내지 제 6 발명 중 어느 하나에 기재된 소자에 있어서, 상기 발광층은 인 원자 농도 프로파일이 바닥으로부터 그 두께 방향으로 점차 감소하고 있다.
제 8 발명은 상기 제 6 발명에 기재된 소자에 있어서, 제 2 입방정 인화 붕소계 반도체층은 상기 발광층의 [-2110] 방향과 평행한 [110] 방향을 가진다.
제 9 발명은 상기 제 6 내지 제 8 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 2 입방정 인화 붕소계 반도체층은 상기 발광층의 (0001) 결정면과 접촉하는 접합 영역에 쌍결정면으로서 기능하는 (111) 결정면을 가진 (111) 쌍결정을 포함한다.
제 10 발명은 상기 제 6 내지 제 9 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 2 입방정 인화 붕소계 반도체층은 불순물이 고의적으로 첨가되어 있지 않은 언도핑 층이다.
제 11 발명은 상기 제 1 내지 제 10 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 1 및 제 2 입방정 인화 붕소계 반도체층은 실온에서 2.8eV 이상의 밴드갭을 나타낸다.
제 12 발명은 상기 제 1 내지 제 11 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 1 및 제 2 입방정 인화 붕소계 반도체층은 클래드층으로서 기능하도록 형성된다.
제 13 발명은 상기 제 1 내지 제 11 발명 중 어느 하나에 기재된 소자에 있어서, 상기 제 2 입방정 인화 붕소계 반도체층은 발광층으로부터 발광을 외부로 투과시키는 윈도우층(window layer)으로서 기능하도록 형성된다.
제 14 발명은 상기 제 1 내지 제 11 발명 중 어느 하나에 기재된 소자에 있어서, 제 2 입방정 인화 붕소계 반도체층은 소자 구동 전류를 확산시키는 전류 확산층으로서 기능하도록 형성된다.
제 15 발명은 상기 제 1 내지 제 11 발명 중 어느 하나에 기재된 소자에 있어서, 제 2 입방정 인화 붕소계 반도체층은 전극을 형성하기 위한 콘택트 층(contact layer)으로서 기능하도록 형성된다.
본 발명에 의한 인화 붕소계 반도체 발광 소자는 실리콘 단결정 기판, 상기 실리콘 단결정 기판의 표면 상에 형성되고 쌍 결정을 포함하는 제 1 입방정 인화 붕소계 반도체층, 육방정 Ⅲ족 질화물 반도체로 이루어지고 상기 제 1 입방정 인화 붕소계 반도체층 상에 형성된 발광층, 및 상기 발광층 상에 형성되고 쌍 결정을 포함하는 제 2 입방정 인화 붕소계 반도체층으로 이루어진다. 즉, 실리콘 단결정 기판 상에 격자 부정합이 높은 제 1 입방정 인화 붕소계 반도체층을 성장시킬 때에 쌍결정이 상기 제 1 입방정의 인화 붕소계 반도체층의 접합 영역내에 포함됨으로써, 상기 층과 상기 기판 사이의 격자 부정합이 완화될 수 있다. 그리고, 육방정 Ⅲ족 질화물 반도체 발광층이 격자 부정합이 완화된 제 1 입방정 인화 붕소계 반도체층 상에 형성된다. 따라서, 이와 같이 형성된 발광층은 우수한 결정성을 가지며, 충분한 층 두께로 이루어짐으로써 고 발광 강도를 발휘할 수 있다.
육방정 Ⅲ족 질화물 반도체 발광층 상에 제 2 입방정 인화 붕소계 반도체층을 성장시킬 때에 쌍결정이 제 2 입방정 인화 붕소계 반도체층의 접합 영역내에 포함됨으로써, 상기 발광층과 상기 제 2 입방정 인화 붕소계 반도체층 간의 격자 부정합이 완화될 수 있어 제 2 입방정 인화 붕소계 반도체층의 격자 부정합을 감소시킨다. 따라서, 국소적인 브레이크다운(breakdowns)이 거의 없는 블록킹 전압(blocking voltage) 특성이 우수한 발광 소자를 제조할 수 있다.
본 발명의 상기 및 기타 목적, 특성, 이점은 첨부 도면을 참조하여 후술되는 발명의 상세한 설명으로부터 당업자에게 명백해질 것이다.
도 1은 본 발명에 의한 더블 헤테로 (DH) 접합 구조의 LED를 제작하기 위해 사용된 적층 구조체의 개략 단면도이다.
이어서, 본 발명의 실시형태가 상세히 설명될 것이다.
본 발명의 인화 붕소계 반도체는 필수 구성요소로서, 붕소(B)와 인(P)을 포함한다. 예를 들면, BαAlβGaγIn1 -α-β-γP1 -δAsδ(0 <α≤1, 0≤β<1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1), BαAlβGaγIn1 -α-β-γP1 -δNδ(0 <α≤1, 0≤β<1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1), 단량체의 인화 붕소(BP), 인화 붕소, 인화 붕소 갈륨 인듐[BαGaγIn1 -α-γP(0 <α≤1, 0≤γ<1)], 및 질화 인화 붕소[BP1 -δNδ(0≤δ<1)]와 비화 인화 붕소[BαP1 -δAsδ(0≤α≤1, 0≤δ≤1)] 등의 복수의 Ⅴ족 원소를 포함하는 혼합 결정 화합물이 포함된다.
그림-소머펠드 규칙(Grimm-Sommerfeld's rule)[Lecture of Basic Industrial Chemistry 5, Inorganic Industrial Chemistry, published by Asakura Shoten, 6th edition, P.220, Feb. 25 (1973)을 참조]에 의하면, 알루미늄(Al)이나 갈륨(Ga) 등의 Ⅲ족 원소와 인(P)이나 비소(As) 등의 Ⅴ족 원소로 이루어진 Ⅲ-Ⅴ족 화합물 반도체는 입방정 섬아연광 결정형이나 육방정 월츠광 결정형(hexagonal wurtzite crystal form) 중 어느 하나를 취할 수 있다. 종래, 육방정 인화 붕소는 Ⅲ족 질화 물 반도체층을 성장시키기 위한 베이스층으로서 이용된다(상기한 일본 특허 공개 평5-283744 참조). 그러나, 본 발명에 의하면 인화 붕소계 반도체 발광 소자는 입방정 섬아연광 결정형의 인화 붕소 반도체층으로 제조된다. 입방정 섬아연광 반도체 결정에 있어서, 가전자대측의 에너지 레벨이 축퇴(縮退)된다. 따라서, 월츠광 반도체 결정에 비해 입방정 섬아연광 반도체 결정은 클래드층 또는 그 유사한 층에 적합한 p형 전도체층을 용이하게 제공한다.
본 발명은 입방정 섬아연광 결정형의 인화 붕소계 반도체층을 확실하게 얻기위해 입방정 섬아연광 결정형의 인화 붕소계 반도체층의 결정 구조와 동일한 다이아몬드형 결정 구조를 가진 실리콘 단결정 기판을 사용한다. 할로겐 법, 하이드라이드 법, MOCVD(유기 금속 화학적 기상 퇴적) 또는 그 유사 방법을 통해 인화 붕소계 반도체층이 실리콘(Si) 결정 기판 상에 형성된다. 대안으로, 분자-빔 에피택셜 법을 이용할 수 있다. 예시적인 방법에 있어서, 단량체의 인화 붕소층이 트리에틸붕소[(C2H5)3B]와 포스핀(PH3)을 사용하여 MOCVD를 통해 형성된다.
실리콘 단결정 기판의 표면이 (111)과는 상이한 결정면 방위[예를 들면, (100) 또는 (110)]를 가지더라도, 적층된 (111) 결정면 구조를 가지는 (111) 인화 붕소계 반도체층은 상기한 기상 성장 수단을 통해 인화 붕소계 반도체층이 성장하는 동안 막 형성시의 원료 공급 비율(소위, Ⅴ/Ⅲ 비율)이 증가될 때 쉽게 형성될 수 있다. 그러나, 만약 (111) 실리콘 단결정 기판이 초기부터 사용되면, (111) 인화 붕소계 반도체층은 낮은 Ⅴ/Ⅲ 비로도 성장될 수 있다. 따라서, 본 발명에 있어 서, (111) 결정면을 표면으로 하는 (111) 실리콘 단결정 기판이 기판으로 사용된다. 상기 (111) 실리콘 단결정은 제 1 전도 타입을 가진다. 발광 소자에서 사용되는 적층 구조가 제조될 때, 제 1 전도 타입을 가지는 인화 붕소계 반도체층은 상기 제 1 전도 타입의 실리콘 단결정 기판 상에 퇴적된다.
(111) 결정면을 표면으로 하는 (111) 실리콘 단결정 기판의 사용에 의해, (111) 인화 붕소계 반도체층이 낮은 Ⅴ/Ⅲ 비로도 성장될 수 있다. 단결정 기판은 언도핑 상태에서 p형 BP층을 형성하는데에 유리하다. 예를 들면, MOCVD가 10 ~ 50만큼 낮은 Ⅴ/Ⅲ 비[PH3/(C2H5)3B 공급비]에서 수행될지라도 p형 (111) 인화 붕소계 반도체층은 1000℃ ~ 1200℃에서 쉽게 성장될 수 있다. 성장 온도와 Ⅴ/Ⅲ 비에 더해, 성장 속도의 정확한 제어를 통해 넓은 밴드갭을 가진 (111) 인화 붕소계 반도체층이 (111) 실리콘 단결정 기판 상에 형성될 수 있다. 성장 속도는 2 ~ 30㎚/min 에서 적절히 제어된다.
(111) 실리콘 단결정 기판 상에 (111) 인화 붕소계 반도체층(예를 들면, 단량체 인화 붕소층)의 기상(vapor-phase) 성장시에, 초기 성장 단계에서의 성장 속도가 증가될 경우 쌍결정이 기판과의 접합 부근 영역에서 효과적으로 발생된다. 실리콘 단결정과의 격자 부정합 정도가 더 클 경우에는 성장 속도가 크게 증가함 없이 기판과 접촉하는 접합 영역에서 쌍결정이 쉽게 발생된다. 예를 들면, 실리콘 단결정(격자 정수 = 5.4309Å)과 인화 붕소(격자 정수 = 4.5383Å)간의 접합 영역(즉, 격자 부정합 정도가 대략 16.4%)에서 쌍결정은 20㎚/min의 성장 속도와 대략 5×1011㎝- 2 의 면 밀도로 발생될 수 있다. 인화 붕소계 반도체층의 바닥으로부터 두께 방향으로 쌍결정의 면 밀도는 감소한다. 쌍결정의 면 밀도는 예를 들면, 투과 전자 현미경하에서 캡쳐된 단면 TEM상에서 일정 영역내의 쌍결정 수를 카운팅함으로써 결정될 수 있다.
접합 영역에서 발생된 쌍결정은 실리콘 단결정 기판과 인화 붕소계 반도체층간의 격자 부정합을 완화시킬 수 있음으로써, 우수한 결정성을 가진 인화 붕소계 반도체층을 제공할 수 있다. 입방정 섬아연광 인화 붕소계 반도체층에 있어서, 상기 쌍결정은 쌍결정면으로서 기능하는 (111) 결정면을 가지는 것이 바람직하다. 쌍결정 중에서 (111) 쌍결절은 (111) 실리콘 단결정 기판과 인화 붕소계 반도체층간의 격자 부정합을 완화시키는데에 특히 효과적이다. 인화 붕소 반도체층에서의 (111) 쌍결정의 존재여부는 전자선 회절상에서의 이상 회절 점(anomalous diffraction spot)을 기초하여 발견될 수 있다.
(111) 쌍결정의 발생으로 인해 결정성이 향상되고 넓은 밴드갭을 나타내는 (111) 인화 붕소계 반도체층은 화합물 반도체 발광 소자에 있어서 클래드층과 같은 배리어층(barrier layer)으로 사용될 수 있다. 특히, 실온에서 2.8eV이상, 바람직하게는 3.5eV이상의 밴드갭을 나타내는 인화 붕소계 반도체층이 사용되는 것이 바람직하다. 예를 들면, 상기 클래드층은 실온에서 1×1019㎝-3 이상의 캐리어 농도와 5×10-2Ωㆍ㎝이하의 저항율을 갖는 저 저항 인화 붕소계 반도체층으로 형성되는 것이 바람직하다. 클래드층을 형성하는 p형 인화 붕소계 반도체층은 50 ~ 5000㎚의 Ⅲ두께를 가지는 것이 바람직하다.
(111) 인화 붕소계 반도체로 이루어지고 (111) 실리콘 단결정 기판 상에 형성된 클래드층 또는 그 유사층은 육방정 월츠광 결정형의 Ⅲ족 질화물 반도체층 상에 형성되는 것이 효과적이다. (111) 결정면을 표면으로 하는 인화 붕소계 반도체층 상에 (0001)의 결정면 방위를 가지는 발광층 예를 들면, 질화 갈륨 인듐[GaXIn1 -XN(0≤X≤1)] 또는 질화 인화 갈륨[GaN1 -YPY(0≤Y≤1)]이 성장될 수 있다. 저면 격자의 a축 [-2110] 방향이 (111) 인화 붕소계 반도체층의 [110] 방향과 평행한 GaXIn1 -XN(0≤X≤1) 또는 그 유사 반도체는 발광층을 형성하는데에 적합하다. GaXIn1 - XN이 상이한 인듐 조성(=1-X)을 가진 복수의 상(phase)을 포함하는 다상 구조(multi-phase structure)를 가질 경우, 고 발광 강도를 나타내는 인화 붕소계 반도체 발광 소자가 효율적으로 생산된다.
제 1 입방정 인화 붕소계 반도체층(기판 상측)으로부터 제 2 입방정 인화 붕소계 반도체층(발광층 상측)을 향해 인 원자 농도를 감소시킨 Ⅲ족 질화물 반도체로 발광층을 형성하면, 제 1 입방정 인화 붕소계 반도체층과의 밀착성이 우수하고, 고 강도 발광을 하는 발광층이 형성된다. 예를 들면, 제 1 인화 붕소계 반도체층의 기상 성장이 완료된 후 성장에 사용된 인(P) 원료 가스가 성장계 외부로 서서히 배출되면서, 발광층으로서 기능하는 Ⅲ족 질화물 반도체층을 성장시키는 질소 원료 개스가 성장계 내로 점차 공급됨으로써 그레이드한(graded) 인 원자 농도를 가진 발광층을 형성할 수 있다. 이 경우에 있어서, 성장계 외부로 인 원료를 배출하는 기간을 길게 유지하면 발광층에서의 인 원자 농도의 감소 프로파일은 완만해진다. 발광층의 바닥(제 1 인화 붕소계 반도체층 측)에서의 인 원자 농도는 상기 두 층간의 접착성의 관점으로부터 5×1018㎝-3 ~ 2×1020㎝-3 이 바람직하다. 발광층의 상측(제 2 인화 붕소계 반도체층 측)에서의 인 원자 농도는 발광 강도의 관점으로부터 5×1019㎝- 3이하로 제어되는 것이 바람직하다. 발광층에서의 인 원자 농도 프로파일은 2차 이온 질량 분석(SIMS)법 등에 의해 결정될 수 있다.
상기 방위 조건을 가진 월츠광 결정형 Ⅲ족 질화물 반도체층의 (0001) 결정면은 (111) 입방정 인화 붕소계 반도체층 상에 형성되는 것이 효과적이다. (0001) Ⅲ족 질화물 반도체층[예를 들면, (0001) 표면을 가진 GaN층]이 사용될 경우, (111) 인화 붕소계 반도체층은 "더블 포지셔닝(double positioning)" 방식으로 쉽게 성장될 수 있다[P.HIRSCH et al., "ELECTRON MICROSCOPY OF THIN CRYSTAL", Krieger Pub.Com.(1977,U.S.A),P.306 참조]. [110] 방향이 [-2110] 방향과 평행한 (111) 인화 붕소계 반도체층은 적은 격자 스트레인(lattice strain)을 나타내고, 가시광(청색광, 녹색광 등)을 발광 소자의 외부로 투과시키는 클래드층 또는 윈도우층으로서 효과적으로 사용된다.
(0001) Ⅲ족 질화물 반도체층의 표면 상에 (111) 인화 붕소계 반도체층을 성장시킬 때에 (111) 쌍결정이 접합 영역내에 포함되면 매우 우수한 결정성을 가진 (111) 인화 붕소계 반도체층이 형성될 수 있다. 접합 영역에서 쌍결정을 형성하기 위해, (111) 인화 붕소계 반도체층의 성장 속도가 변경된다. 특히, (111) 인화 붕 소계 반도체층이 (111) 실리콘 단결정 기판 상에서 성장하는 경우와는 반대로, 초기 성장 단계에서의 성장 속도는 감소된다. 예를 들면, 성장 속도는 2 ~ 10㎚/min인 것이 바람직하다. 층 두께가 증가함에 따라 성장 속도가 점차 높아져(예를 들면, 20 ~ 30㎚/min) 단기간에 인화 붕소계 반도체층을 성장시킬 경우, 인(P)과 같은 고 휘발성 원소의 손실이 방지되고, 소망의 전도 타입과 캐리어 농도를 가진 인화 붕소계 반도체층을 얻을 수 있다.
(0001) Ⅲ족 질화물 반도체층 상에 형성된 넓은 밴드갭을 나타내는 (111) 인화 붕소계 반도체층은 클래드층, 윈도우층 또는 컨택트층으로 사용될 수 있다. 밴드갭이 대략 5eV를 초과할 경우 상기 반도체층과 발광층간의 에너지 레벨 갭이 과도하게 증가하고, 비록 발광의 투과성에는 유리하지만 저 순방향 전압 또는 저 역치 전압을 나타내는 인화 붕소계 반도체 발광 소자의 생산에 악영향을 끼친다. 밴드갭은 굴절율 및 소쇠 계수(消衰係數)의 파장 분산성에 기초해서 결정될 수 있다. 층 타입(예를 들면, 클래드층, 윈도우층 또는 콘택트층)에 관계없이, 불순물이 고의적으로 첨가되지 않은 언도핑된 인화 붕소계 반도체층은 도핑된 불순물의 확산에 의해 야기된 다른 층의 원하지 않은 변성을 방지하는데에 효과적이다.
본 발명의 인화 붕소계 반도체 발광 소자는 각기 쌍결정을 포함하는 인화 붕소계 반도체층으로 이루어진 클래드층, 윈도우층 또는 콘택트층의 표면 상에 제 1 극성의 오믹 전극을 제공하고, 실리콘 단결정 기판 등의 이면측 상에 제 2 극성의 오믹 전극을 제공함으로써 제조된다. n형 오믹 전극이 금-게르마늄(Au-Ge)합금 등으로 n형 인화 붕소계 반도체층 상에 형성될 수 있고, 반면에 p형 오믹 전극이 금- 아연(Au-Zn)합금, 금-베릴륨(Au-Be)합금 또는 니켈(Ni) 합금으로 p형 인화 붕소계 반도체층 상에 형성될 수 있다. 한 변의 길이가 500㎛이상인 평면적이 큰 LED가 제조될 경우, 복수의 작은 원형(예를 들면, 직경: 20 ~ 50㎛) 오믹 전극이 인화 붕소계 반도체층 표면의 광범위에 걸쳐 형성되는 것이 효과적이며, 이들 전극은 전기적으로 서로 도통된다. 상기 전극 구성의 채용을 통해 소자 구동 전류가 층의 광범위한 면적에 걸쳐 확산될 수 있고, 이것은 고 발광 강도를 나타내거나 발광 면적이 넓은 LED를 제조하는데에 유리하다.
실시예:
이어서, (111) 실리콘 단결정 기판 상에 형성된 (111) 인화 붕소(BP)층과 상기 (111) BP층 상에 형성된 (0001) 질화 갈륨 인듐 발광층을 포함하는 인화 붕소계 LED의 구성을 참조하여 본 발명이 상세히 설명될 것이다.
도 1은 본 발명에 의한 더블 헤테로 (DH) 접합 구조의 LED를 제작하기 위해 사용된 적층 구조체의 단면을 개략적으로 도시한다. 도 1에 있어서, 적층 구조(11)는 LED 칩(10)을 제작하기 위해 제공된다.
상기 적층 구조(11)는 인-도핑된 n형 (111) 실리콘(Si) 단결정 기판(101) 상에 언도핑된 n형 (111) 인화 붕소 하부 클래드층(102), n형 (0001) 질화 갈륨 인듐(Ga0 .90In0 .10N) 웰층(well layer)과 (0001) 질화 갈륨 배리어층을 반복적으로(3주기) 적층시킨 다중 양자 웰 구조(multi-quantum well structure)의 발광층(103), 및 언도핑된 p형 (111) 인화 붕소 상부 클래드층(104)을 순차적으로 적층하여 형성 된다.
상기 하부 클래드층(102)과 접촉하는 발광층(103)의 바닥층이 웰층이고, 상기 웰층 상에 배리어층, 웰층, 배리어층, 웰층, 및 배리어층이 순차적으로 적층된다. 최상위 배리어층은 상부 클래드층(104)에 접촉한다.
언도핑된 n형 (111) 인화 붕소층[하부 클래드층(102)]과 언도핑된 p형 (111) 인화 붕소층[상부 클래드층(104)]은 붕소 원료로서 트리에틸붕소[(C2H5)3B]을 사용하고 또한 인 원료로서 포스핀(PH3)을 사용하여 상압(常壓)(거의 대기압) 유기 금속 기상 에피택시(MOVPE) 수단을 통해 형성된다. n형 (111) 인화 붕소층[하부 클래드층(102)]과 p형 (111) 인화 붕소층[상부 클래드층(104)]은 각각 925℃와 1025℃에서 형성된다. 발광층(103)은 800℃에서 트리에틸갈륨[((CH3)3Ga)/NH3/H2] 반응계 상압 MOVPE 수단을 통해 형성된다. 웰층을 형성하는 상기 질화 갈륨 인듐층은 상이한 인듐 조성을 가지는 복수의 상(phase)를 포함하는 다상 구조를 가진다. 평균 인듐 조성은 0.10(=10%)인 것으로 밝혀졌다. 각 웰층은 5㎚의 두께를 가지고, 각 배리어층은 10㎚의 두께를 가진다.
(111) 실리콘 단결정 기판(101)의 표면 상에서 하부 클래드층(102)으로서 기능하는 (111) 인화 붕소층을 성장시키는 초기 단계에 있어서 성장 속도는 25㎚/min로 제어된다. 층 두께가 50㎚에 도달할 때까지 성장은 같은 속도로 수행된다. 이어서, 성장 속도는 20㎚/min로 감소되고 전체 층 두께가 600㎚에 도달할 때까지 성장이 계속 진행된다. 한편, (0001) Ⅲ족 질화물 반도체로 이루어진 발광층(103) 상에 서 상부 클래드층(104)을 성장시키는 초기 단계에 있어서 성장 속도는 10㎚/min로 제어된 후 20㎚/min로 증가됨으로써 전체 두께가 200㎚인 p형 상부 클래드층(104)을 성장시킨다. 10㎚/min의 낮은 성장 속도로 성장된 층 부분은 25㎚의 두께를 가진다.
하부 클래드층(102)으로서 기능하는 언도핑된 n형 (111) 인화 붕소층은 6×1019㎝-3의 캐리어(정공) 농도와 실온에서 8×10-3 Ωㆍ㎝의 저항율을 가지는 것으로 밝혀졌다. 상부 클래드층(104)으로서 기능하는 언도핑된 p형 (111) 인화 붕소층은 2×1019㎝-3의 캐리어(정공) 농도와 실온에서 5×10-2 Ωㆍ㎝의 저항율을 가지는 것으로 밝혀졌다.
실온에서 밴드갭은 굴절율(n) 및 소쇠 계수(k)의 곱(=nㆍk)의 2배값(=2ㆍnㆍk)의 광자 에너지 의존성에 기초하여 결정된다. 결과적으로, 하부 클래드층(102)으로서 기능하는 n형 (111) 인화 붕소층은 3.1eV의 밴드갭을 가지고, 상부 클래드층(104)으로서 기능하는 p형 (111) 인화 붕소층은 4.2eV의 밴드갭을 가지는 것으로 밝혀졌다. 따라서, p형 인화 붕소로 이루어진 상부 클래드층(104)은 발광층(103)으로부터의 발광을 투과하기 위한 윈도우층으로서의 기능을 겸하는 p형 클래드층의 후보로서 간주된다.
(111) 실리콘 단결정 기판(101)과 하부 클래드층(102) 사이의 접합 영역[예를 들면, 기판(101)과의 접합 계면으로부터 두께가 50㎚인 n형 인화 붕소층까지의 영역]에 대응하는 n형 (111) 인화 붕소층의 내부 영역으로부터 얻어진 제한 시야 전자선 회절(SAD) 패턴은 (111) 쌍결정에 기인하는 이상 회절 스폿을 포함한다. 이들 이상 스폿은 {111} 회절 스폿 사이에서 {111} 회절 스폿간의 간격의 1/3간격으로 규칙적으로 배열되어 이들 쌍결정은 (111) 쌍결정임을 나타낸다.
또한, (0001) Ⅲ족 질화물 반도체 발광층(103)과 상부 클래드층(104) 사이의 접합 영역[즉, 다중 양자 웰 구조 발광층(103)과의 접합 계면으로부터 두께가 25㎚인 p형 인화 붕소층까지의 영역]에 대응하는 p형 (111) 인화 붕소층의 내부 영역으로부터 얻어진 또 다른 제한 시야 전자선 회절(SAD) 패턴도 쌍결정에 기인하는 이상 회절 스폿을 포함한다. 따라서, (111) 쌍결정은 두 접합 영역에서 모두 확인된다.
종래의 단면 TEM 기술에 의해 상기 각 접합 영역의 격자상(lattice image)을 촬상해서 상기 격자상으로부터 (111) 쌍결정 수를 계수한다. (111) 실리콘 단결정 기판(101)과 n형 하부 클래드층(102) 사이의 접합 계면 근방의 영역에서의 (111) 쌍결정의 면 밀도는 대략 6×1011㎝-2 이다는 것이 밝혀졌다. (111) 쌍결정의 면 밀도는 두께 방향으로 점차 감소되고, n형 하부 클래드층(102)의 표면 근방의 영역에서 7×108㎝-2 이다는 것이 밝혀졌다.
(0001) Ⅲ족 질화물 반도체 발광층(103)과 상부 클래드층(104) 사이의 접합 영역에 대응하는 p형 (111) 인화 붕소층에서의 (111) 쌍결정의 면 밀도는 대략 2×1010㎝-2이다는 것이 밝혀졌다. (111) 쌍결정의 면 밀도는 급격히 감소되어 상부 클 래드층의 표면 근방 영역에서 대략 5×107㎝-2이 된다는 것이 밝혀졌다.
종래 투과형 전자 현미경(TEM)하에서의 관찰을 통해 각기 에피택셜 성장한 층(102 ~ 104)의 배향 특성을 조사했다. 특히, (111) 실리콘 단결정 기판(101)의 [110] 방향과 평행한 입사 전자빔에 대한 TED 패턴을 촬상했다. 하부 클래드층(102)으로서 기능하는 n형 (111) 인화 붕소층으로부터 (110) 결정면에 대한 역 격자 패턴이 얻어짐으로써 n형 (111) 인화 붕소층의 [110] 방향은 실리콘 단결정 기판(101)의 [110] 방향과 평행하다는 것을 나타낸다. 또한, TED 패턴은 [110] 방향이 육방정 Ⅲ족 질화물 반도체 발광층(103)의 [-2110] 방향과 평행하도록 p형 (111) 인화 붕소층[상부 클래드층(104)]이 성장되었다는 것을 나타낸다.
하부 클래드층(102)의 성장이 완료된 후, 상기 하부 클래드층(102)을 성장시키기 위해 사용된 포스핀(PH3) 가스의 성장계로의 공급은 즉시 차단되지 않고 5초간에 걸쳐 유속 430cc/min로부터 0cc/min로 점차 감소되었다. 상기 조작이 발광층(103)내의 인 원자 농도 프로파일에 미치는 영향을 조사하기 위해 두께 방향으로의 발광층(103)내의 인 원자 농도 프로파일을 종래의 SIMS에 의해 분석했다. 그 결과, 하부 클래드층(102)에 가장 가까운 웰층이 9×1019㎝-3의 평균 인 원자 농도를 가졌다. 발광층(103)의 중앙부에 존재하는 웰층은 2×1019㎝-3의 평균 인 원자 농도를 가졌다.
상부 클래드층(104)에 가장 가까운 웰층은 거의 6×1018㎝-3의 평균 인 원자 농도를 가지며, 이것은 발광층(103)의 두께 방향으로 인 원자 농도가 감소된다는 것을 나타낸다.
상부 클래드층(104) 및 발광을 외부로 인출시키는 윈도우층으로서 기능하는 p형 인화 붕소층의 전체 표면에서 종래의 진공 증착법을 통해 금-게르마늄(Au-Ge) 합금막, 니켈(Ni)막, 및 금(Au)막이 순서대로 피착된다. 이어서, 와이어 본딩용 패드 전극으로서도 기능하는 p형 오믹 전극(105)이 설치되는 상부 클래드층(104)의 중앙부에 AuㆍGe합금막으로 형성된 저면을 가지는 상기 3중층 전극만을 유일하게 남겨놓기 위해 상기 금속막을 공지의 포토리소그래픽 기술을 통해 선택적으로 패터닝했다. p형 오믹 전극(105)이 설치되는 영역 이외에는 상기 금속막이 에칭을 통해 제거되어 상부 클래드층(104)의 표면을 노출시켰다. 포토리지스트재(photoresist material)의 제거 후, 칩 내로의 상기 구조를 재단하기 위한 격자 패턴의 홈을 형성하기 위해 상기 클래드층은 재차 선택적으로 패터닝된다. 그 후, 염소 함유 할로겐계 혼합 가스를 이용한 플라즈마 드라이 에칭을 통해 상기와 같이 형성된 격자 패턴의 상부 클래드층(104)만이 유일하게 제거됨으로써 칩 내로의 상기 구조를 재단하기 위한 홈이 형성되었다.
실리콘 단결정 기판(101)의 이면 전체에는 종래의 진공 증착 기술을 통해 금(Au)막이 피착되고, n형 오믹 전극(106)이 상기 금막으로 형성되었다. 50㎛의 라인 폭을 가지며, 실리콘 단결정 기판(101)의 (111)표면에 직교하는 [110]방위와 평행하게 설치되는 상기 슬립 상의 홈을 따라 상기 구조가 벽개(劈開)됨으로써 (350㎛×350㎛) 정방형 LED칩(10)을 제조했다.
p형 오믹 전극(105) 및 n형 오믹 전극(106) 사이에 순방향으로 20㎃의 소자 구동 전류를 유통시켜 LED칩(10)의 발광 특성을 평가했다. LED칩(10)은 440㎚의 파장을 갖는 청색광을 발광한 것으로 밝혀졌다. 발광 스펙트럼에서 관찰된 발광 피크의 반 폭은 220meV이였다. 일반적인 적분구를 통해 결정되는 바와 같은 수지 몰딩 이전의 각 칩으로부터 발광된 휘도는 10mcd이였다. 또한, 20㎃의 순방향 전류에서의 순방향 전압(Vf)는 3.1V 정도로 낮았고, 반면에 10㎂의 역방향 전류에서의 역방향 전압은 9.5V 정도로 높다는 것이 밝혀졌다. 실제적으로 국소적인 브레크다운은 관찰되지 않았다.
상기한 바와 같이, 본 발명에 의하면, 격자 부정합도가 높은 실리콘 단결정 기판 상에 성장시킨 인화 붕소계 반도체층으로부터 인화 붕소계 반도체 발광 소자를 제조할 경우, (0001) Ⅲ족 질화물 반도체로 이루어진 발광층이 실리콘 기판 등과의 격자 부정합을 완화시키는 (111)쌍결정을 포함하는 (111) 인화 붕소계 반도체층과 접합되게 된다. 따라서, 높은 결정성을 가진 발광층이 제조될 수 있고, 상기 발광층으로부터 제조된 인화 붕소계 반도체 발광 소자는 고 강도 발광을 할 수 있다.
또한, (0001) Ⅲ족 질화물 반도체로 이루어진 발광층과 접합시키고, 윈도우층으로서도 기능하는 상부 클래드층을 [110]방향이 상기 발광층의 [-2110]방향과 평행하게 되도록 층을 배향하는 (111)쌍결정을 포함하는 낮은 격자 스트레인(lattice-strain)을 갖는 (111) 인화 붕소계 반도체층으로 구성했다. 따라서, 국 소적인 브레크다운이 거의 없는 우수한 블록킹 전압 특성을 보이는 인화 붕소계 반도체 LED 등을 제공할 수 있다.
Claims (15)
- 실리콘 단결정 기판;상기 기판 표면 상에 형성되고 쌍 결정을 포함하는 제 1 입방정 인화 붕소계 반도체층;육방정 Ⅲ족 질화물 반도체로 이루어지고, 상기 제 1 입방정 인화 붕소계 반도체층 상에 형성된 발광층; 및상기 발광층 상에 형성되고 쌍 결정을 포함함과 아울러, 상기 제 1 입방정 인화 붕소계 반도체층과는 전도 타입이 상이한 제 2 입방정 인화 붕소계 반도체층을 포함하는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항에 있어서,상기 기판은 (111)결정면을 가지는 (111)-실리콘 단결정 기판이고, 상기 제 1 입방정 인화 붕소계 반도체층은 상기 (111)결정면 상에 형성되는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 2 항에 있어서,상기 제 1 입방정 인화 붕소계 반도체층은 상기 실리콘 단결정의 [110] 방향과 평행한 [110]방향을 가지는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 입방정 인화 붕소계 반도체층은 (111)-실리콘 단결정 기판의 (111)결정면과 접촉하는 접합 영역에 쌍결정면으로서 기능하는 (111)결정면을 가진 (111) 쌍결정을 포함하는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제 1 입방정 인화 붕소계 반도체층은 불순물이 고의적으로 첨가되어 있지 않은 언도핑 층인 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 발광층은 상기 제 1 입방정 인화 붕소계 반도체층의 [110] 방향과 평행한 [-2110] 방향을 가지고, 전방 표면으로서 기능하는 (0001)결정면을 가지는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 발광층은 인 원자 농도 프로파일이 그 바닥으로부터 두께 방향으로 점차 감소되고 있는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 6 항에 있어서,제 2 입방정 인화 붕소계 반도체층은 상기 발광층의 [-2110] 방향과 평행한 [110] 방향을 가지는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 2 입방정 인화 붕소계 반도체층은 상기 발광층의 (0001)결정면과 접촉하는 접합 영역에 쌍결정면으로서 기능하는 (111)결정면을 가진 (111)쌍결정을 포함하는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 2 입방정 인화 붕소계 반도체층은 불순물이 고의적으로 첨가되어 있지 않은 언도핑 층인 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 입방정 인화 붕소계 반도체층은 실온에서 2.8eV 이상의 밴드갭을 나타내는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 입방정 인화 붕소계 반도체층은 클래드층으로서 기능하도록 형성되는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제 2 입방정 인화 붕소계 반도체층은 발광층으로부터 발광을 외부로 투과시키는 윈도우층으로서 기능하도록 형성되는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제 2 입방정 인화 붕소계 반도체층은 소자 구동 전류를 확산시키는 전류 확산층으로서 기능하도록 형성되는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제 2 입방정 인화 붕소계 반도체층은 전극을 형성하기 위한 콘택트 층으로서 기능하도록 형성되는 것을 특징으로 하는 인화 붕소계 반도체 발광 소자.
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